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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1251447
審判番号 不服2010-15981  
総通号数 147 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-03-30 
種別 拒絶査定不服の審決 
審判請求日 2010-07-15 
確定日 2012-02-01 
事件の表示 特願2007-554259「パッケージオンパッケージシステムおよびその製造方法」拒絶査定不服審判事件〔平成18年 8月10日国際公開、WO2006/084177、平成20年 8月21日国内公表、特表2008-533700〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は,2006年2月4日(パリ条約による優先権主張外国庁受理2005年2月4日及び同年10月24日,米国)を国際出願日とする出願であって,平成21年11月6日付けの拒絶理由通知(いわゆる最後の拒絶理由通知)に対して平成22年2月16日付けで特許請求の範囲を対象とする手続補正がなされたが,同年3月8日付けで同手続補正を却下する決定がなされるとともに拒絶査定がなされ,これに対し,同年7月15日に拒絶査定不服審判の請求がなされると同時に特許請求の範囲を対象とする手続補正がなされたものである。

第2.原査定
原査定における拒絶の理由は,以下のとおりのものと認める。
「この出願の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
1.特開平10-70233号公報
2.特開2001-267490号公報」

第3.平成22年7月15日付けの手続補正についての補正却下の決定
〔補正の却下の決定の結論〕
平成22年7月15日付けの手続補正(以下,「本件補正」という。)を却下する。

〔理由〕
1.本件補正の概要
本件補正は,平成21年10月7日付けで補正された特許請求の範囲をさらに補正するもので,補正前に
「【請求項1】第1集積回路(126)を有する第1基板(106)を提供するステップと,頂面部基板(118)(202)(204)を形成するステップと,貫通穴(112)を有する底面部基板(120)(206)(208)を形成するステップと,前記頂面部基板(118)(202)(204)および前記底面部基板(120)(206)(208)を結合して第2基板(110)を形成するステップであって,前記底面部基板(120)(206)(208)に設けられた前記貫通穴(112)が前記頂面部基板(118)(202)(204)と協働して前記第2基板(110)に凹所(112)を形成し,前記第2基板(110)が第2集積回路(402)を有するように構成されたステップと,前記第1集積回路(126)を前記凹所(112)に少なくとも部分的に受入れかつ,前記第1基板(106)の表面の一部を構成する接触点(308)に結合されたボールグリッドアレイ(108)を介して前記第1および第2基板(106)(110)の対向する表面同士を離間させた状態で,前記第2基板(110)を前記第1基板(106)上に実装するステップとを含むパッケージオンパッケージシステム(100)の製造方法。
【請求項2】前記第1集積回路(126)の周囲に封止体(503)を成形するステップと,前記封止体(503)を前記凹所(112)内に配置するステップとをさらに含む,請求項1に記載のシステム(100)の製造方法。
【請求項3】前記第2基板(110)を前記第1基板(106)上に実装するステップでは,前記ボールグリッドアレイ(108)によって前記第1および第2基板(106)(110)の間に電気的接続を形成する,請求項1に記載のシステム(100)の製造方法。
【請求項4】前記第1基板(106)の前記第1集積回路(126)の下に電気的接続(116)を形成するステップをさらに含む,請求項1に記載のシステム(100)の製造方法。
【請求項5】前記第2集積回路(402)を封止するステップをさらに含む,請求項1に記載のパッケージオンパッケージシステム(100)の製造方法。
【請求項6】第1基板(106)と,前記第1基板(106)上の第1集積回路(126)と,頂面部基板(118)(202)(204)と,貫通穴(112)を有する底面部基板(120)(206)(208)であって,前記頂面部基板(118)(202)(204)が前記底面部基板(120)(206)(208)に結合されて第2基板(110)が形成され,前記底面部基板(120)(206)(208)に設けられた前記貫通穴(112)が前記頂面部基板(118)(202)(204)と協働して前記第2基板(110)に凹所(112)が形成され,前記第1および第2基板(106)(110)が前記第1集積回路(126)を前記凹所(112)に少なくとも部分的に受入れるように構成された底面部基板と,前記第1集積回路(126)を前記凹所(112)に受入れた状態で,前記第1と第2基板(106)(110)の対向する表面同士が離間するように前記第1基板(106)上に前記第2基板(110)を実装し,前記第1基板(106)の表面の一部を構成する接触点(308)に結合されるボールグリッドアレイ(108)と,前記第2基板上の第2集積回路とを含むパッケージオンパッケージシステム(100)。
【請求項7】前記第1集積回路(126)の周囲および前記凹所(112)内に封止体(503)をさらに備える,請求項6に記載のシステム(100)。
【請求項8】前記ボールグリッドアレイ(108)により,前記第1および第2基板(106)(110)の間を電気的に接続する,請求項6に記載のシステム(100)。
【請求項9】前記第1基板(106)の前記第1集積回路(126)の下に電気的接続部(116)をさらに備える,請求項6に記載のシステム(100)。
【請求項10】前記第2集積回路(402)の周囲の封止体(503)を備える,請求項6に記載のシステム(100)。」

とあるのを,次のとおりに補正するものである。

「【請求項1】第1集積回路(126)を有する第1基板(106)を提供するステップと,積層された第1層(202)と第2層(204)とを含む頂面部基板(118)(202)(204)を形成するステップと,貫通穴(112)を有し,積層された第3層(206)と第4層(208)とを含む底面部基板(120)(206)(208)を形成するステップと,前記頂面部基板(118)(202)(204)および前記底面部基板(120)(206)(208)を結合して第2基板(110)を形成するステップであって,前記底面部基板(120)(206)(208)に設けられた前記貫通穴(112)が前記頂面部基板(118)(202)(204)と協働して前記第2基板(110)に凹所(112)を形成し,前記第2基板(110)が前記第1集積回路(126)よりも大きく前記凹所(112)を覆う第2集積回路(402)を有するように構成されたステップと,前記第1集積回路(126)を前記凹所(112)に少なくとも部分的に受入れかつ,前記第1基板(106)の表面の一部を構成する接触点(308)に結合されたボールグリッドアレイ(108)を介して前記第1および第2基板(106)(110)の対向する表面同士を離間させた状態で,前記第2基板(110)を前記第1基板(106)上に実装するステップとを含むパッケージオンパッケージシステム(100)の製造方法。
【請求項2】前記第1集積回路(126)の周囲に封止体(503)を成形するステップと,前記封止体(503)を前記凹所(112)内に配置するステップとをさらに含む,請求項1に記載のシステム(100)の製造方法。
【請求項3】前記第2基板(110)を前記第1基板(106)上に実装するステップでは,前記ボールグリッドアレイ(108)によって前記第1および第2基板(106)(110)の間に電気的接続を形成する,請求項1に記載のシステム(100)の製造方法。
【請求項4】前記第1基板(106)の前記第1集積回路(126)の下に電気的接続(116)を形成するステップをさらに含む,請求項1に記載のシステム(100)の製造方法。
【請求項5】前記第2集積回路(402)を封止するステップをさらに含む,請求項1に記載のパッケージオンパッケージシステム(100)の製造方法。
【請求項6】第1基板(106)と,前記第1基板(106)上の第1集積回路(126)と,積層された第1層(202)と第2層(204)とを含む頂面部基板(118)(202)(204)と,貫通穴(112)を有し,積層された第3層(206)と第4層(208)とを含む底面部基板(120)(206)(208)であって,前記頂面部基板(118)(202)(204)が前記底面部基板(120)(206)(208)に結合されて第2基板(110)が形成され,前記底面部基板(120)(206)(208)に設けられた前記貫通穴(112)が前記頂面部基板(118)(202)(204)と協働して前記第2基板(110)に凹所(112)が形成され,前記第1および第2基板(106)(110)が前記第1集積回路(126)を前記凹所(112)に少なくとも部分的に受入れるように構成された底面部基板と,前記第1集積回路(126)を前記凹所(112)に受入れた状態で,前記第1と第2基板(106)(110)の対向する表面同士が離間するように前記第1基板(106)上に前記第2基板(110)を実装し,前記第1基板(106)の表面の一部を構成する接触点(308)に結合されるボールグリッドアレイ(108)と, 前記第2基板上に配置され,前記第1集積回路(126)よりも大きく前記凹所(112)を覆う第2集積回路とを含むパッケージオンパッケージシステム(100)。
【請求項7】前記第1集積回路(126)の周囲および前記凹所(112)内に封止体(503)をさらに備える,請求項6に記載のシステム(100)。
【請求項8】前記ボールグリッドアレイ(108)により,前記第1および第2基板(106)(110)の間を電気的に接続する,請求項6に記載のシステム(100)。
【請求項9】前記第1基板(106)の前記第1集積回路(126)の下に電気的接続部(116)をさらに備える,請求項6に記載のシステム(100)。
【請求項10】前記第2集積回路(402)の周囲の封止体(503)を備える,請求項6に記載のシステム(100)。」

補正後の請求項1ないし請求項10は,それぞれ補正前の請求項1ないし請求項10に対応する。請求項1及び請求項6の補正は,補正前の発明特定事項である「頂面部基板」について,「積層された第1層と第2層とを含む」ものであること,補正前の発明特定事項である「底面部基板」について,「積層された第3層と第4層とを含む」ものであること,補正前の発明特定事項である「第2集積回路」について,「第1集積回路よりも大きく凹所を覆う」ものであることを,それぞれ特定したものである。請求項2ないし請求項5は,記載自体に変更はないが,いずれも請求項1を引用するものであり,また,請求項7ないし請求項10は,記載自体に変更はないが,いずれも請求項6を引用するものであるから,これらの請求項についても,実質的に上記と同じ内容の補正がなされたといえる。
そして,本件補正が産業上の利用分野及び解決しようとする課題を変更するものでないことは明らかである。
したがって,本件補正は,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当する。
そこで,本件補正後の請求項6に記載された事項により特定される発明(以下,「本願補正発明」という。)が,特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について検討する。

2.引用刊行物
(1)原査定の拒絶の理由に引用され,本願の出願前に頒布された刊行物である特開平10-70233号公報(以下,「引用例1」という。)には,図面とともに,次の事項が記載されている。
1a)「【0001】
【発明の属する技術分野】本発明は,集積回路,メモリ・チップなどのようなマルチ電子デバイスのための電子デバイス・パッケージに関する。」
1b)「【0014】図5および図6には,本発明のマルチ電子デバイス・パッケージ500の第2の実施例を示す。マルチ電子デバイス・パッケージ500は,第1の面514と,対向する第2の面516とを有する第1の基板512を備えている。第1の導電回路層518は,第1の基板512の第1の面514に形成されている。第2の導電回路層520は,第1の基板512の第2の面516に形成されている。第2の導電回路層520は,第1の導電回路層518に電気的に接続されている。第2の導電回路層520は,第3の外部回路化基板(図示せず)に電気的に接続できるように構成されている。コンタクト523a,523bを有する第1の電子デバイス522は,第1の基板512に取り付けられ,第1の導電回路層518に電気的に接続されている。また,第1の面526および第2の面528を有する第2の基板524が含まれている。第3の導電回路層530は,第2の基板524の第1の面526に形成されている。コンタクト523c,523dを有する第2の電子デバイス532は,第2の基板524に接続され,第3の導電回路層530に電気的に接続されている。第4の導電回路層534は,第2の基板524の第2の面528に形成されている。第4の導電回路層534は,第3の導電回路層530に電気的に接続されている。マルチ電子デバイス・パッケージ500は,好ましくはエポキシ樹脂よりなる第1のカプセル封止部536を有し,この封止部は,第1の電子デバイス522と,第1の導電回路層518の一部とを覆っている。第2の基板524は,凹部538を有している。この凹部は,第2の基板524の第2の面528から,第2の基板524内に部分的に拡がっている。第1および第2の基板512,524は,共通界面に沿って,互いに接着されている。この場合,第2の基板524の第2の面528は,第1の基板512の第1の面514に対面している。第1のカプセル封止部536の少なくとも一部は,凹部538内に延び,第2の基板524の第2の面528と,第1の基板512の第1の面514との間の距離を小さくする。
【0015】マルチ電子デバイス・パッケージ500は,さらに,少なくとも1つのメッキ・スルーホール540a,540b,540cを有している。これらスルーホールは,第1の基板512を貫通し,第1および第2の導電回路層518,520を電気的に接続する。さらに,電子デバイス・パッケージ500は,さらに,少なくとも1つのメッキ・スルーホール542a,542bを有している。これらスルーホールは,第2の基板524を貫通し,第3および第4の導電回路層530,534を電気的に接続する。第2の導電回路層520は,複数の半田ボール・パッド544,546,548,550,552,554,556を有している。半田ボール558,560,562,564,566,568,570は,各半田ボール・パッド544,546,548,550,552,554,556にそれぞれ接続され,第2の導電回路層520を第3の外部回路化基板に電気的に接続し,およびマルチ電子デバイス・パッケージ500を,第3の外部回路化基板に物理的に取り付ける。第1の導電回路層518は,複数の半田ボール・パッド572,574,576,578,580,582を有している。第4の導電回路層534は,第1の導電回路層518の各半田ボール・パッド572,574,576,578,580,582に対応する半田ボール・パッド584,586,588,590,600,602を有している。半田ボール604,606,608,610,612,614は,各半田ボール・パッド572,574,576,578,580,582および対応する半田ボール・パッド584,586,588,590,600,602に接続され,第1の基板512を共通界面に沿って,第2の基板524に取り付け,第1の導電回路層518を,第4の導電回路層534に電気的に接続する。
【0016】第1のカプセル封止部536は,第2の基板524,および特に凹部538に接合される。図示しないが,第1および第2の基板512,514は,カプセル封止される伝熱および導電プレーンを有している。これらのプレーンは,第1の電子デバイス522および第2の電子デバイス532によって発生される熱を放散する。ボンディング・ワイヤ616a,616bは,第1の電子デバイス522のコンタクト523a,523bと,第1の導電回路層518との間でワイヤ・ボンディングされ,第1の電子デバイス522を第1の導電回路層518に電気的に接続する。また,ボンディング・ワイヤ616c,616dは,第2の電子デバイス532のコンタクト523c,523dと,第3の導電回路層530との間でワイヤ・ボンデイングされ,第2の電子デバイス532を第3の導電回路層530に電気的に接続する。第1のカプセル封止部536は,さらに,第1の電子デバイス522と第1の導電回路層518との間に接続されたボンディング・ワイヤ516a,616bを覆っている。エポキシ樹脂よりなる第2のカプセル封止部618は,第2の電子デバイス532と,第3の導電回路層530の少なくとも一部と,第2の電子デバイス532を第3の導電回路層530に電気的に接続するボンディング・ワイヤ616c,616dとを覆っている。」
1c)図6を参照すると,第2の電子デバイスは第1の電子デバイスとほぼ同じ大きさであることが看取できる。

上記記載事項1a?1c及び図面の記載によれば,引用例1には,次の発明(以下,「引用発明」という。)が記載されているといえる。なお,引用例1における第1の基板512の「第1の面514」と「第2の面516」は,図6との対応を分かり易くするため,それぞれ「上面」,「下面」と呼ぶこととし,第2の基板524についても同様とする。
「第1の基板と第2の基板を備えた集積回路等のマルチ電子デバイスのためのパッケージであって,第1の基板は,上面に第1の導電回路層が形成されるとともに下面に第2の導電回路層が形成され,第1の導電回路層と第2の導電回路層はスルーホールを介して電気的に接続され,第1の基板に取り付けられた第1の電子デバイスはボンディングワイヤ616a,616bにより第1の導電回路層に電気的に接続され,第2の基板は,上面に第3の導電回路層が形成されるとともに下面に第4の導電回路層が形成され,第3の導電回路層と第4の導電回路層はスルーホールを介して電気的に接続され,第2の基板に取り付けられ第1の電子デバイスとほぼ同じ大きさの第2の電子デバイスはボンディングワイヤ616c,616dにより第3の導電回路層に電気的に接続され,第1の導電回路層の半田ボールパッドと第4の導電回路層の半田ボールパッドとが半田ボールで接続されることにより,第1の基板が第2の基板に取り付けられるとともに第1の導電回路層が第4の導電回路層に電気的に接続され,第1の電子デバイス,ボンディングワイヤ616a,616b及び第1の導電回路層の一部を覆う封止部が第2の基板に形成された凹部内に延びることにより,第1の基板と第2の基板との間の距離を小さくするようにしたマルチ電子デバイスパッケージ。」

(2)同じく,原査定の拒絶の理由に引用され,本願の出願前に頒布された刊行物である特開2001-267490号公報(以下,「引用例2」という。)には,図面とともに,次の事項が記載されている。
2a)「【請求項1】回路基板を複数枚積層して内部に半導体チップを収容した状態に構成されるものであって,前記回路基板の一方の面には導体回路が形成されるとともに,前記半導体チップがその導体回路と接続されて前記一方の面に実装され,他方の面には積層される他の回路基板に実装された半導体チップを逃げるための収容凹部が形成され,その収容凹部から外れた位置にはその回路基板を貫通して前記導体回路に連なるビアバンプが形成され,他の回路基板との積層状態で前記ビアバンプにより前記回路基板間の層間接続がされていることを特徴とする半導体モジュール。
【請求項2】前記回路基板の収容凹部は,開口部を有する枠型基板と平坦基板とを貼り合わせることにより前記枠型基板の前記開口部により形成されていることを特徴とする請求項1記載の半導体モジュール。」
2b)「【0007】
【発明の実施の形態】以下,本発明をメモリモジュールに適用した第1実施形態について図1?図6を参照して説明する。図1に中間層に積層される中間回路基板10を示した。これは図2に示すように平坦基板11と,四角の開口部12Aを備えた枠型基板12とを貼り合わせることにより形成されたもので,上記開口部12Aによって後述する半導体チップ13を収容する収容凹部14が下面に形成されている。これらの回路基板11,12は厚さ例えば75μmで,ガラスエポキシを絶縁基材としたもので,平坦基板11には予め銅箔をエッチングすることにより所要の回路パターン15が形成されている。そして,この平坦基板11の表面には例えばICメモリの半導体チップ13が回路パターン15上にフリップチップ実装されている。
【0008】また,収容凹部14を取り囲む周囲部分には,互いに貼り合わされた平坦基板11と枠型基板12との双方を貫通してビアホール16が枠型基板12側から回路パターン15に届くようにレーザー照射によって形成され,その内部に例えば電解銅メッキと電解スズメッキとを順に行うことによってビアホール16を充填するビアバンプ17が形成されている。このビアバンプ17の一端側は回路パターン15に接触しており,他端側は枠型基板12の下面から僅かに突出した状態となっている。このような構成の中間回路基板10は本実施形態では例えば3枚準備される。」

3.対比・判断
本願補正発明と引用発明とを対比する。
引用発明の「第1の基板」,「第2の基板」,「第1の電子デバイス」,「第2の電子デバイス」,「第2の基板に形成された凹部」,「第1の導電回路層の半田ボールパッド」,「半田ボール」,「マルチ電子デバイスパッケージ」は,それぞれ本願補正発明の「第1基板」,「第2基板」,「第1集積回路」,「第2集積回路」,「凹所」,「第1基板の表面の一部を構成する接触点」,「ボールグリッドアレイ」,「パッケージオンパッケージシステム」に相当する。
引用発明は,半田ボールにより,第1の基板と第2の基板の対向する表面同士が離間するように,第1の基板上に第2の基板が実装されるものであることは明らかである。
したがって,本願補正発明と引用発明は,本願補正発明の表記にできるだけしたがえば,
「第1基板と,前記第1基板上の第1集積回路と,凹所が形成される第2基板と,前記第1と第2基板の対向する表面同士が離間するように前記第1基板上に前記第2基板を実装し,前記第1基板の表面の一部を構成する接触点に結合されるボールグリッドアレイと,前記第2基板上に配置される第2集積回路とを含むパッケージオンパッケージシステム。」の点で一致し,次の点で相違する。

[相違点1]
本願補正発明の第2基板は,積層された第1層と第2層とを含む頂面部基板が,貫通穴を有し積層された第3層と第4層とを含む底面部基板に結合されることによって形成されるものであり,底面部基板に設けられた貫通穴が頂面部基板と協働して第2基板に凹所が形成されるのに対して,引用発明の第2の基板は,どのようにして凹部が形成されるのか明らかでない点。
[相違点2]
本願補正発明の凹所は,第1集積回路を少なくとも部分的に受入れるのに対して,引用発明の凹部は,第1の電子デバイス,ボンディングワイヤ等を覆う封止部の一部を収容するものであるが,第1の電子デバイスの一部を収容するといえるか否かは明らかでない点。
[相違点3]
本願補正発明の第2集積回路は,第1集積回路よりも大きく,凹所を覆うのに対して,引用発明の第2の電子デバイスは,第1の電子デバイスとほぼ同じ大きさであり,凹部を覆っているとはいえない点。

相違点1について検討する。引用例2には,開口部を有する枠型基板と平坦基板とを貼り合わせることにより,半導体チップを収容する凹部を該開口部の箇所に形成する半導体モジュールが記載されている(記載事項2a及び2b参照)。引用発明は,第2基板に凹部が形成されるものであるところ,該凹部を形成するために,開口部を有する枠型基板と平坦基板とを貼り合わせるという手法を用いることは,引用例2を参酌することにより,当業者が容易に想到し得たことである。また,半導体チップ(集積回路)が実装される基板を多層構造とすることは,例えば,特開平8-172144号公報や特開平8-213543号公報等に示されるように,従来からよく知られており,上記枠型基板と上記平坦基板をそれぞれ多層構造とすることは,当業者が適宜なし得た程度の事項に過ぎない。したがって,相違点1は,引用例2に記載された事項及び上記周知技術を参酌することにより,当業者が容易に想到し得たことである。
相違点2について検討する。引用発明は,第1の電子デバイス,ボンディングワイヤ等を覆う封止部が第2の基板に形成された凹部に入り込むようにすることで,第1の基板と第2の基板との間の距離を小さくするようにしたものであり,半田ボールの高さ,凹部の深さ,第1の電子デバイスの厚さ等に応じて,第1の電子デバイスの一部も凹部に入り込む形態を採るものといえる。また,半導体チップ(集積回路)が取り付けられる基板と対向して配置される基板に,該半導体チップの一部を収容する凹部を形成することは,引用例2に記載されている。したがって,相違点2は,引用発明の思想の範囲で当業者が容易に想到し得たということができるほか,引用例2を参酌することによって当業者が容易に想到し得たということもできる。
相違点3について検討する。同じサイズの半導体チップ(集積回路)を積み重ねるように配置するパッケージも,異なるサイズの半導体チップ(集積回路)を積み重ねるように配置するパッケージも,従来からよく知られている。後者の例として,例えば,特開2002-76250号公報,特開2002-141459号公報,特開2002-158326号公報,特開2003-124433号公報を挙げることができる。引用発明において,第2の電子デバイスを,第1の電子デバイスより大きくすることは,上記周知技術を参酌することにより,当業者が容易に想到し得たことである。また,その大きさを凹所を覆う程度とすることに格別の技術的意義は見いだせないから,相違点3は,上記周知技術を参酌することにより,当業者が容易に想到し得たというべきである。なお,本願補正発明において,「凹所」は空間であり,「凹所」と「第2集積回路」との間には「第1層と第2層とを含む頂面部基板」が介在すると解されるから,本願補正発明における「凹所を覆う第2集積回路」は,第2集積回路が凹所に対面してこれを覆うことを意味するものではなく,第2集積回路が頂面部基板を挟んで凹所を覆うことを意味すると解される。

以上のことから,本願補正発明は,引用発明,引用例2に記載された事項及び周知技術に基づいて,当業者が容易に発明をすることができたものであるので,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができない。

4.むすび
以上のとおりであるから,本件補正は,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので,同法159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第4.本願発明
本件補正は,上記のとおり却下されたので,本願の請求項6に係る発明は,平成21年10月7日付けで補正された特許請求の範囲の請求項6に記載された事項により特定されるとおりのものである(以下,「本願発明」という。「第3」の「1.本件補正の概要」参照。)。

第5.引用刊行物
原査定の拒絶の理由に引用された刊行物及びその記載事項は,前記「第3」の「2.引用刊行物」に記載したとおりである。

第6.対比・判断
本願発明は,本願補正発明から,頂面部基板が「積層された第1層と第2層とを含む」こと,底面部基板が「積層された第3層と第4層とを含む」こと,第2集積回路が「第1集積回路よりも大きく凹所を覆う」ことの各限定を外したものであるから,本願発明は,引用発明及び引用例2に記載された事項に基づいて,当業者が容易に発明をすることができたものである。

第7.むすび
以上のとおり,本願発明は,引用発明及び引用例2に記載された事項に基づいて当業者が容易に発明できたものであって,特許法第29条第2項の規定により特許を受けることができないから,本願の他の請求項に係る発明について検討するまでもなく,本願は拒絶されるべきものである。
したがって,原査定は妥当であり,結論のとおり審決する。
 
審理終結日 2011-09-01 
結審通知日 2011-09-06 
審決日 2011-09-20 
出願番号 特願2007-554259(P2007-554259)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 井上 猛田中 永一  
特許庁審判長 千馬 隆之
特許庁審判官 小関 峰夫
栗山 卓也
発明の名称 パッケージオンパッケージシステムおよびその製造方法  
代理人 深見 久郎  
代理人 荒川 伸夫  
代理人 野田 久登  
代理人 深見 久郎  
代理人 堀井 豊  
代理人 堀井 豊  
代理人 森田 俊雄  
代理人 仲村 義平  
代理人 酒井 將行  
代理人 酒井 將行  
代理人 荒川 伸夫  
代理人 森田 俊雄  
代理人 野田 久登  
代理人 仲村 義平  

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