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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1251942 |
| 審判番号 | 不服2010-11065 |
| 総通号数 | 148 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-04-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2010-05-24 |
| 確定日 | 2012-02-09 |
| 事件の表示 | 特願2005-245876「半導体集積回路および半導体装置の製造方法」拒絶査定不服審判事件〔平成19年 3月 8日出願公開,特開2007- 59790〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
1 手続の経緯 本願は,平成17年8月26日に特許出願したものであって,平成21年11月24日付けの拒絶の理由の通知に対して,平成22年1月14日に意見書と手続補正書が提出されたが,同年2月26日付けで拒絶査定され,その後,同年5月24日に拒絶査定不服審判が請求されたものである。 2 本願発明 本願の請求項1-2に係る発明は,平成22年1月14日に提出された手続補正書によって補正された特許請求の範囲の請求項1-2に記載されている事項により特定されるとおりのものと認められるところ,その請求項1に係る発明(以下「本願発明1」という。)は,次のとおりのものである。 「半導体基板のショット領域毎に形成される半導体集積回路であって, 前記ショット領域内のデバイス領域に形成された電界効果トランジスタと, 前記ショット領域内のグリッド領域に形成された放電用高濃度不純物領域と, 前記半導体基板上に形成された中間絶縁膜と, 該中間絶縁膜上にドライエッチング法を用いて形成された配線パターンと, 前記デバイス領域上の前記中間絶縁膜に形成された第1コンタクトホールを介して,前記電界効果トランジスタのゲート電極と前記配線パターンとを接続する第1層間配線と, 前記グリッド領域上の前記中間絶縁膜に形成された第2コンタクトホールを介して,前記放電用高濃度不純物領域と前記配線パターンとを接続する第2層間配線と, を備えていて, 前記配線パターンの,少なくとも前記デバイス領域と前記グリッド領域との境界上の部分が,非金属導電材料で形成されたことを特徴とする半導体集積回路。」 3 引用例とその記載事項,及び,引用発明 原査定の拒絶の理由に引用された,本願の出願前に頒布された刊行物である,特開平2-280321号公報(以下「引用例1」という。),及び,特開平5-259243号公報(以下「引用例2」という。)には,図面とともに以下の事項が記載されている。(なお,下線は,当合議体において付したものである。以下同じ。) 引用例1:特開平2-280321号公報 (1a)「2.特許請求の範囲 (a)シリコン基板上にチップを形成する工程と, (b)配線材料の一部をシリコン基板の露出部に接続するとともに,グリッドラインを跨いで配線パターンを形成し,該配線パターンによりシリコン基板へ通じる電流経路を形成する工程と, (c)シリコン基板上のチップをスクライブする工程とを施すことを特徴とする半導体素子の製造方法。」(特許請求の範囲) (1b)「ここで,高密度化,高速化,高機能化が要求される代表的なデバイスであるDRAM(DYNAMIC RANDOM ACCESS MEMORY)を例にとり,第2図を用いて説明する。 まず,P型シリコン基板1上にゲート酸化膜2を150Å成長させ,通常のホトリソグラフィー技術を用いてレジストをパターニングし,これをマスクにシリコン基体1にB^(+)を・・・,Aｓ^(+)を・・・の条件で注入し,ボロンの高濃度領域3,砒素の高濃度領域4を形成する。レジストを除去した後,CVD法・・・によりゲート酸化膜2上にポリシリコン(多結晶シリコン)5を・・・成長する。ここで拡散源として・・・を用い,このポリシリコン5にP(リン)を・・・ドープする。 次に,・・・ポリシリコン5,ゲート酸化膜2を選択的にエッチング除去する。・・・ 続いて,ゲート酸化膜6を成長させ,必要があれば,通常のホトリソグラフィー技術を用いて,トランジスタの闇値・・・制御のための不純物注入を選択的に行い,レジストを除去する。続いて,CVD法によりポリシリコン7を3000Å成長した後,Pを・・・ドープする。 この後,通常のホトリソグラフィー技術を用いてパターニングし,これをマスクにポリシリコン7,ゲート酸化膜6を選択的にエッチング除去する。続いて,通常のホトリソグラフィー技術を用いてN^(+)層8用のパターニングを行い,Pを40KeV・・・の条件で注入する。更に,レジストを除去して,第2図(b)のような形状を得る。 次いで,層間膜用のPSG膜11を6000Å成長し,通常のホトリソグラフィー,エツチング技術を用い,コンタクト窓12を形成する。・・・ 次に,Al14を蒸着し,通常のホトリソグラフィー,エッチング技術を用いて選択的にエッチング除去した後,レジストを除去する。続いて,プラズマCVD法により,パッシベーション膜15を成長させる。 更に,通常のホトリソグラフィー,エッチング技術を用い,配線引出用或いは冗長救済用ヒユーズの窓16を開けた後,レジストを除去し,第2図(e)のような形状を得る。 第3図は従来の半導体素子の部分平面図であり,第3図(a)では,その半導体素子のチップがグリッドライン21(斜線部分)で囲まれている。この一部を拡大したのが,第3部(b)であり,アルミパッド22が破線で囲まれる内部回路23に接続されている。」(第1頁右下欄第7行-第2頁左下欄第9行) (1c)「(発明が解決しようとする課題) しかしながら,前述したように,第2図(a)?(e)の工程において,イオン注入,プラズマエッチング,レジスト除去(プラズマエッチング)等を幾度も経ることにより,薄いゲート絶縁膜2,6はチャージアップによるダメージを受け,絶縁破壊に至る。」(第2頁左下欄第10-16行) (1d)「(課題を解決するための手段) 本発明は,上記目的を達成するために,半導体素子の製造方法において,シリコン基板上にチップを形成した後,グリッドラインを跨いでAl配線を形成し,Al配線からシリコン基板へ通じる電流経路を設け,シリコン基板上のチップを1つ1つにスクライブする時に,この電流経路を切断するようにしたものである。 (作用) 本発明によれば,上記のように,Al配線をパターニングする際に,Al配線の一部が直接或いはポリシリコン等の導体を通じてシリコン基板へ通じる電流経路を設けるようにしたので,従来のようにAl配線やパッシベーションエッチング或いはレジストを除去する際の電流経路がないことによって生じるゲート酸化膜の劣化,破壊を防止することができる。 (実施例) 以下,本発明の実施例について図面を参照しながら詳細に説明する。 第1図は本発明の実施例を示す半導体素子の製造方法の説明図であり,第1図(a)はその半導体素子の配線パターンを示す平面図,第1図(b)は第1図(a)のA-A線断面図,第1図(c)はその半導体素子のクライビング状態を示す断面図である。 まず,チップは第2図における説明と同様に製造される。つまり,第2図(a)?(d)の工程を施す。 次に,第1図(a)に示すように,Al配線のパターニングを行う工程で,Al配線32がグリッドライン31上にも存在するように,ホトリソグラフィー,エッチング技術を施す。 このAl配線32は,第1図(a)に示すように,半導体素子のワイヤボンディング用のパッドから単一でグリッドライン31へ,或いは複数のパッドを連結してグリッドライン31上へパターニングする。なお,ここでは,パターニングのないパッドがあってもよい。 また,この実施例では,パッドより配線を引き出しているが,第1図(a)のパッドからつながる内部回路33の配線パターンよりグリッドライン31へ引き出すことも可能である。 なお,Al配線32を成長させる前に,グリッドライン31上のシリコン基板35が一部露出するように,コンタクトを形成する必要がある。 この実施例では,Al配線32を直接シリコン基板35に接続しているが,ポリシリコン等を介して接続するようにしてもよい。 このように構成することにより,Alエッチング,レジスト除去,パッシベーションエッチングのプラズマ処理中に発生する電荷は,Al配線32からシリコン基板35へ形成された電流経路に流れるので,チャージアップすることはない。 そして,第1図(c)に示すように,グリッドライン31を切断することにより,Al配線32とシリコン基板35は電気的に切断分離され,分離された各チップにおいてAl配線32は何ら問題となることはない。なお,第1図(b),(c)において,34はパッシベーション膜である。 また,この実施例ではAlを例にとって説明したが,Al-Si,Al-Si-Cｕ,PｏlｙSi,或いはこれらの配線にTiN等を組み合わせた複合膜等の配線材料を用いても同様に構成することができる。」(第2頁右下欄第16行-第3頁左下欄第19行) (1e)第1図は,引用例1に記載された発明の実施例を示す半導体素子の製造方法の説明図であって,上記摘記(1a)-(1d)の記載を参照すれば,同図から, シリコン基板35と, 前記シリコン基板35上に形成された層間膜用のPSG膜と, グリッドライン31上のシリコン基板が一部露出するように前記層間膜用のPSG膜に形成されたコンタクトと, 半導体素子のワイヤボンディング用のパッドから引き出されてグリッドライン上にも存在するようにパターニングされたAl配線32と, 前記層間膜用のPSG膜及び前記Al配線32の上に形成されたパッシベーション膜34とを有する半導体素子であって, 前記Al配線32は,前記グリッドライン31上に形成された前記層間膜用のPSG膜に形成された前記コンタクトを介して,前記シリコン基板35に直接接続する埋め込み部を有する半導体素子の構造。 を読み取ることができる。 (1f)第2図は,引用例1に記載された従来の半導体素子の製造工程図であって,上記摘記(1b)の記載を参照すれば,同図から, シリコン基板1と, 前記シリコン基板上に形成されたゲート酸化膜2,6と, 前記ゲート酸化膜2,6上に形成された,P(リン)がドープされたポリシリコン(多結晶シリコン)5,7と, 前記ポリシリコン及びシリコン基板上に形成された層間膜用のPSG膜11と, 前記層間膜用のPSG膜11に形成されたコンタクト窓12と, 前記層間膜用のPSG膜11上に形成されたAl配線14と, 前記層間膜用のPSG膜11及び前記Al配線14の上に形成されたパッシベーション膜15と, 前記パッシベーション膜15に形成された配線引出用或いは冗長救済用ヒユーズの窓16を有する半導体素子であって, 前記Al配線14は,前記層間膜用のPSG膜11に形成された前記コンタクト窓12を介して,前記ゲート酸化膜2,6上に形成されたP(リン)がドープされたポリシリコン(多結晶シリコン)5,7に接続する埋め込み部を有する半導体素子の構造。 を読み取ることができる。 引用例2:特開平5-259243号公報 (2a)「【請求項1】互いにダイシングライン領域を隔てて離間するようにレクチルに設けられた複数のチップを有し,それぞれのチップにはアセンブリ用パッドが形成され,このアセンブリ用パッドに現れる信号がブローブを介して外部に取出されて測定されることにより上記チップの適否が判別される半導体集積回路において,上記ダイシングライン領域には,1個のチップに対して設けられるべきアセンブリ用パッドに対応するウエハテスト用拡張パッドを設け,各ウエハテスト用拡張パッドを,配線を介して全チップのアセンブリ用パッドに接続するとともに,上記配線には各チップ毎にチップ選択スイッチ回路を介挿し,このチップ選択スイッチ回路を選択的にオン状態とすることにより,上記ウエハテスト用拡張パッドに所望のチップのアセンブリ用パッドの信号が得られるようにしたことを特徴とする半導体集積回路。 【請求項2】上記チップと上記レクチルとの境界を介して上記アセンブリ用パッドから上記チップ選択スイッチ回路方向に延長する配線には,上記境界に対応する部分に耐腐材より成る保護パッドを設けたことを特徴とする請求項第1項記載の半導体集積回路。」(【特許請求の範囲】) (2b)「【作用】この第1の発明による半導体集積回路は,上記チップ選択スイッチ回路をオン状態とすることにより,所望のチップを選択し,そのチップのアセンブリ用パッドの信号をウエハテスト用拡張パッドを接触するプローブを介して外部に取出し測定する。この第2の発明による半導体集積回路は,上記境界に耐腐材より成る保護パッドを設けているため,ウエハテスト完了後に上記境界でチップとレクチルのダイシングライン領域が切断されても,その切断断面が腐食されなくなる。」(【0008】) (2c)「図5はこの発明の第2の実施例を示す図4と同様の拡大図であり,アセンブリ用・ウエハテスト用拡張パッド間接続配線8におけるチップ1aとレクチル2との境界部分の拡大図である。上記の第1の実施例では,境界1ｘを越えてアセンブリ用パッド5Aの方向に延びるようにしたが,これではテスト完了後のダイシング・スクライブによって境界1ｘの切断断面にアルミニウムが露出してしまい,アルミニウムの腐食を招きやすくなる。そこでこの第2の実施例では,その腐食の欠点を補った。図5において,12はコンタクト,13は耐腐材より成る保護パッドである。保護パッド13は,ポリシリコン等で作成され,境界1ｘを介して延長されたアルミニウムより成るアセンブリ用・ウエハテスト用拡張パッド間接続配線8の境界1ｘに対応する部分のアルミニウムの除去された部分に設けられている。また,保護パッド13はコンタクト12を介して境界1ｘの両側にあるアセンブリ用・ウエハテスト用拡張パッド間接続配線8の両端と接続されている。従って,この第2の実施例によれば,境界1ｘによりチップ1a?1dがテスト完了後のダイシング・スクライブにより切り出されても,チップ1a?1d側に残存するアセンブリ用・ウエハテスト用拡張パッド間接続配線8の先端にポリシリコンの保護パッドが介在するので,腐食が生じにくくなり,信頼性が向上する。」(【0018】) 引用発明 引用例1の上記摘記(1a)-(1f)を総合勘案すれば,引用例1には, 「シリコン基板と, グリッドラインで囲まれているチップ内に形成されたゲート酸化膜を有する半導体素子と, 前記シリコン基板上に形成された層間膜用のPSG膜と, 前記グリッドライン上の前記シリコン基板が一部露出するように前記層間膜用のPSG膜に形成されたコンタクトと, 前記グリッドライン上にも存在するようにプラズマエッチングによりパターニングされたAl配線と, 前記層間膜用のPSG膜及び前記Al配線の上に形成されたパッシベーション膜とを有し, 前記グリッドラインを切断することにより,Al配線とシリコン基板とを電気的に切断分離する, シリコン基板上に形成されるDRAM(DYNAMIC RANDOM ACCESS MEMORY)のチップであって, 前記Al配線は,前記層間膜用のPSG膜に形成されたコンタクト窓を介して,前記ゲート酸化膜上に形成されたP(リン)がドープされたポリシリコン(多結晶シリコン)に接続する埋め込み部を有し, かつ,前記Al配線は,前記グリッドライン上に形成された前記層間膜用のPSG膜に形成された前記コンタクトを介して,前記シリコン基板に直接接続する埋め込み部を有することを特徴とする, Al配線をプラズマエッチングによりパターニングする際の電流経路がないことによって生じるチャージアップによるゲート酸化膜の劣化,破壊を防止することができるチップ。」 の発明(以下「引用発明」という。)が記載されていると認められる。 4 対比 (1)引用発明の「シリコン基板」,「DRAM(DYNAMIC RANDOM ACCESS MEMORY)のチップ」,「グリッドラインで囲まれているチップ内」,「グリッドライン」,「ゲート酸化膜を有する半導体素子」が,本願発明1の「半導体基板」,「半導体集積回路」,「デバイス領域」,「グリッド領域」,「電界効果トランジスタ」に相当することは当業者にとって明らかである。 (2)引用発明のグリッドライン上にも存在するようにパターニングされたAl配線は,このグリッドライン上に形成された層間膜用のPSG膜に形成されたコンタクトを介して直接シリコン基板に接続することによって,Al配線をプラズマエッチングによりパターニングする際の電流経路がないことによって生じるチャージアップによるゲート酸化膜の劣化,破壊を防止するから,引用発明のグリッドライン上には,前記Al配線と接触して,Al配線をプラズマエッチングによりパターニングする際の電流経路となる領域,すなわち,放電用領域が形成されているといえる。 (3)引用発明は,シリコン基板上に形成された層間膜用のPSG膜と,層間膜用の前記PSG膜及びAl配線の上に形成されたパッシベーション膜とを有する発明であり,前記「層間膜用のPSG膜」と前記「パッシベーション膜」はいずれも「絶縁膜」と解されるから,引用発明の「層間膜用のPSG膜」は,「シリコン基板」と,絶縁膜である「パッシベーション膜」との「中間」に形成された「絶縁膜」といえる。してみれば,引用発明の「層間膜用のPSG膜」は,「中間絶縁膜」といえる。 (4)引用発明の「プラズマエッチング」は,本願発明1の「ドライエッチング法」の一種である。また,引用発明の「Al配線」は,本願発明1の「配線パターン」に相当する。 (5)引用発明の「層間膜用のPSG膜に形成されたコンタクト窓」,「ゲート酸化膜上に形成されたP(リン)がドープされたポリシリコン(多結晶シリコン)」,「層間膜用のPSG膜に形成されたコンタクト窓を介して,ゲート酸化膜上に形成されたP(リン)がドープされたポリシリコン(多結晶シリコン)に接続するAl配線の埋め込み部」,「グリッドライン上に形成された層間膜用のPSG膜に形成されたコンタクト」,「グリッドライン上に形成された層間膜用のPSG膜に形成されたコンタクトを介して,シリコン基板に直接接続するAl配線の埋め込み部」は,それぞれ本願発明1の「第1コンタクトホール」,「電界効果トランジスタのゲート電極」,「第1層間配線」,「第2コンタクトホール」,「第2層間配線」に相当する。 (6)そうすると,本願発明1と引用発明の一致点と相違点は,次のとおりといえる。 ＜一致点＞ 「半導体基板に形成される半導体集積回路であって, デバイス領域に形成された電界効果トランジスタと, グリッド領域に形成された放電用領域と, 前記半導体基板上に形成された中間絶縁膜と, 該中間絶縁膜上にドライエッチング法を用いて形成された配線パターンと, 前記デバイス領域上の前記中間絶縁膜に形成された第1コンタクトホールを介して,前記電界効果トランジスタのゲート電極と前記配線パターンとを接続する第1層間配線と, 前記グリッド領域上の前記中間絶縁膜に形成された第2コンタクトホールを介して,前記放電用領域と前記配線パターンとを接続する第2層間配線と, を備えた半導体集積回路。」 ＜相違点＞ ・相違点1:本願発明1の半導体集積回路が「半導体基板のショット領域毎に形成され」かつ,前記ショット領域が「デバイス領域」と「グリッド領域」を有するのに対して,引用発明ではこの点が明らかでない点。 ・相違点2:本願発明1の放電用領域が「高濃度不純物領域」であるのに対して,引用発明ではこの点が明らかでないこと。 ・相違点3:本願発明1の配線パターンが「少なくとも前記デバイス領域と前記グリッド領域との境界上の部分が,非金属導電材料で形成」されているのに対して,引用発明は「Al配線」である点。 5 相違点についての判断 (1)相違点1について 半導体基板上に半導体集積回路を形成するにあたり,該半導体集積回路を「半導体基板のショット領域毎に形成」すること,及び,前記ショット領域が「デバイス領域」と「グリッド領域」を有することは,いずれも下記の周知例1に記載(周知例1の「ダイシング領域」は「グリッド領域」に相当する。)されているように周知の構成であるから,引用発明において,相違点1に係る本願発明1の構成を採用することは当業者にとって容易である。 周知例1:特開平9-320936号公報 (周1a)「【請求項1】半導体デバイスが形成されるデバイス領域とダイシングのために前記デバイス領域の周囲に設けられるダイシング領域とを含む半導体ウェハ上に形成され,露光工程におけるステッパの位置合わせのために用いられるアライメントマークの配置方法であって, 前記デバイス領域の周縁部の一部が前記ステッパの1つのショット領域の周縁部の一部を規定するように前記ショット領域内で前記デバイス領域が配置され, 第1のアライメントマークが前記ショット領域内に位置する前記デバイス領域内に配置され,第2と第3と第4のアライメントマークが前記ショット領域内に位置する前記ダイシング領域内に間隔をあけて配置される,アライメントマーク配置方法。 【請求項2】前記ショット領域と前記デバイス領域は四角形の平面形状を有し,前記デバイス領域の隣り合う2辺が前記ショット領域の隣り合う第1と第2の辺とそれぞれ重なるように前記デバイス領域が配置され, 前記第1と第2の辺により規定される前記ショット領域の第1のコーナ部近傍に位置する前記デバイス領域内に前記第1のアライメントマークが配置され, 前記ダイシング領域は前記デバイス領域の前記2辺以外の辺に沿って延在し, 前記ショット領域の第2と第3と第4のコーナ部近傍に位置する前記ダイシング領域内に前記第2と第3と第4のアライメントマークがそれぞれ配置される,請求項1に記載のアライメントマーク配置方法。」(【特許請求の範囲】) (周1b)「(実施の形態1)まず,図1および図2を用いて,本発明の実施の形態1について説明する。図1は,本発明の実施の形態1におけるアライメントマークの配置を示す平面図である。図1を参照して,ステッパのショット領域1内には,半導体デバイスが形成されるデバイス領域3と,ダイシングのために用いられるダイシング領域2とが設けられる。」(【0016】) (2)相違点2について 配線を基板に接続する場合に,基板の前記接続する領域の不純物濃度を大きくすることは,下記の周知例2-5にも記載されているように周知の構成であるから,引用発明において,配線パターンと接続する基板の「放電用領域」を,「高濃度不純物領域」とすることは当業者が容易になし得たことである。 したがって,引用発明において,相違点2に係る本願発明1の構成を採用することは当業者にとって容易である。 周知例2:特開2003-77894号公報 (周2a)「【請求項1】半導体基板上の半導体素子を覆う絶縁層上に形成される導電路を備える半導体装置の製造方法であって, 前記絶縁層上に,前記導電路のための導電層であって前記導電路に対応する部分で前記絶縁層を経て半導体基板に達する貫通部を介して前記半導体基板に電気的に接続される導電層を形成すること, 前記導電層が前記貫通部を経て前記半導体基板に電気的に接続された状態で,前記導電層にプラズマエッチングを用いたパターニング処理を施して前記導電路を形成すること, 前記導電路の形成後,前記貫通部と該貫通部に接触する前記半導体基板部分との反応により両者の電気的接続を断つべく前記基板または前記導電路に加熱処理を施すことを含む,半導体装置の製造方法。」(【特許請求の範囲】) (周2b)「【課題を解決するための手段】本発明は,半導体装置の製造工程における導電配線の形成の際に,前記チャージアップダメージを防止するために,導電層と半導体基板との電位をほぼ等しくすべく両者を電気的に接続する接続部分と該接続部分に接触する前記半導体基板との電気的接続を,加熱処理により誘起される前記両者間の所定の反応を利用して,遮断するという基本構想に立脚する。」(【0010】) (周2c)「前記貫通孔16の形成後,後述するように該貫通孔を充填しかつ絶縁層11を覆う導電層13のための材料が堆積されるが,この材料の堆積に先立ち,前記貫通孔16の形成により露出された基板部分10aには,加熱により,導電層を構成するタングステンと,基板であるシリコンとの反応を促進させるための所定の不純物が添加される。この不純物として,本具体例では,燐イオン(P^(+))が用いられる。 前記した不純物の添加は,従来よく知られたイオン注入法により行うことができる。このイオン注入は,例えば,加速電圧:20keV,イオン濃度:2ｘ10^(15)cm^(-2)で行うことができ,その後,例えば900℃の窒素雰囲気における10分間の熱処理による従来よく知られたアニーリング処理が施される。 前記不純物の添加後,図1(d)に示されているように,前記導電層13を形成すべく,例えば,従来よく知られたCVD法(Chemical Vapor Deposition:化学気相成長)を用いて,貫通孔16内と,接続孔14内を含む補助層15上とに,前記導電層13の材料となるタングステンが堆積される。 前記CVD工程では,例えば,430℃の温度下で,前記タングステン膜13を補助層15上で300nmの厚さに堆積することができる。これにより,前記導電配線のための導電層13の形成と同時に,貫通孔16を充填する前記した貫通部13aが形成され,この貫通部13aを介して導電層13と基板10とが接続される。」(【0031】-【0034】) 周知例3:特開平9-74200号公報 (周3a)「図9は,従来の半導体装置の製造工程における状態を示す断面図である。n型半導体基板11の上に素子分離であるLOCOS膜12が形成されており,LOCOS膜12で囲まれる第1の領域Re1には,ゲート酸化膜13,ソース・ドレイン領域(図示せず)及びゲート電極14からなるｐチャネルMOSトランジスタが形成されている。また,LOCOS膜で囲まれる第2の領域Re2にｐ型不純物拡散層15が形成されていて,n型半導体基板11の一部との間にダイオードが形成されている。そして,基板上に層間絶縁膜16が堆積された後,層間絶縁膜16を貫通してゲート電極13に到達する接続孔を埋めるコンタクトプラグを介してゲート電極に接続されるアンテナ配線21が形成される。その際,層間絶縁膜16及びゲート絶縁膜13を貫通してｐ型不純物拡散層15に到達する接続孔をも形成しておき,アンテナ配線21がｐ型不純物拡散層15を介してつまりダイオードを介して半導体基板11に接続されるようにしている。すなわち,ドライエッチング中にアンテナ配線21に注入されあるいは発生する電荷をｐ型不純物拡散層15を介して半導体基板11内に逃すようにしている。」(【0010】) 周知例4:特開2000-183043号公報 (周4a)「【請求項1】半導体基板の主面側に形成されゲート絶縁膜の膜厚が所定の膜厚よりも厚いMIS構造の第1の半導体素子と, 半導体基板の主面側に形成されゲート絶縁膜の膜厚が所定の膜厚よりも薄いMIS構造の第2の半導体素子と, 少なくとも1層以上の層間絶縁膜と, 前記層間絶縁膜の接続孔内に形成された第1の機能配線部及び層間絶縁膜上に形成された第2の機能配線部からなり,少なくとも前記第1の半導体素子のゲートに接続された回路動作に使用される機能配線と, 前記機能配線と離間した領域に設けられ,前記第1の半導体素子が形成されたウエルに対して選択的に接続された回路動作には使用しないダミー配線とを有することを特徴とする半導体装置。」(【特許請求の範囲】) (周4b)「【発明の属する技術分野】本発明は,半導体装置及びその製造方法,特にチャージングダメージを低減するための配線構造に係る半導体装置及びその製造方法に関する。」(【0001】) (周4c)「前記構成A?Iにおいて,ダミー配線の半導体基板への接続の仕方としては以下のものがあげられる。 ダミー配線がウエルに設けられた不純物拡散層(P^(+) 拡散層又はN^(+) 拡散層)を介して該不純物拡散層の導電型と同一又は逆の導電型の領域に接続されている。」(【0030】-【0031】) 周知例5:特開平9-321279号公報 (周5a)「【請求項1】MISトランジスタを形成しようとする第1の領域と電荷を逃すための第2の領域とを有する半導体基板の上記第1及び第2の領域の上に絶縁膜を形成する第1の工程と, 上記絶縁膜の上に第1の導電膜を形成する第2の工程と, 上記第1の導電膜及び絶縁膜を貫通して上記第2の領域に到達する開口部を形成する第3の工程と, 上記開口部内及び上記第1の導電膜の上に第2の導電膜を形成する第4の工程と, 上記第1及び第2の導電膜をパターニングして,上記第1及び第2の導電膜により上記第1の領域の上方にゲート電極を形成する第5の工程と を備えていることを特徴とする半導体装置の製造方法。」(【特許請求の範囲】) (周5b)「【請求項7】請求項1又は2記載の半導体装置の製造方法において, 上記第3の工程の後上記第4の工程の前に,上記第2の領域に露出する半導体基板内に高濃度の不純物を注入する工程をさらに備えていることを特徴とする半導体装置の製造方法。」(【特許請求の範囲】) (周5c)「一方,図14(a),(b)に示すごとく,上層配線を形成する際にゲート電極に印加される電圧を緩和し,ゲート絶縁膜の劣化を防止すべくアンテナ配線を形成する技術が知られている。 まず,図14(a)に示すように,半導体基板内にn型拡散層201を形成し,素子分離202によって囲まれるトランジスタ形成領域のn型拡散層201の上に,ゲート絶縁膜203とゲート電極204と形成し,トランジスタ形成領域とは別のn型拡散層201内にｐ型拡散層208を形成して置く。その後,基板上に層間絶縁膜205を形成して,層間絶縁膜205を開口して,ゲート電極204に到達するコンタクトホール207とｐ型拡散層208に到達するコンタクトホール208とを形成する。次に,図14(b)に示すように,各コンタクトホール207,208内及び層間絶縁膜205上に亘るアンテナ配線209を形成する。 すなわち,ドライエッチングによって配線209を形成する際に,イオンフラックスIofを介してゲート電極204運ばれる電荷等によってゲート電極204の電圧が高くなり,ゲート絶縁膜203に電荷が注入されるのをアンテナ配線209を介して基板内に逃すようにしている。」(【0005】-【0007】) (周5d)「また,本実施形態では,n型半導体基板中に高濃度のn型半導体層からなる電荷逃し領域を形成し,電荷逃し領域とこれに接する半導体基板との間が抵抗性接触となるようにしているが,n型半導体基板中にｐ型半導体層からなる電荷逃し領域を,あるいはｐ型半導体基板中にn型半導体層からなる電荷逃し領域を形成することにより,電荷逃し領域とこれに接する半導体基板との間を整流性接触としてもよい。このような構成において,整流性接触に逆バイアスが印加された場合にも,上記整流性接触には逆方向リーク電流が流れるため,本実施形態と同様の効果が得られる。」(【0071】) (3)相違点3について 引用例2の上記摘記(2a)-(2c)には,チップの境界を越えて延びるアルミニウム配線は,その後のダイシング・スクライブによって境界の切断断面にアルミニウムが露出してしまい,アルミニウムの腐食を招きやすくなるという課題を有するという知見,及び,前記課題を解決するための,境界を介して延長されたアルミニウムより成る配線の前記境界に対応する部分のアルミニウムを除去した部分に,ポリシリコンで作成された保護パッドを設け,ダイシング・スクライブにより切り出されても,チップ側に残存する配線の先端にポリシリコンの保護パッドが介在することで,腐食が生じにくくなり,信頼性が向上する方法が開示されている。 一方,引用発明は,半導体素子のワイヤボンディング用のパッドから引き出されてグリッドライン上にも存在するようにパターニングされたAl配線を有する半導体素子であって,前記グリッドラインを切断することにより,Al配線とシリコン基板を電気的に切断分離する工程を有するものである。 他方,引用例1の上記摘記(1d)には「本発明によれば,上記のように,Al配線をパターニングする際に,Al配線の一部が直接或いはポリシリコン等の導体を通じてシリコン基板へ通じる電流経路を設けるようにした」,「この実施例では,Al配線32を直接シリコン基板35に接続しているが,ポリシリコン等を介して接続するようにしてもよい」,及び「この実施例ではAlを例にとって説明したが,Al-Si,Al-Si-Cｕ,PｏlｙSi,或いはこれらの配線にTiN等を組み合わせた複合膜等の配線材料を用いても同様に構成することができる。」ことが記載されており,配線の全部若しくは一部をポリシリコンで構成することが明記されている。 そうすると,引用発明と引用例2に接した当業者であれば,引用発明の「グリッドライン上にも存在するようにパターニングされたAl配線」が,引用例2の「チップの境界を越えて延びるアルミニウム配線」に相当することは直ちに理解することであるから,引用発明の前記「Al配線」が,その後の「グリッドラインの切断」工程によって,前記切断の断面にアルミニウムを露出することになり,引用例2に開示された,アルミニウムの腐食という課題を生じるであろうことに思い至り,引用発明のAl配線について,前記境界に対応する部分のアルミニウムを除去して,ポリシリコンで作成された保護パッドを設けて,腐食が生じにくくして,信頼性を向上させるという課題解決手段を適用することは,引用例1に配線の全部若しくは一部をポリシリコンで構成することが明記されていることを併せ考慮すれば,容易になし得たことであるといえる。 そして,これらの構成を採用したことによる効果は,当業者の予測し得た範囲内のものである。 したがって,引用発明において,相違点3に係る本願発明1の構成を採用することは当業者にとって容易である。 6 むすび 以上のとおり,本願発明1は,引用例1-2に記載された発明及び周知の技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。 したがって,本願の他の請求項に係る発明については検討するまでもなく,本願は拒絶をすべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2011-12-07 |
| 結審通知日 | 2011-12-13 |
| 審決日 | 2011-12-28 |
| 出願番号 | 特願2005-245876(P2005-245876) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 早川 朋一 |
| 特許庁審判長 |
齋藤 恭一 |
| 特許庁審判官 |
松田 成正 加藤 浩一 |
| 発明の名称 | 半導体集積回路および半導体装置の製造方法 |
| 代理人 | 大垣 孝 |
| 代理人 | 大垣 孝 |