ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1251971 |
| 審判番号 | 不服2010-24426 |
| 総通号数 | 148 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-04-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2010-10-29 |
| 確定日 | 2012-02-09 |
| 事件の表示 | 特願2000-199900「半導体集積回路」拒絶査定不服審判事件〔平成14年1月25日出願公開、特開2002-25288〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成12年6月30日の特許出願であって、平成21年7月27日付けの拒絶理由通知に対して同年10月5日に意見書及び手続補正書が提出されたが、平成22年7月30日付けで拒絶査定がなされ、それに対して、同年10月29日に拒絶査定不服審判が請求されたものである。 第2.本願発明 本願の請求項1?14に係る発明は、平成21年10月5日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?14に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される次のとおりのものである。 「【請求項1】 揮発性のメモリセルを有する第1の記憶部と、 不揮発性のメモリセルを有する第2の記憶部と、 外部からの複数の制御信号を受けるための複数の制御端子と、 前記第1の記憶部内のメモリセルを選択するための複数のアドレス信号を受けるための複数のアドレス端子と、を備え、 前記複数の制御端子のうち所定数の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第1の組合せに応じて前記第1の記憶部の動作内容が指示され、前記所定数の制御端子に入力される信号と同一の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第2の組合せに応じて前記第2の記憶部の動作内容が指示されるように構成されている、ことを特徴とする半導体集積回路。」 第3.引用刊行物に記載された発明 1.本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平10-172284号公報(以下「引用例」という。)には、図1?5と共に、次の記載がある(ここにおいて、下線は当合議体が付加したものである。以下同じ。)。 a.「【0001】 【発明の属する技術分野】この発明はモードプリセット回路及び半導体装置ならびにシステムに関し、例えば、所定のクロック信号に従って同期動作するシンクロナスDRAM(ランダムアクセスメモリ)及びそのモードプリセット回路ならびにシンクロナスDRAMを含むコンピュータ等に利用して特に有効な技術に関する。」 b.「【0009】 【発明の実施の形態】図1には、この発明が適用されたシンクロナスDRAMの一実施例のブロック図が示されている。同図をもとに、まずシンクロナスDRAMの構成及び動作の概要について説明する。なお、図1の各ブロックを構成する回路素子は、公知のMOSFET(金属酸化物半導体型電界効果トランジスタ)集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上に形成される。 【0010】図1において、この実施例のシンクロナスDRAMは一対のバンクBNK0及びBNK1を備え、これらのバンクのそれぞれは、そのレイアウト面積の大半を占めて配置されるメモリアレイMARYと、直接周辺回路となるロウアドレスデコーダRD、センスアンプSA及びカラムアドレスデコーダCDと、ライトアンプ及びリードアンプをそれぞれ含むメインアンプMAとを備える。 【0011】バンクBNK0及びBNK1を構成するメモリアレイMARYは、特に制限されないが、図の垂直方向に平行して配置される実質2,048本のワード線と、水平方向に平行して配置される実質4,096組の相補ビット線とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択MOSFETからなる実質2,048×4,096個つまり8,388,608個のダイナミック型メモリセルがそれぞれ格子状に配置される。これにより、バンクBNK0及びBNK1のそれぞれは、いわゆる8メガビットの記憶容量を有するものとされ、シンクロナスDRAM全体は、その2倍つまりいわゆる16メガビットの記憶容量を有するものとされる。」 c.「【0012】バンクBNK0及びBNK1のメモリアレイMARYを構成するワード線は、対応するロウアドレスデコーダRDに結合され、それぞれ択一的に選択状態とされる。これらのロウアドレスデコーダRDには、ロウアドレスバッファRBから最上位ビットを除く11ビットの内部アドレス信号X0?X10が共通に供給され、タイミング発生回路TGから内部制御信号RGが共通に供給される。また、ロウアドレスバッファRBには、アドレス入力端子A0?A11からモードプリセット回路MPならびに内部アドレスバスSA0?SA11を介して12ビットのXアドレス信号AX0?AX11が時分割的に供給されるとともに、タイミング発生回路TGから内部制御信号RLが供給される。 【0013】ロウアドレスバッファRBは、アドレス入力端子A0?A11、モードプリセット回路MPならびに内部アドレスバスSA0?SA11を介して入力されるXアドレス信号AX0?AX11を内部制御信号RLに従って取り込み、保持するとともに、これらのXアドレス信号をもとに内部アドレス信号X0?X11を形成する。このうち、最上位ビットの内部アドレス信号X11は、バンク選択回路BSに供給され、その他の内部アドレス信号X0?X10は、バンクBNK0及びBNK1のロウアドレスデコーダRDに共通に供給される。」 d.「【0023】シンクロナスDRAMは、その入力端子が内部アドレスバスSA0?SA11に共通結合されたモードレジスタMRを備える。このモードレジスタMRには、タイミング発生回路TGから内部制御信号MLが供給される。 【0024】モードレジスタMRは、MRS(モードレジスタセット)コマンドが実行されるとき、前段のアクセス装置からアドレス入力端子A0?A11を介して入力され又はモードプリセット回路MPから出力されるモードレジスタデータを内部制御信号MLに従って取り込み、保持する。これらのモードレジスタデータは、シンクロナスDRAMの動作モード設定に供され、バーストモードにおけるバースト長やバーストタイプならびにCASレイテンシー等を決定する。 【0025】この実施例において、シンクロナスDRAMは、さらに、動作モードの設定に供されるモードプリセット回路MPと、内部回路のタイミング制御に供されるタイミング発生回路TGとを備える。このうち、モードプリセット回路MPには、図示されない前段のアクセス装置からアドレス入力端子A0?A11を介してXアドレス信号AX0?AX11ならびにYアドレス信号AY0?AY8が時分割的に供給されるとともに、起動制御信号となるチップ選択信号CSB、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB、ライトイネーブル信号WEB、モードプリセットイネーブル信号MPEBならびにクロックイネーブル信号CKE及びクロック信号CLKが供給される。また、タイミング発生回路TGには、モードプリセット回路MPから各起動制御信号に対応する内部チップ選択信号SCSB、内部ロウアドレスストローブ信号SRASB、内部カラムアドレスストローブ信号SCASBならびに内部ライトイネーブル信号SWEBが供給されるとともに、クロックイネーブル信号CKE及びクロック信号CLKに対応する内部クロックイネーブル信号SCKE及び内部クロック信号SCLKが供給される。モードプリセット回路MPには、さらに、電源電圧供給端子VCCを介して電源電圧VCCが供給される。言うまでもなく、この電源電圧VCCは、シンクロナスDRAMの各部に供給される。」 e.「【0026】モードプリセット回路MPは、コマンドメモリCM及びコマンド選択回路CSLを含み、電源投入時、所定の手順に従ってシンクロナスDRAMを予め指定された動作モードに設定する機能を有する。また、タイミング発生回路TGは、モードプリセット回路MPを介して供給される内部チップ選択信号SCSB、内部ロウアドレスストローブ信号SRASB、内部カラムアドレスストローブ信号SCASB、内部ライトイネーブル信号SWEBならびに内部クロックイネーブル信号SCKE及び内部クロック信号SCLKをもとに、上記各種の内部制御信号を選択的に形成し、シンクロナスDRAMの各部に供給する。なお、モードプリセット回路MPの具体的構成については、後で詳細に説明する。」 f.「【0027】図2には、図1のシンクロナスDRAMに含まれるモードプリセット回路MPの一実施例のブロック図が示されている。同図をもとに、モードプリセット回路MPの具体的構成及び動作ならびにその特徴について説明する。 【0028】図2において、この実施例のモードプリセット回路MPは、PROM(Pｒｏgｒammable Read Onlｙ Memｏｒｙ)又はEEPROM(Elecｔｒicallｙ Eｒaｓable Pｒｏgｒammable Read Onlｙ Memｏｒｙ)等の不揮発性メモリからなるコマンドメモリCMと、コマンド選択回路CSL、アドレスカウンタACTR、モードプリセットコントローラMPSCならびに電圧識別回路VDETを備える。 【0029】ここで、コマンドメモリCMは、所定の不揮発性メモリセルが格子状に配置されてなるメモリアレイCARYと、アドレスデコーダAD、書き込み回路WCならびに読み出し回路RCを含む。このうち、アドレスデコーダには、アドレスカウンタACTRから所定ビットのアドレス信号が供給される。また、アドレスカウンタACTRには、モードプリセットコントローラMPSCから内部制御信号RS及びCUが供給される。さらに、モードプリセットコントローラMPSCには、対応する入力バッファIBを介してクロックイネーブル信号CKE、クロック信号CLKならびにモードプリセットイネーブル信号MPEBが供給されるとともに、電圧識別回路VDETからその出力信号VDが供給される。 【0030】一方、書き込み回路WCには、コマンドメモリCMの書き込みつまりコマンドメモリライトモード時、対応する入力バッファIBを介して書き込みデータとなるアドレス信号A0?A11、チップ選択信号CSB、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASBならびにライトイネーブル信号WEBが供給され、モードプリセットコントローラMPSCから内部制御信号MWが供給される。また、読み出し回路RCには、モードプリセットコントローラMPSCから内部制御信号MRが供給され、その読み出しデータは、内部アドレス信号MA0?MA11、内部チップ選択信号MCSB、内部ロウアドレスストローブ信号MRASB、内部カラムアドレスストローブ信号MCASBならびに内部ライトイネーブル信号MWEBとしてコマンド選択回路CSLの対応する一方の入力端子に供給される。コマンド選択回路CSLの一方の入力端子には、さらにモードプリセットコントローラMPSCから内部クロックイネーブル信号MCKEが供給され、その他方の入力端子には、対応する入力バッファIBを介してアドレス信号A0?A11、チップ選択信号CSB、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB、ライトイネーブル信号WEBならびにクロックイネーブル信号CKEが供給される。」 g.「【0032】一方、モードプリセットコントローラMPSCは、モードプリセットイネーブル信号MPEBがロウレベルとされシンクロナスDRAMがコマンドメモリライトモードとされるとき、あるいはシンクロナスDRAMの電源投入を受けて電圧識別回路VDETの出力信号VDがハイレベルとされるとき、クロック信号CLKに従ってリセット用内部制御信号RS及びカウントアップ用内部制御信号CUを選択的に形成し、アドレスカウンタACTRに供給する。また、コマンドメモリライトモード時には、コマンドメモリCMの書き込み回路WCに対する内部制御信号MWをハイレベルとし、シンクロナスDRAMの電源投入時には、読み出し回路RCに対する内部制御信号MRとコマンド選択回路CSLに対する内部制御信号SC及び内部クロックイネーブル信号MCKEをハイレベルとする。アドレスカウンタACTRは、内部制御信号RSのハイレベルを受けてその計数値をリセットし、内部制御信号CUに従って歩進動作を行う。 【0033】次に、コマンドメモリCMのアドレスデコーダADは、アドレスカウンタACTRの出力信号をデコードして、メモリアレイCARYの指定アドレスを順次択一的に選択する。また、コマンドメモリCMの書き込み回路WCは、内部制御信号MWのハイレベルを受けて選択的に動作状態とされ、書き込みデータつまりアドレス信号A0?A11,チップ選択信号CSB,ロウアドレスストローブ信号RASB,カラムアドレスストローブ信号CASBならびにライトイネーブル信号WEBをメモリアレイCARYの選択されたアドレスに書き込む。さらに、コマンドメモリCMの読み出し回路RCは、内部制御信号MRのハイレベルを受けて選択的に動作状態とされ、メモリアレイCARYの選択されたアドレスからその保持データを読み出し、内部アドレス信号MA0?MA11,内部チップ選択信号MCSB,内部ロウアドレスストローブ信号MRASB,内部カラムアドレスストローブ信号MCASBならびに内部ライトイネーブル信号MWEBとしてコマンド選択回路CSLの対応する一方の入力端子に供給する。」 h.「【0041】ところで、シンクロナスDRAMのコマンドは、図5に示されるように、起動制御信号となるチップ選択信号CSB、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASBならびにライトイネーブル信号WEBの組み合わせによって選択的に指定される。また、モードプリセットイネーブル信号MPEBがロウレベルとされるとき、シンクロナスDRAMはコマンドメモリライトモードとなり、モードプリセット回路MPのコマンドメモリCMには、チップ選択信号CSB、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASBならびにライトイネーブル信号WEBをコマンドメモリデータとする書き込み動作が行われる。これらのコマンドメモリデータは、前述のように、シンクロナスDRAMの電源投入時、クロック信号CLKに同期して順次読み出され、動作モードのプリセットに供される。 【0042】一方、MRSコマンドが実行されシンクロナスDRAMがモードレジスタセットサイクルとされるとき、アドレス信号A0?A11つまり内部アドレス信号MA0?MA11すなわちSA0?SA11は、モードレジスタデータとしてモードレジスタMRに書き込まれ、シンクロナスDRAMの動作モードを決定する。すなわち、モードレジスタデータとなるアドレス信号A0?A11の下位3ビットA0?A2は、図6に示されるように、シンクロナスDRAMのバースト長を決定し、次位ビットA3はそのバーストタイプを決定する。また、次の3ビットA4?A6は、シンクロナスDRAMのCASレイテンシーを決定し、最上位の4ビットA8?A11は、例えばシンクロナスDRAMの書き込みモードを決定するためのオペコードとなる。シンクロナスDRAMは、これらのビットの組み合わせにより指定される約60種類の動作モードを有し、そのタイミング発生回路TGは、これらの動作モードに応じて各部の制御動作を行う。」 2.ここにおいて、0011段落の「バンクBNK0及びBNK1を構成するメモリアレイMARYは、特に制限されないが、図の垂直方向に平行して配置される実質2,048本のワード線と、水平方向に平行して配置される実質4,096組の相補ビット線とをそれぞれ含む。これらのワード線及び相補ビット線の交点には、情報蓄積キャパシタ及びアドレス選択MOSFETからなる実質2,048×4,096個つまり8,388,608個のダイナミック型メモリセルがそれぞれ格子状に配置される。これにより、バンクBNK0及びBNK1のそれぞれは、いわゆる8メガビットの記憶容量を有するものとされ、シンクロナスDRAM全体は、その2倍つまりいわゆる16メガビットの記憶容量を有するものとされる。」という記載から、図1に記載された「シンクロナスDRAM」は、「ダイナミック型メモリセル」を有する「バンクBNK0及びBNK1」を備えていることが明らかである。 また、0028段落の「図2において、この実施例のモードプリセット回路MPは、PROM(Pｒｏgｒammable Read Onlｙ Memｏｒｙ)又はEEPROM(Elecｔｒicallｙ Eｒaｓable Pｒｏgｒammable Read Onlｙ Memｏｒｙ)等の不揮発性メモリからなるコマンドメモリCMと」という記載及び0029段落の「ここで、コマンドメモリCMは、所定の不揮発性メモリセルが格子状に配置されてなるメモリアレイCARYと、アドレスデコーダAD、書き込み回路WCならびに読み出し回路RCを含む。」という記載から、図1に記載された「シンクロナスDRAM」が、「不揮発性メモリセル」を有する「コマンドメモリCM」を備えていることも明らかである。 3.図1の記載から、0025段落の「この実施例において、シンクロナスDRAMは、さらに、動作モードの設定に供されるモードプリセット回路MPと、内部回路のタイミング制御に供されるタイミング発生回路TGとを備える。このうち、モードプリセット回路MPには、図示されない前段のアクセス装置からアドレス入力端子A0?A11を介してXアドレス信号AX0?AX11ならびにYアドレス信号AY0?AY8が時分割的に供給されるとともに、起動制御信号となるチップ選択信号CSB、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB、ライトイネーブル信号WEB、モードプリセットイネーブル信号MPEBならびにクロックイネーブル信号CKE及びクロック信号CLKが供給される。また、タイミング発生回路TGには、モードプリセット回路MPから各起動制御信号に対応する内部チップ選択信号SCSB、内部ロウアドレスストローブ信号SRASB、内部カラムアドレスストローブ信号SCASBならびに内部ライトイネーブル信号SWEBが供給されるとともに、クロックイネーブル信号CKE及びクロック信号CLKに対応する内部クロックイネーブル信号SCKE及び内部クロック信号SCLKが供給される。」という記載における「チップ選択信号CSB」、「ロウアドレスストローブ信号RASB」、「カラムアドレスストローブ信号CASB」、「ライトイネーブル信号WEB」、及び「モードプリセットイネーブル信号MPEB」は、各々外部から入力されるものであり、各々専用の端子(以下、これらの端子を、各々「CSB端子」、「RASB端子」、「CASB端子」、「WEB端子」及び「MPEB端子」という。)により受信される構成となっていることが明らかである。 また、図1における「バンクBNK0及びBNK1」内の「ダイナミック型メモリセル」が、「アドレス入力端子A0?A11」により時分割的に受信されるアドレス信号によって選択されていることも明らかである。 4.0041段落の「ところで、シンクロナスDRAMのコマンドは、図5に示されるように、起動制御信号となるチップ選択信号CSB、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASBならびにライトイネーブル信号WEBの組み合わせによって選択的に指定される。」という記載、及び0042段落の「一方、MRSコマンドが実行されシンクロナスDRAMがモードレジスタセットサイクルとされるとき、アドレス信号A0?A11つまり内部アドレス信号MA0?MA11すなわちSA0?SA11は、モードレジスタデータとしてモードレジスタMRに書き込まれ、シンクロナスDRAMの動作モードを決定する。すなわち、モードレジスタデータとなるアドレス信号A0?A11の下位3ビットA0?A2は、図6に示されるように、シンクロナスDRAMのバースト長を決定し、次位ビットA3はそのバーストタイプを決定する。また、次の3ビットA4?A6は、シンクロナスDRAMのCASレイテンシーを決定し、最上位の4ビットA8?A11は、例えばシンクロナスDRAMの書き込みモードを決定するためのオペコードとなる。」という記載、並びに図5の記載から、図1に記載された「シンクロナスDRAM」は、「チップ選択信号CSB」、「ロウアドレスストローブ信号RASB」、「カラムアドレスストローブ信号CASB」及び「ライトイネーブル信号WEB」がロウレベルであり、「モードプリセットイネーブル信号MPEB」がハイレベルのときに、「アドレス信号A0?A11」により動作モードが決定される構成となっていることが明らかである。 5.0032段落の「一方、モードプリセットコントローラMPSCは、モードプリセットイネーブル信号MPEBがロウレベルとされシンクロナスDRAMがコマンドメモリライトモードとされるとき、・・・クロック信号CLKに従ってリセット用内部制御信号RS及びカウントアップ用内部制御信号CUを選択的に形成し、アドレスカウンタACTRに供給する。また、コマンドメモリライトモード時には、コマンドメモリCMの書き込み回路WCに対する内部制御信号MWをハイレベルとし、」という記載、及び0033段落の「また、コマンドメモリCMの書き込み回路WCは、内部制御信号MWのハイレベルを受けて選択的に動作状態とされ、書き込みデータつまりアドレス信号A0?A11,チップ選択信号CSB,ロウアドレスストローブ信号RASB,カラムアドレスストローブ信号CASBならびにライトイネーブル信号WEBをメモリアレイCARYの選択されたアドレスに書き込む。」という記載、並びに図5の記載から、図1に記載された「シンクロナスDRAM」は、「モードプリセットイネーブル信号MPEB」がロウレベルのときに、「アドレス信号A0?A11」、「チップ選択信号CSB」、「ロウアドレスストローブ信号RASB」、「カラムアドレスストローブ信号CASB」及び「ライトイネーブル信号WEB」により指定されるデータを「コマンドメモリCM」に書き込む構成となっていることが明らかである。 6.以上を総合するとともに、引用例においては、「アドレス信号」及び「アドレス入力端子」の両方について「A0?A11」という符号が用いられていて紛らわしいので、「A0?A11」を「アドレス信号」にのみ用い(すなわち「アドレス信号A0?A11」という語のみを用い)、「アドレス入力端子A0?A11」が入力される端子を、単に「アドレス入力端子」と記述することにすると、引用例には、次の発明(以下「引用発明」という。)が記載されているものと認められる。 「ダイナミック型メモリセルを有するバンクBNK0及びBNK1と、 不揮発性メモリを有するコマンドメモリCMと、 外部からのチップ選択信号CSB、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB、ライトイネーブル信号WEB及びモードプリセットイネーブル信号MPEBを受信するCSB端子、RASB端子、CASB端子、WEB端子及びMPEB端子と、 前記バンクBNK0及びBNK1内の前記ダイナミック型メモリセルを選択するためのアドレス信号A0?A11を受信するアドレス入力端子と、を備え、 前記チップ選択信号CSB、前記ロウアドレスストローブ信号RASB、前記カラムアドレスストローブ信号CASB及び前記ライトイネーブル信号WEBがロウレベルであり、前記モードプリセットイネーブル信号MPEBがハイレベルのときに、前記アドレス信号A0?A11により動作モードが決定され、 前記モードプリセットイネーブル信号MPEBがロウレベルのときに、前記アドレス信号A0?A11、前記チップ選択信号CSB、前記ロウアドレスストローブ信号RASB、前記カラムアドレスストローブ信号CASB及び前記ライトイネーブル信号WEBにより指定されるデータが前記コマンドメモリCMに書き込まれるように構成されているシンクロナスDRAM。」 第4.本願発明と引用発明との対比 1.引用発明の「ダイナミック型メモリセル」は本願発明の「揮発性のメモリセル」に相当する。 したがって、引用発明の「ダイナミック型メモリセルを有するバンクBNK0及びBNK1」及び「不揮発性メモリを有するコマンドメモリCM」は、各々本願発明の「揮発性のメモリセルを有する第1の記憶部」及び「不揮発性のメモリセルを有する第2の記憶部」に相当する。 2.引用発明の「外部からのチップ選択信号CSB、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB、ライトイネーブル信号WEB及びモードプリセットイネーブル信号MPEB」は、本願発明の「外部からの複数の制御信号」に相当する。 したがって、引用発明の「外部からのチップ選択信号CSB、ロウアドレスストローブ信号RASB、カラムアドレスストローブ信号CASB、ライトイネーブル信号WEB及びモードプリセットイネーブル信号MPEBを受信するCSB端子、RASB端子、CASB端子、WEB端子及びMPEB端子」は、本願発明の「外部からの複数の制御信号を受けるための複数の制御端子」に相当する。 3.引用発明の「前記バンクBNK0及びBNK1内の前記ダイナミック型メモリセルを選択するためのアドレス信号A0?A11」は、本願発明の「前記第1の記憶部内のメモリセルを選択するための複数のアドレス信号」に相当する。 したがって、引用発明の「前記バンクBNK0及びBNK1内の前記ダイナミック型メモリセルを選択するためのアドレス信号A0?A11を受信するアドレス入力端子」は、本願発明の「前記第1の記憶部内のメモリセルを選択するための複数のアドレス信号を受けるための複数のアドレス端子」に相当する。 4.引用発明の「前記チップ選択信号CSB、前記ロウアドレスストローブ信号RASB、前記カラムアドレスストローブ信号CASB及び前記ライトイネーブル信号WEBがロウレベルであり、前記モードプリセットイネーブル信号MPEBがハイレベルのときに、前記アドレス信号A0?A11により動作モードが決定され」という記載における「動作モードが決定され」るとは、「前記バンクBNK0及びBNK1」の動作モードが決定されることを意味することは当業者にとって明らかである。 したがって、引用発明の「動作モードが決定され」ることは、本願発明の「前記第1の記憶部の動作内容が指示され」ることに相当する。 そして、引用発明は、「前記チップ選択信号CSB、前記ロウアドレスストローブ信号RASB、前記カラムアドレスストローブ信号CASB及び前記ライトイネーブル信号WEB」及び「前記アドレス信号A0?A11」によって「動作モードが決定され」るものであるから、引用発明が「CSB端子、RASB端子、CASB端子、WEB端子及びMPEB端子」及び「アドレス入力端子」に入力される信号に応じて、「動作モードが決定され」る構成となっていることは明らかである。 したがって、引用発明の「前記チップ選択信号CSB、前記ロウアドレスストローブ信号RASB、前記カラムアドレスストローブ信号CASB及び前記ライトイネーブル信号WEBがロウレベルであり、前記モードプリセットイネーブル信号MPEBがハイレベルのときに、前記アドレス信号A0?A11により動作モードが決定され」る構成は、本願発明の「前記複数の制御端子のうち所定数の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第1の組合せに応じて前記第1の記憶部の動作内容が指示され」る構成に相当する。 5.引用発明は、「チップ選択信号CSB」、「ロウアドレスストローブ信号RASB」、「カラムアドレスストローブ信号CASB」、「ライトイネーブル信号WEB」及び「モードプリセットイネーブル信号MPEB」うちの「モードプリセットイネーブル信号MPEB」のみにより「データが前記コマンドメモリCMに書き込まれる」構成、換言すれば、「CSB端子」、「RASB端子」、「CASB端子」、「WEB端子」及び「MPEB端子」に入力される信号のうちの「MPEB端子」に入力される信号のみにより、「データが前記コマンドメモリCMに書き込まれる」構成となっているから、引用発明の「前記モードプリセットイネーブル信号MPEBがロウレベルのときに、前記アドレス信号A0?A11、前記チップ選択信号CSB、前記ロウアドレスストローブ信号RASB、前記カラムアドレスストローブ信号CASB及び前記ライトイネーブル信号WEBにより指定されるデータが前記コマンドメモリCMに書き込まれる」という構成と、本願発明の「前記所定数の制御端子に入力される信号と同一の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第2の組合せに応じて前記第2の記憶部の動作内容が指示される」という構成とは、「前記所定数の制御端子の少なくとも一部に入力される信号に応じて前記第2の記憶部の動作内容が指示される」構成である点で一致する。 また、引用発明の「シンクロナスDRAM」が本願発明の「半導体集積回路」に相当することは当業者にとって自明である。 6.以上を総合すると、本願発明と引用発明とは、 「揮発性のメモリセルを有する第1の記憶部と、 不揮発性のメモリセルを有する第2の記憶部と、 外部からの複数の制御信号を受けるための複数の制御端子と、 前記第1の記憶部内のメモリセルを選択するための複数のアドレス信号を受けるための複数のアドレス端子と、を備え、 前記複数の制御端子のうち所定数の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第1の組合せに応じて前記第1の記憶部の動作内容が指示され、前記所定数の制御端子の少なくとも一部に入力される信号に応じて前記第2の記憶部の動作内容が指示されるように構成されている、ことを特徴とする半導体集積回路。」 である点で一致し、次の点で相違する。 (相違点) 「前記第2の記憶部の動作内容が指示」が、本願発明では、「前記所定数の制御端子に入力される信号と同一の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第2の組合せに応じて」行われる構成となっているのに対して、引用発明では、「CSB端子」、「RASB端子」、「CASB端子」、「WEB端子」及び「MPEB端子」並びに「アドレス入力端子」のうちの「MPEB端子」に入力される信号のみにより行われる構成となっている点。 第5.相違点についての当審の判断 1.本願発明と引用発明との相違点は、本願発明では、「前記第1の記憶部の動作内容」の指示(すなわち通常のDRAMのコマンド)に用いられる既存の制御端子及びアドレス入力端子を用いて、「第2の記憶部の動作内容」の指示、すなわち「第2の記憶部」に対するコマンドを実行する構成となっているのに対して、引用発明では、「バンクBNK0及びBNK1」の動作モードの決定(すなわち通常のDRAMのコマンド)に用いられる既存の制御端子(「CSB端子」、「RASB端子」、「CASB端子」及び「WEB端子」)並びに「アドレス入力端子」とは別に設けられた専用の制御端子(「MPEB端子」)を用いて、「コマンドメモリCM」に対するコマンドを実行する構成となっていることに起因するものと認められる。 2.しかしながら、一般に、半導体集積回路装置において、既存のコマンドに加えて新たなコマンドを実現するに際して、既存の端子とは別に専用の端子を設けるか、既存の端子を用いるかは、半導体集積回路装置の端子の数(ピン数)や回路設計の容易さ等を勘案して当業者が適宜選択し得る設計的事項であるところ、DRAMにおいても当然例外ではなく、既存のコマンドに加えて新たなコマンドを実現するに際して、既存の制御端子及びアドレス端子を用いることは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例1及び2にも記載されているように、当業者において普通に行われてきていることである。 a.周知例1:特開平11-339469号公報 上記周知例1には、次の記載がある。 「【0009】すなわち、本発明による半導体記憶装置は、ロウアドレスバッファおよびカラムアドレスバッファと、複数のメモリアレイバンク内の任意のメモリセルを選択する複数のロウデコーダおよび複数のカラムデコーダと、複数のメモリアレイバンクのうち、非動作バンクでリフレッシュ動作を行うためにアドレス信号をカウントする、任意に分割されたメモリアレイバンク毎の複数のリフレッシュカウンタを有するものである。 【0010】この構成において、動作バンクで読み出し動作または書き込み動作をしながら、非動作バンクをリフレッシュ動作(またはプリチャージ動作、モードレジスタセット動作)する動作モードを有し、この動作モードは、モードレジスタセットコマンドとアドレスとの組み合わせによるモードレジスタセットのテストモードで選択したり、もしくはテストモードではなく、通常のモードレジスタセットコマンドにより選択するようにしたものである。」 「【0020】このSDRAMの動作は、全て内部クロック信号に同期して行われ、またそれぞれの動作はコマンドにより制御される。このコマンドは、チップセレクト信号/CS、カラムアドレスストローブ信号/CAS、ロウアドレスストローブ信号/RAS、ライトイネーブル信号/WEの制御信号の組み合わせにより定義される。」 「【0038】さらに、動作モードの設定は、テストモードではなく、通常のMRSコマンドにおいて特定のアドレスコードと組み合わせることによっても、同様にバンクヒドンリフレッシュを選択することが可能である。このコマンドも、既存する通常のコマンド仕様に追加することで対応することができる。」 したがって、上記周知例1には、DRAMにおいて、既存のコマンドに加えて「バンクヒドンリフレッシュ」という新たなコマンドを実現するに際して、通常のMRSコマンドにおいて特定のアドレスコードと組み合わせることによって実現すること、すなわち、既存の制御端子及びアドレス端子を用いることによって実現することが記載されているものと認められる。 b.周知例2:特開平6-224386号公報 上記周知例2には、次の記載がある。 「【0004】この発明の目的は、簡単な構成でしかも一瞬にDRAMモードからFRAMモードへの切り替えを実現した新規な半導体記憶装置を提供することにある。この発明の他の目的は、使い勝手のよいメモリ装置を備えた情報処理システムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。」 「【0038】例えば、半導体記憶装置において、モード切り替え制御端子を設け、そこにモード切り替え信号を供給して、内部回路においてプレート電圧VPL1とVPL2を電源電圧と回路の接地電位に相補的に切り替えるようなCMOSインバータ回路を設けることにより簡単に実現できる。 【0039】特定の制御端子を設けないで、DRAMに存在する既存の制御端子の組み合わせにより上記FRAMモードへの切り替え制御信号を形成してもよい。例えば、ロウアドレスストローブ信号RASをロウレベルにする前に、ライトイネーブル信号WE及びカラムアドレスストローブ信号をロウレベルにして、これをFRAMモードと定義してもよい。出力イネーブル信号OEを持つものでは、これも組み合わせてFRAMモードにしてもよい。この他、上記のような動作モード制御信号とアドレス信号又はデータ信号とを組み合わせてFRAMモードの信号を形成してもよい。」 したがって、上記周知例2には、DRAMにおいて、既存のコマンドに加えてFRAMモードへの切替えという新たなコマンドを実現するに際して、既存の制御端子の組合せによる動作モード制御信号及びアドレス信号を組み合わせて実現すること、すなわち、既存の制御端子及びアドレス端子を用いて実現することが記載されているものと認められる。 3.したがって、引用発明に接した当業者であれば、「コマンドメモリCM」に対するコマンドを実現するに際して、専用の制御端子(「MPEB端子」)を用いて実現することに換え、「バンクBNK0及びBNK1」の制御に用いられる既存の制御端子である「CSB端子」、「RASB端子」、「CASB端子」及び「WEB端子」並びに「アドレス入力端子」を用いて実現するようにすること、すなわち、本願発明のように、「前記所定数の制御端子に入力される信号と同一の制御端子に入力される信号と前記アドレス端子に入力される信号の少なくとも一部との第2の組合せに応じて」行われる構成とすることは当業者が適宜なし得たことである。 4.以上のとおりであるから、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。 したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。 第6.むすび 以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2011-12-02 |
| 結審通知日 | 2011-12-06 |
| 審決日 | 2011-12-20 |
| 出願番号 | 特願2000-199900(P2000-199900) |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 酒井 恭信 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
小川 将之 近藤 幸浩 |
| 発明の名称 | 半導体集積回路 |
| 代理人 | 宮崎 昭夫 |
| 代理人 | 石橋 政幸 |
| 代理人 | 緒方 雅昭 |