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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F
管理番号 1252231
審判番号 不服2008-29215  
総通号数 148 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-04-27 
種別 拒絶査定不服の審決 
審判請求日 2008-11-17 
確定日 2012-02-15 
事件の表示 特願2003-500752「機能制御手段を備える集積回路装置」拒絶査定不服審判事件〔平成14年12月 5日国際公開、WO02/97638、平成16年 7月 8日国内公表、特表2004-520664〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、2002年5月29日(優先権主張:2001年5月31日(米国))を国際出願日とする出願であって、平成20年8月12日付け拒絶査定に対して同年11月17日に審判請求がなされ、同年12月17日に手続補正がなされたが、当審において平成23年5月27日付けで拒絶理由通知がなされ、これに対して同年8月31日付けで手続補正がなされたものである。


2.本願発明
本願の請求項1に係る発明(以下、「本願発明」という。)は、平成23年8月31日付け手続補正書の請求項1に記載された事項により特定される、以下のとおりのものである。

「複数のデータ通信モードのうちの一つにおいて動作するように構成されると共に、一時的な使用のためにデータを記憶するレジスタを含んでおり、各データ通信モードが、モード選択データコードに応じて選択可能である、ユニバーサル非同期受信器/送信器を有する再構成可能な集積回路と、
前記再構成可能な集積回路に電気的に接続されると共に、前記再構成可能な集積回路に前記モード選択データコードをもたらすインタフェイス回路と、
モード選択データが前記インタフェイス回路から前記再構成可能な集積回路に渡されることを可能にし、前記レジスタへの一連のデータ書き込みが、前記モード選択データコードに対応する場合を検出すると共に、前記検出に応じて、前記複数のデータ通信モードのうちの一つにおいて動作するように前記集積回路を再構成する選択回路と
を有する集積回路の装置。」


3.引用例
A.当審の平成23年5月27日付け拒絶理由通知において引用された特開2001-28536号公報(平成13年1月30日公開。以下、「引用例1」という。)には、図面とともに次の記載がある(下線は、当審において付与した。以下同様。)。

イ.「【0124】[第1の実施の形態]
[この発明によるプログラマブル論理回路装置の第1の構造]第1の実施の形態のプログラマブル論理回路装置は、この発明によるプログラマブル論理回路装置の第1の構造を備える。図1は、この第1の構造を備える、この発明によるプログラマブル論理回路装置100の構成を示すもので、複数の回路情報を、例えば外部記憶装置(図示せず)から読み込む回路情報入力制御部101と、読み込んだ複数の回路情報を一時的に記憶する回路情報記憶部102と、複数の回路情報から必要な回路情報を選択して編集する回路情報編集部103と、回路情報入力制御部101を介して読み込まれる編集された回路情報に従って回路機能を実現するプログラマブル論理回路部104とから構成される。
【0125】この第1の構造のプログラマブル論理回路装置100では、回路情報入力制御部101は、回路情報記憶部102に、複数個の回路情報を書き込むための回路情報書き込み手段の機能も有する。また、回路情報入力制御部101は、回路情報編集手段で生成された一つの回路の回路情報を、プログラマブル論理回路部104のコンフィギュレーションメモリに書き込むようにする制御手段の役割もする。」(第13頁第24欄第16行-同欄第37行)

ロ.「【0160】図1で示した回路情報入力制御部101は、図4においては、コンフィギュレーションコントローラ101a、レングスカウントレジスタ101b、セレクタ101c、複数個のシフトレジスタ101dで構成される。
【0161】また、図1で示したプログラマブル論理回路部104の回路素子105とコンフィギュレーションメモリ106は、図4においては、例えば、図24(A)のようなFPGA型であれば、例えば縦一列の複数個の論理回路セル分を単位として、複数列分に分けられる。
【0162】すなわち、縦一列の複数個の論理回路セル分の回路情報を格納できる容量のコンフィギュレーションメモリ106sと、それに接続される回路素子105sとからなる組として、複数列分で構成される。この場合、1ノーマルフレームの回路情報は、縦一列の複数個の論理回路セル分の回路情報の大きさとされる。
【0163】そして、各シフトレジスタ101dの各段のレジスタは、各列のコンフィギュレーションメモリ106sの各メモリセルに結線される。したがって、各シフトレジスタ101dは、例えば、図24(A)のようなFPGA型であれば、縦一列の論理回路セル数への回路情報分の段数を備えるもので構成されている。そして、一つのシフトレジスタが縦一列の複数個の論理回路セルに対して割り当てられて、シフトレジスタ101dは、横方向の論理回路セル数分だけ設けられる。
【0164】なお、論理回路セル数が多い場合には、数列?数十列程度の複数列分について一つのシフトレジスタ101dが設けられて、その複数列に共通に一つのシフトレジスタ101dが使用されるように構成される場合もある。なお、回路情報のノーマルフレームの大きさは、シフトレジスタ101dの一つ分のデータ量となる。
【0165】また、図1で示した回路情報記憶部102は、コンフィギュレーションキャッシュメモリ102Mに対応し、回路情報編集部103の機能は、コンフィギュレーションコントローラ101aに組み込まれている。」(第16頁第29欄第38行-同頁第30欄第25行)

ハ.「【0173】以上説明した再構成手順を、前述の例と同様に、アプリケーションプログラムにより指示される処理が、回路情報1、回路情報2、回路情報3の3個の回路情報により行われる場合として、図5、図7、図8のフローチャートと、図6のタイミングチャートを参照して説明する。なお、図6のタイミングチャートでは、回路情報1、回路情報2、回路情報3の順にプログラマブル論理回路装置が再構成されて、処理が終了するとした。
【0174】まず、最初に、回路情報入力制御部101は、外部記憶装置(図1では図示せず)などに格納された回路情報を、一つずつ読み込んで回路情報記憶部102に格納する(ステップS201)。このとき、回路情報を読み込むたびに、回路情報記憶部102(コンフィギュレーションキャッシュメモリ102M)の残り容量を確認し(ステップS202、203)、全ての回路情報を読み込む前に回路情報記憶部102が一杯になったときは、エラーを検知して動作を終了する(ステップS204)。
【0175】回路情報入力制御部101が、すべての回路情報を回路情報記憶部102に格納すると、回路情報編集部103(コンフィギュレーションコントローラ101aの一部)が選択信号を監視する(ステップS205)。回路情報編集部103は、例えば使用者の選択操作などにより選択信号が切り替えられたことを検知すると、3個の回路情報のうちのどれが選択されたかを判別し(ステップS206)、切り替えられた選択信号に応じた回路情報を回路情報記憶部102から読み出す(ステップS207またはステップS208またはステップS209)。
【0176】次に、読み出した回路情報から、フレームの繰り返し(リピートフレーム)や他の回路情報のフレームの参照(リファレンスフレーム)の有無を調べ、リピートフレームやリファレンスフレームを、読み出した回路情報が含むと判別したときには、それらのリピートフレームやリファレンスフレームを、後述の図7、図8のフローチャートに示すようにして解消することにより、回路情報の圧縮状態を解き、その圧縮状態を解いた後の回路情報をコンフィギュレーションメモリ106に転送する(ステップS210)。
【0177】回路情報編集部103は、例えば、図2(D)に示すように、回路情報1のように、フレーム(1-B)が4回繰り返す場合は、フレーム(1-B)の後に同じフレームデータを3回付加する。また、回路情報2のように、回路情報1のフレーム(1-A)が、その第2フレームに参照されている場合は、回路情報編集部103が回路情報記憶部102から回路情報1のフレーム(1-A)のデータを取り出して、回路情報2の第2フレームに挿入する。さらに、回路情報3のように、回路情報2のフレーム(2-A)とフレーム(2-B)が、その第1、第2、第3フレームと第4フレームに参照されている場合は、回路情報編集部103が回路情報記憶部102から、回路情報2のフレーム(2-A)とフレーム(2-B)のデータを取り出して、回路情報3の第1、第2フレーム、第3フレームと、第4フレームとに挿入する。
【0178】以上のようにして、圧縮状態を解かれて、ノーマルフレームからなる回路情報とされたフレームデータが、全てコンフィギュレーションメモリ106に転送されて、格納されると、プログラマブル論理回路部104への指定された回路の再構成が完了する。なお、読み出した回路情報が、リピートフレームやリファレンスフレームを含まない場合には、そのまま回路情報は順次に、コンフィギュレーションメモリ106に転送され、指定された回路の再構成が完了する。
【0179】その後、プログラマブル論理回路装置100による処理が継続する限り、回路情報編集部103による選択信号の監視が続けられる(ステップS211およびステップS205以降の処理)。プログラマブル論理回路装置100による処理が終了すると(ステップS211)、選択信号の如何にかかわらず再構成の手順は終了する。
【0180】プログラマブル論理回路装置100による処理が終了した場合、プログラマブル論理回路装置100への電源供給が遮断されたりしない限り、一般的には、最後に選択された回路情報で再構成された状態が保持される。
【0181】以上の処理を、図6のタイミングチャートについて、さらに説明する。すなわち、処理が実行状態になると、まず、3個の回路情報1、2、3の回路情報記憶部102への読み込みが行われる。読み込みが終了して、回路情報の選択指示が行われると、その選択指示された回路情報が、回路情報記憶部102から回路情報編集部103に転送され、必要な編集が行われる。そして、その編集後の回路情報が、コンフィギュレーションメモリ106に格納されて、その回路情報によりプログラマブル論理回路部104が再構成される。」(第17頁第31欄第25行-第18頁第33欄第11行)

ニ.【図1】及び【図4】には、選択信号(コンテキスト選択)が、外部からプログラマブル論理回路装置100に入力されることが開示されている。

ホ.【図5】には、選択信号が示す値が1であるか、2であるか、又は3であるかに応じて、それぞれ回路情報1を回路情報編集部に転送するか、回路情報2を回路情報編集部に転送するか、又は回路情報3を回路情報編集部に転送するかを選択することが開示されている。

したがって、引用例1には、次の発明(以下、「引用発明」という。)が記載されているものと認められる。

「プログラマブル論理回路装置100であって、
回路情報編集部103、プログラマブル論理回路部104等から構成され、
回路情報編集部103の機能は、コンフィギュレーションコントローラ101aに組み込まれており、
回路情報編集部103が外部から入力される選択信号を監視し、回路情報編集部103は、選択信号が切り替えられたことを検知すると、選択信号が示す値が1であるか、2であるか、又は3であるかに応じて、3個の回路情報(回路情報1、回路情報2又は回路情報3)のうちのどれが選択されたかを判別し、切り替えられた選択信号に応じた回路情報を読み出し、
回路情報の選択指示が行われると、その選択指示された回路情報によりプログラマブル論理回路部104が再構成される
プログラマブル論理回路装置100。」


B.当審の平成23年5月27日付け拒絶理由通知において引用された国際公開第00/34877号(2000年6月15日国際公開。以下、「周知例1」という。)には、図面とともに次の記載がある。

ヘ.「SIM interface UART circuit 212 is preferably generated using VHSIC Hardware Description Language (VHDL) code and programmed into a Complex Programmable Logic Device (CPLD) or Field Programmable Gate Array (FPGA).」(第11頁第16行-同頁第19行)
(当審訳:SIMインターフェースUART回路212は、好ましくは、VHSICハードウェア記述言語(VHDL)コードを用いて生成され、コンプレックスプログラマブルロジックデバイス(CPLD)又はフィールドプログラマブルゲートアレイ(FPGA)にプログラムされる。)


C.国際公開第01/06421号(2001年1月25日国際公開。以下、「周知例2」という。)には、図面とともに次の記載がある。

ト.「After the transfer is complete, the IrD link logic would not be needed and the FPSLIC device might reconfigured to transfer data received serially to a back up PC or printer by loading the FPGA with a high performance UART.」(第17頁第20行-同頁第24行)
(当審訳:転送が完了した後、IrDリンクロジックが必要とされなくなり、FPGAに高性能UARTをロードすることによって、FPLICデバイスを、逐次受信されたデータをバックアップPC又はプリンタに転送するために再構成することができる。)


4.対比
本願発明と引用発明とを対比する。
引用発明のプログラマブル論理回路装置100は、本願発明の「集積回路の装置」に相当する。
引用発明では、外部から入力される選択信号の示す値が1であるか、2であるか、又は3であるかに応じて、回路情報1、回路情報2又は回路情報3のうちのどれが選択されたかを判別し、切り替えられた選択信号に応じた回路情報を読み出し、選択指示された回路情報によりプログラマブル論理回路部104が再構成されている。いずれの回路情報により再構成されるかに応じて、実行される動作処理(モード)が異なることは明らかである。よって、引用発明の選択信号の示す値は、本願発明の「モード選択データコード」に相当し、引用発明のプログラマブル論理回路部104は、本願発明の「再構成可能な回路」と、「複数のモードのうちの一つにおいて動作するように構成されると共に、各モードがモード選択データコードに応じて選択可能である再構成可能な回路」である点で一致している。
引用発明の選択信号は、回路への外部からの入力である点で、本願発明の「レジスタへの一連のデータ書き込み」と共通しており、引用発明の回路情報編集部103の機能が組み込まれたコンフィギュレーションコントローラ101aは、本願発明の「選択回路」と、「外部からの入力が、前記モード選択データコードに対応する場合を検出すると共に、前記検出に応じて、前記複数のモードのうちの一つにおいて動作するように前記集積回路を再構成する選択回路」である点で一致している。

したがって、本願発明と引用発明との一致点・相違点は次のとおりである。

<一致点>
「複数のモードのうちの一つにおいて動作するように構成されると共に、各モードがモード選択データコードに応じて選択可能である再構成可能な集積回路と、
外部からの入力が、前記モード選択データコードに対応する場合を検出すると共に、前記検出に応じて、前記複数のモードのうちの一つにおいて動作するように前記集積回路を再構成する選択回路と
を有する集積回路の装置。」である点。

<相違点1>
本願発明は、再構成可能な集積回路に電気的に接続されると共に、前記再構成可能な集積回路にモード選択データコードをもたらすインタフェイス回路を有しており、選択回路は、モード選択データが前記インタフェイス回路から前記再構成可能な集積回路に渡されることを可能にしているのに対して、引用発明は、選択信号が入力される箇所にインタフェイス回路を有している旨の明示的記載がなく、選択回路は、モード選択データがインタフェイス回路から再構成可能な集積回路に渡されることを可能としているものではない点。

<相違点2>
本願発明は、再構成可能な集積回路が、一時的な使用のためにデータを記憶するレジスタを含んでおり、選択回路は、前記レジスタへの一連のデータ書き込みが、モード選択データコードに対応する場合を検出しているのに対して、引用発明の装置は、再構成可能な集積回路が、一時的な使用のためにデータを記憶するレジスタを含んでいる旨の明示的記載がなく、選択回路は、レジスタへの一連のデータ書き込みが、モード選択データコードに対応する場合を検出していない点。

<相違点3>
本願発明は、再構成可能な集積回路がユニバーサル非同期受信器/送信器を有しており、再構成可能な集積回路が動作するモードがデータ通信モードであるのに対して、引用発明は、再構成可能な集積回路がユニバーサル非同期受信器/送信器を有しておらず、再構成可能な集積回路が動作するモードがデータ通信モードではない点。


5.当審の判断
以下、相違点について検討する。
・<相違点1>について
電子回路において、外部からの信号を内部に入力するに際して、当該電子回路の信号入力箇所に、内部の回路と電気的に接続されるインタフェイス回路を設けることは、周知技術である。また、インタフェイス回路に入力された信号を、内部のコントローラにより他の部分に渡されることを可能とするように構成することは、回路を設計する当業者が適宜なし得ることである。
したがって、引用発明の装置において、選択信号が入力される箇所に、再構成可能な集積回路に電気的に接続されると共に、前記再構成可能な集積回路にモード選択データコードをもたらすインタフェイス回路を設け、選択回路により、モード選択データが前記インタフェイス回路から前記再構成可能な集積回路に渡されることを可能にするように構成することは、当業者が容易になし得ることである。

・<相違点2>について
電子回路において、外部からの信号を受け入れるために、一時的な使用のためにデータを記憶するレジスタを設けることは、周知技術である。また、レジスタを設ける位置を電子回路内のいずれの箇所とするかは、回路を設計する当業者が適宜選択し得ることである。
したがって、引用発明において、外部からの選択信号を受け入れるために、一時的な使用のためにデータを記憶するレジスタを再構成可能な集積回路に設け、選択回路が選択信号の示す値を検出するために、前記レジスタへの一連のデータ書き込みを検出するように構成することは、当業者が容易になし得ることである。

・<相違点3>について
ユニバーサル非同期受信器/送信器(UART)をFPGAで構成することは、たとえば周知例1や周知例2にみられるように周知な技術であり、引用発明のプログラマブル論理回路部104でUARTを構成することに格別の困難性はない。また、プログラマブル論理回路部104によって、データ通信器であるUARTを構成した場合、プログラマブル論理回路部104に再構成される複数の回路情報が意味するモードとして、データ通信モードを採用することは、当業者が適宜なし得ることである。
よって、引用発明において、再構成可能な集積回路がユニバーサル非同期受信器/送信器を有しており、再構成可能な集積回路が動作するモードがデータ通信モードであるように構成することは、当業者が容易になし得ることである。

また、本願発明の奏する効果も、引用発明及び周知技術から当業者が予測し得る範囲内のものである。


6.むすび
したがって、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願はその余の請求項について論及するまでもなく拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-09-13 
結審通知日 2011-09-20 
審決日 2011-10-05 
出願番号 特願2003-500752(P2003-500752)
審決分類 P 1 8・ 121- WZ (G06F)
最終処分 不成立  
前審関与審査官 梅景 篤  
特許庁審判長 水野 恵雄
特許庁審判官 安島 智也
近藤 聡
発明の名称 機能制御手段を備える集積回路装置  
代理人 澤田 達也  
代理人 杉村 憲司  
代理人 高梨 玲子  

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