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審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
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管理番号 | 1252645 |
審判番号 | 不服2011-4086 |
総通号数 | 148 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2012-04-27 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2011-02-24 |
確定日 | 2012-02-23 |
事件の表示 | 特願2008-130883「半導体装置」拒絶査定不服審判事件〔平成20年10月30日出願公開、特開2008-263211〕について、次のとおり審決する。 |
結論 | 本件審判の請求は、成り立たない。 |
理由 |
第1 手続の経緯 本願は、平成7年11月29日(特許法第41条に基づく優先権主張平成7年1月31日)に出願した特願平7-310737号の一部を平成14年11月22日に新たな特許出願とした特願2002-339205号の一部を、平成20年5月19日に新たな特許出願としたものであって、平成22年8月9日付けで拒絶理由が通知され、同年10月18日に意見書及び手続補正書が提出されたところ、同年11月24日付けで拒絶査定がなされた。 これに対し、平成23年2月24日に拒絶査定不服審判がされるとともに、同日付けで手続補正書が提出され、その後、同年6月15日付けで審尋がなされ、同年8月16日に回答書が提出された。 第2 平成23年2月24日に提出された手続補正書による補正についての却下の決定 [補正の却下の決定の結論] 平成23年2月24日に提出された手続補正書による補正(以下「本件補正」という。)を却下する。 [理由] 1 本件補正の内容 本件補正は、補正前の特許請求の範囲の請求項1?14を、補正後の特許請求の範囲の請求項1?10と補正するものであり、そのうちの補正前後の請求項1の記載は次のとおりである。 (補正前) 「【請求項1】 半導体基板と、 前記半導体基板上に形成され、平坦化された第1の表面を有する下方部分と、前記下方部分上に形成され、平坦化された第2の表面を有する上方部分とを含む積層絶縁体と、 前記積層絶縁体の前記上方部分内に形成された第1の導電体と、 前記積層絶縁体の前記下方部分及び前記上方部分と異なるエッチング特性を有し、前記積層絶縁体の前記下方部分と前記第1の導電体との間に形成された絶縁体と、 前記第2の表面から、前記積層絶縁体の前記上方部分及び前記第1の導電体の周縁部よりも内側の領域を貫いて、前記絶縁体を露出するように形成された第1のコンタクトホールと、 前記第1のコンタクトホール内に形成され、前記第1のコンタクトホール内に露出する前記第1の導電体の側面部分において前記第1の導電体に電気的に接続された第2の導電体と、 前記第2の表面から前記積層絶縁体を貫いて形成され、前記第1のコンタクトホールよりも深い第2のコンタクトホールと、 前記第2のコンタクトホール内に形成された第3の導電体と を有することを特徴とする半導体装置。」 (補正後) 「【請求項1】 半導体基板と、 前記半導体基板上に形成され、平坦化された第1の表面を有する下方部分と、前記下方部分上に形成され、平坦化された第2の表面を有する上方部分とを含む積層絶縁体と、 前記積層絶縁体の前記上方部分内に形成された第1の導電体と、 前記積層絶縁体の前記下方部分及び前記上方部分と異なるエッチング特性を有し、前記積層絶縁体の前記下方部分と前記第1の導電体との間に形成された絶縁体と、 前記第2の表面から、前記積層絶縁体の前記上方部分及び前記第1の導電体の周縁部よりも内側の領域を貫いて、前記絶縁体を露出するように形成された第1のコンタクトホールと、 前記第1のコンタクトホール内に形成され、前記第1のコンタクトホール内に露出する前記第1の導電体の側面部分において前記第1の導電体に電気的に接続された第2の導電体と、 前記第2の表面から前記積層絶縁体を貫いて形成され、前記第1のコンタクトホールよりも深い第2のコンタクトホールと、 前記第2のコンタクトホール内に形成された第3の導電体と、 前記半導体基板と前記積層絶縁体との間に形成され、前記第3の導電体に電気的に接続された第4の導電体と を有することを特徴とする半導体装置。」 2 本件補正についての検討 (1)補正の目的の適否及び新規事項の追加について 本件補正を整理すると次のとおりである。 [補正事項1] 補正前の請求項1に「前記半導体基板と前記積層絶縁体との間に形成され、前記第3の導電体に電気的に接続された第4の導電体」との記載を付加する。 [補正事項2] 補正前の請求項6の「第3の導電体と、」の後に、「前記第3の導電体と前記第1の絶縁体との間に形成され、前記第1の絶縁体とはエッチング特性が異なる第4の絶縁体と、」との記載を付加する(以下「補正事項2-1」という。)とともに、補正前の請求項6に記載された「前記第2の表面から、前記第1の絶縁体及び前記第2の絶縁体を貫いて、前記第3の導電体の上面を露出するように形成され、前記第1のコンタクトホールよりも深い第2のコンタクトホール」を、「前記第2の表面から、前記第1の絶縁体、前記第2の絶縁体及び前記第4の絶縁体を貫いて、前記第3の導電体の上面を露出するように形成され、前記第1のコンタクトホールよりも深い第2のコンタクトホール」とする(以下「補正事項2-2」という。)。 [補正事項3] 補正前の請求項9の「第3の絶縁体と、」の後に、「前記第1の配線と前記第1の絶縁体との間に形成され、前記第1の絶縁体とはエッチング特性が異なる第4の絶縁体と、」との記載を付加する(以下「補正事項3-1」という。)とともに、補正前の請求項9に記載された「前記第2の絶縁体及び前記第1の絶縁体を貫き、前記第2の表面から前記第1の配線の上面に達する第1のコンタクトホール」を、「前記第2の絶縁体、前記第1の絶縁体及び前記第4の絶縁体を貫き、前記第2の表面から前記第1の配線の上面に達する第1のコンタクトホール」とする(以下「補正事項3-2」という。)。 [補正事項4] 補正前の請求項3、4、8及び11を削除する。 [補正事項5] 補正前の請求項5?7、9、10及び12?14を、それぞれ請求項3?5、6、7及び8?10として、項番号を繰り上げる。また、これにともない、各請求項が引用する請求項の項番号を補正する。 以下、補正事項1ないし5について検討する。 ア 補正事項1について 補正事項1は、補正前の請求項1における「半導体基板」、「積層絶縁体」及び「第3の導電体」について、「前記半導体基板と前記積層絶縁体との間に形成され、前記第3の導電体に電気的に接続された第4の導電体」という構成を追加して、補正前の請求項1に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当し、特許法第17条の2第4項に規定する要件を満たしている。 また、補正事項1により追加された構成は、本願の願書に最初に添付された明細書(以下「当初明細書」という。また、本願の願書に最初に添付された明細書又は図面をまとめて「当初明細書等」という。)の段落【0367】及び図29に記載されており、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。 したがって、補正事項1は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たしている。 イ 補正事項2について 補正事項2-1は、補正前の請求項6における「第3の導電体」及び「第1の絶縁体」について構成を追加し、補正事項2-2は、補正前の請求項6における「第2のコンタクトホール」について構成を追加するものであり、両者は補正前の請求項6に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものであるから、補正事項2は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当し、特許法第17条の2第4項に規定する要件を満たしている。 また、補正事項2-1及び2-2により追加された構成は、当初明細書等の段落【0374】及び図29?31に記載されており、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。 したがって、補正事項2は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。 ウ 補正事項3について 補正事項3-1は、補正前の請求項9における「第1の配線」及び「第1の絶縁体」について構成を追加し、補正事項3-2は、補正前の請求項9における「第1のコンタクトホール」について構成を追加するものであり、両者は補正前の請求項9に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものであるから、補正事項3は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当し、特許法第17条の2第4項に規定する要件を満たしている。 また、補正事項3-1及び3-2により追加された構成は、当初明細書等の段落【0374】及び図29?31に記載されており、補正事項3は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。 したがって、補正事項3は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。 エ 補正事項4及び補正事項5について 補正事項4及び補正事項5は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。 また、補正事項4及び補正事項5が、特許法第17条の2第3項に規定する要件を満たすことは明らかである。 オ 補正の目的の適否及び新規事項の追加の有無についてのまとめ 以上のとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。 そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について検討する。 (2)独立特許要件について ア 本件補正後の発明 本件補正後の請求項1に係る発明(以下「補正発明」という。)は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載された事項により特定される上記「1 本件補正の内容」の「(補正後)」の箇所に記載したとおりのものである。 イ 刊行物に記載された発明 (ア)原査定の拒絶の理由に引用された、本願の優先日前に日本国内において頒布された刊行物である特開平5-267621号公報(以下「刊行物1」という。)には、「半導体装置のコンタクト構造及びその製造方法」(発明の名称)に関して、図1ないし4とともに以下の事項が記載されている(下線は当審で付加したもの。以下同じ。)。 a「【0001】 【産業上の利用分野】本発明は、例えば、2個の高抵抗負荷と、4個のトランジスタセルで構成されるSRAM(Static Random Access Memory) 等の半導体装置において、そのメモリセルの負荷抵抗を構成するポリシリコン等の薄膜配線と金属配線との間のコンタクト抵抗を高くして、高集積化、高密度化及び低消費電力化を図る場合に適用して好適な半導体装置のコンタクト構造及びその製造方法に関する。」 b「【0002】 【従来の技術】図3に、2個の高抵抗負荷と、4個のトランジスタセルで構成されるSRAMのメモリセルの等価回路を示す。このメモリセルは、フリップフロップ回路で構成され、一対のインバータトランジスタQ_(1 )、Q_(2 )が、各々、ノード30、31において、負荷抵抗R_(1 )、R_(2 )と接続され、この負荷抵抗R_(1 )、R_(2 )はノード32、33を介してそれぞれ電源電圧ラインV_(cc)に接続される。また、セル外とのデータのやりとりはノード30,31で接続されたゲートトランジスタQ_(3 )、Q_(4 )により行われる。図中、WLはワード線であり、BL、BL′は各々ビット線である。 【0003】SRAMには、図3の負荷抵抗R_(1 )、R_(2 )の部分に各々負荷トランジスタを用いた6トランジスタセルもあるが、近年、セル面積の縮小化に伴い、高抵抗ポリシリコンの薄膜配線を負荷抵抗として用いた図3のような高抵抗負荷4トランジスタセル構造が主流となっている。」 c「【0019】次に、図1(b)に示すように、シリコン基板1上に形成されているフィールド酸化膜21、ゲート酸化膜22、およびゲート電極23の上に第1の絶縁膜2を形成する。この第1の絶縁膜2は、例えば二酸化シリコン(SiO_(2 ))膜からなり、200?800nm程度の膜厚でよい。 【0020】次に、この第1の絶縁膜2の上に、エッチングストッパーとなる耐エッチング膜3を、例えば、ポリシリコン膜の場合には100?200nm程度、金属膜の場合には100?500nm程度、シリサイド膜の場合には100?200nm程度の膜厚でパターン形成する。この耐エッチング膜3としては、ゲート電極や配線等に用いられるものでよい。また、この耐エッチング膜3は、窒化シリコン膜、二酸化シリコン膜のような絶縁膜であってもよい。なお、耐エッチング膜3は、第1の絶縁膜2中に形成してもよい。 【0021】しかる後、たとえば二酸化シリコン膜からなる第2の絶縁膜4を200?800nm程度の膜厚に形成し、さらに、公知の微細加工技術を用いて、図1(c)に示すような、コンタクト孔25を開孔する。そして、コンタクト孔25及び第2の絶縁膜4の上に耐エッチング膜3の直上位置を通るように、高抵抗負荷として用いるポリシリコン薄膜5を、CVD法を用いて、50?200nm程度の膜厚に形成する。 【0022】次に、図2(a)に示すように、例えば二酸化シリコン膜からなる第3の絶縁膜6を200?800nm程度の膜厚に形成する。この後、ホトレジストマスク7を形成し、微細加工技術を用いて、このホトレジストマスク7の耐エッチング膜3の直上位置に開孔10を形成する。 【0023】次に、このホトレジストマスク7の開孔10を通じてエッチングを行うことにより、図2(b)に示すように、第3の絶縁膜6にコンタクトホール11を形成するとともに、ポリシリコン薄膜5に貫通孔12を形成し、更に、第2の絶縁膜4をもエッチングして、耐エッチング膜3にまで達する連続した穴を形成する。 【0024】この一連の穴は、ポリシリコン薄膜5を貫通してさえいれば、必ずしも耐エッチング膜3にまで達していなくとも良いが、耐エッチング膜3の存在する深さまで達するようにエッチングを行うのが、エッチング時間等を制御する上で簡便である。即ち、ちょうどポリシリコン薄膜5を貫通した時点でエッチングを止めるのは技術的に非常に困難であり、ポリシリコン薄膜5を確実に貫通させるためには、その下地の絶縁膜をもある程度エッチングする必要がある。この時、本実施例では、ポリシリコン薄膜5の下地の絶縁膜を第1の絶縁膜2と第2の絶縁膜4の2層の膜で構成し、その間に耐エッチング膜3を設けている。このため、エッチング時間を多少長めにとって、確実にポリシリコン薄膜5を貫通させるようにしても、この耐エッチング膜3の部分で確実にエッチングを止めることができ、一連の穴がポリシリコン薄膜5の下地の絶縁膜をすべて貫通して、例えばシリコン基板1等の不都合な部分にまで達することが防止できる。 【0025】上述のようにして、第3の絶縁膜6にコンタクトホール11を形成し、更に、ポリシリコン薄膜5に貫通孔12を形成した後、これらの孔の内面及び第3の絶縁膜6の上面に、例えばスパッタ法を用いてAlまたはAl合金等の連続した金属配線8、9を成膜し、これを微細加工技術によりパターニングする。この金属配線8、9の膜厚は500?1000nm程度でよい。この結果、金属配線9とポリシリコン薄膜5とは貫通孔12を接続部として接続される。そして、最後に保護膜として、公知のプラズマCVD法を用いて、パッシベーション膜26を成膜する。」 「【0027】以上のようにして製造した本実施例のコンタクト構造によれば、図2(b)に示すように、層間絶縁膜である第3の絶縁膜6の下側のポリシリコン薄膜5と上側の金属配線9とは、ポリシリコン薄膜5に形成された貫通孔12の内面においてのみ互いに接続している。…」 以上、図1?4を参酌してまとめると、刊行物1には次の発明(以下「引用発明」という。)が記載されているものと認められる。 「シリコン基板1と、 前記シリコン基板1上に形成された第1の絶縁膜2と、 前記第1の絶縁膜2上に形成された絶縁膜からなる耐エッチング膜3と、 前記第1の絶縁膜2及び前記耐エッチング膜3上に形成された第2の絶縁膜4と、 前記第2の絶縁膜4上に形成された高抵抗負荷として用いるポリシリコン薄膜5と、 前記第2の絶縁膜4及び前記ポリシリコン薄膜5の上に形成された第3の絶縁膜6と、 前記第3の絶縁膜6に形成されたコンタクトホール11、前記ポリシリコン薄膜5に形成された貫通孔12、及び前記第2の絶縁膜4をエッチングして形成された前記耐エッチング膜3にまで達する連続した穴と、 前記穴の内面及び前記第3の絶縁膜6の上面に形成された金属配線8、9とを有し、 前記金属配線9と前記ポリシリコン薄膜5とは、前記ポリシリコン薄膜5に形成された前記貫通孔12の内面において互いに接続されており、 かつ、前記耐エッチング膜3は、前記連続した穴を形成する際に、前記耐エッチング膜3の部分で確実にエッチングを止めることができるものである SRAM。」 (イ)原査定の拒絶の理由に引用された、本願の優先日前に日本国内において頒布された刊行物である特開平6-37280号公報(以下「刊行物2」という。)には、「半導体記憶装置」(発明の名称)に関して、図1ないし14とともに以下の事項が記載されている。 a「【0022】図1は、本発明の第1の実施例に係わるDRAMの概略構成を示す平面図である。(a)はメモリセル部であり、1は素子領域、2は蓄積電極部、2aは蓄積電極コンタクト、3はビット線、3aはビット線コンタクト、4はワード線を示している。(b)は周辺部の一例であり、5はゲート、6aは第1メタル、6bは第2メタル、7aは第1コンタクト、7bは第2コンタクト、8はポリサイドを示している。」 b「【0024】この実施例における工程断面図を図2?図4に示し、以下にその製造方法について説明する。なお、これらの図は図1の矢視A-A′断面及び矢視B-B′断面に相当している。 【0025】まず、図2(a)に示すように、Si基板10の表面層に必要に応じてウェル領域を形成し、さらに素子分離のための絶縁膜11を形成する。…。続いて、全面にLP-BPSG膜15を堆積して表面を平坦化した後、ダイレクトコンタクトのためのコンタクトホール16(7a)を開口する。 【0026】次いで、図2(b)に示すように、コンタクトホール16に露出したSiN膜13をRIEで除去し、全面にポリSiを堆積してコンタクトホール16内をポリSi膜18aで埋め込む。さらに、ポリSi膜18a上にWSi膜18bを堆積し、メモリセル部のビット線となるポリサイド配線18(8)を形成する。その後、全面に常圧CVD法によりSiO_(2 )膜19を堆積する。 【0027】次いで、図3(a)に示すように、ポリサイド配線18を所望パターンにエッチングした後、全面に層間絶縁膜21を堆積し平坦化する。続いて、メモリセル部で絶縁膜21にコンタクトホールを開口し、全面にSiN膜22を形成し、さらにコンタクトホール内にLP-BPSG膜24を埋め込む。その後、レジスト23を形成し、蓄積容量部におけるSiN膜22をRIEで除去する。 【0028】次いで、図3(b)に示すように、ポリSiを堆積し、これをエッチング加工して蓄積容量部に蓄積電極となるポリSiの柱25を形成する。なお、このポリSi柱は筒状に形成してもよい。続いて、ポリSi柱25の表面にキャパシタ絶縁膜となるTa_(2 )O_(5 )膜26を形成した後、全面にプレート電極の1層目としてのTiN膜27をCVD法で堆積する。 【0029】次いで、図4(a)に示すように、周辺回路部にコンタクトホール28(7b)を開口した後、プレート電極の2層目としてのW膜29を堆積する。その後、TiN膜27及びW膜29をRIEでパターニングしてプレート電極配線(6a)を形成する。 【0030】次いで、図4(b)に示すように、全面に層間絶縁膜31を堆積し平坦化した後、コンタクトホール32を形成し、このコンタクトホール32内にWの選択成長によりW膜33を埋込み形成する。続いて、TiN膜34及びAl膜35からなる配線層(第1Al配線)(6b)を形成する。」 ウ 対比 補正発明と引用発明とを対比する。 a 引用発明の「シリコン基板1」、「第1の絶縁膜2」、及び「SRAM」は、それぞれ補正発明の「半導体基板」、「下方部分」、及び「半導体装置」に相当する。 引用発明の「第3の絶縁膜6」は、「前記第2の絶縁膜4」の上に形成され、かつ「第2の絶縁膜4」は「前記第1の絶縁膜2」上に形成された絶縁膜であるから、引用発明の「第3の絶縁膜6」は、補正発明の「上方部分」に相当する。 したがって、補正発明と引用発明とは、「前記半導体基板上に形成され、第1の表面部分を有する下方部分と、前記下方部分上に形成され、第2の表面部分を有する上方部分とを含む積層絶縁体」を有する点で一致する。 b 引用発明において、「前記ポリシリコン薄膜5」の上に形成された「第3の絶縁膜6」を有しており、かつ「前記第3の絶縁膜6に形成されたコンタクトホール11、前記ポリシリコン薄膜12に形成された貫通孔12」を有しているから、図2(b)も参酌すると、引用発明の「ポリシリコン薄膜5」は「第3の絶縁膜6」内に形成された薄膜であるといえる。また、「ポリシリコン薄膜5」は、高抵抗負荷として用いられ、金属配線9と接続される薄膜であるから、「導電体」であることは明らかである。 したがって、補正発明の「ポリシリコン薄膜5」は補正発明の「第1の導電体」に相当し、補正発明と引用発明とは、「前記積層絶縁体の前記上方部分内に形成された第1の導電体」を有する点で一致する。 c 引用発明の「耐エッチング膜3」は、「前記連続した穴を形成する際に、前記耐エッチング膜3の部分で確実にエッチングを止めることができるもの」であるから、「第1の絶縁膜2」及び「第3の絶縁膜6」と異なるエッチング特性を有するものであることは明らかである。 また、図2(b)を参酌すると、引用発明の「耐エッチング膜3」は、「第1の絶縁膜2」と「ポリシリコン薄膜5」との間に形成された膜であるといえる。 したがって、補正発明と引用発明とは、「前記積層絶縁体の前記下方部分及び前記上方部分と異なるエッチング特性を有し、前記積層絶縁体の前記下方部分と前記第1の導電体との間に形成された絶縁体」を有する点で一致する。 d 引用発明において、「連続した穴」は、「前記第3の絶縁膜6に形成されたコンタクトホール11、前記ポリシリコン薄膜5に形成された貫通孔12、及び前記第2の絶縁膜4をエッチングして形成された前記耐エッチング膜3にまで達する」穴であるから、図2(b)も参酌すると、「第3の絶縁膜の表面から、第3の絶縁膜6及びポリシリコン薄膜5の周縁部よりも内側の領域を貫いて、耐エッチング膜3を露出するように形成された」穴であるといえ、かつ、当該穴は、穴の内面に形成された金属配線8、9を有するから「コンタクトホール」であるいえる。 したがって、補正発明と引用発明とは、「前記第2の表面から、前記積層絶縁体の前記上方部分及び前記第1の導電体の周縁部よりも内側の領域を貫いて、前記絶縁体を露出するように形成された第1のコンタクトホール」を有する点で一致する。 e 引用発明において、「金属配線8、9」は、「前記穴の内面」に形成され、「前記金属配線9と前記ポリシリコン薄膜5とは、前記ポリシリコン薄膜5に形成された前記貫通孔12の内面において互いに接続されて」おり、当該「接続」は「電気的に接続」を意味することは明らかであるから、図2(b)を参酌すると、引用発明の「前記連続した穴のうち貫通穴12内に露出するポリシリコン薄膜5の側面部分においてポリシリコン薄膜5に電気的に接続された」導電体であるといえる。 したがって、補正発明と引用発明とは、「前記第1のコンタクトホール内に形成され、前記第1のコンタクトホール内に露出する前記第1の導電体の側面部分において前記第1の導電体に電気的に接続された第2の導電体」を有する点で一致する。 したがって、両者は、 「半導体基板と、 前記半導体基板上に形成され、第1の表面を有する下方部分と、前記下方部分上に形成され、第2の表面を有する上方部分とを含む積層絶縁体と、 前記積層絶縁体の前記上方部分内に形成された第1の導電体と、 前記積層絶縁体の前記下方部分及び前記上方部分と異なるエッチング特性を有し、前記積層絶縁体の前記下方部分と前記第1の導電体との間に形成された絶縁体と、 前記第2の表面から、前記積層絶縁体の前記上方部分及び前記第1の導電体の周縁部よりも内側の領域を貫いて、前記絶縁体を露出するように形成された第1のコンタクトホールと、 前記第1のコンタクトホール内に形成され、前記第1のコンタクトホール内に露出する前記第1の導電体の側面部分において前記第1の導電体に電気的に接続された第2の導電体と、 を有することを特徴とする半導体装置。」 の点で一致し、以下の3点で相違する。 <相違点1> 補正発明は、「前記第2の表面から前記積層絶縁体を貫いて形成され、前記第1のコンタクトホールよりも深い第2のコンタクトホール」と、「前記第2のコンタクトホール内に形成された第3の導電体」と、「前記半導体基板と前記積層絶縁体との間に形成され、前記第3の導電体に電気的に接続された第4の導電体」とを有するが、引用発明ではその点について特定されていない点。 <相違点2> 第1の表面について、補正発明では「平坦化された」ものであるのに対し、引用発明では、第1の表面(「第1の絶縁膜2」の表面)についてそのように特定されていない点。 <相違点3> 第2の表面について、補正発明では「平坦化された」ものであるのに対し、引用発明では、第2の表面(「第3の絶縁膜6」の表面)についてそのように特定されていない点。 エ 判断 上記相違点1ないし相違点3について検討する。 (ア)相違点1について 半導体基板上に形成された下方絶縁膜と、前記下方絶縁膜上に形成された上方絶縁膜とを含む積層絶縁体を有する半導体装置において、前記上方絶縁膜の表面から積層絶縁体を貫いて形成されたコンタクトホールと、前記コンタクトホール内に形成された導電体と、半導体基板と積層絶縁体との間に形成され、前記導電体に電気的に接続されたゲートとを有するものは周知の構成であり、例えば、刊行物2には、メモリセル部と周辺回路部を有する半導体装置について、周辺回路部において、LP-BPSG膜15と層間絶縁膜21とを含む積層絶縁膜に開口されたコンタクトホール28と、コンタクトホール28内に形成されたW膜29と、Si基板10と前記積層絶縁膜との間に形成され、W膜29に接続されたポリSi/WSiの積層構造からなるゲート12(5)を有する半導体装置が記載されており、以下の周知例1及び周知例2にも上記周知の構成の半導体装置が記載されている。 (a)周知例1:特開平6-295999号公報 「【0001】 【産業上の利用分野】本発明は、半導体記憶装置およびその製造方法に関し、特にSRAM(Static Random Access Memory)のメモリセル構造およびその製造方法に関するものである。」 「【0002】 【従来の技術】 従来、半導体記憶装置の1つとして、SRAMが知られている。図42は、SRAMの1つのメモリセルの等価回路図である。図42を参照して、このメモリセルは、負荷としてp型MOS(Metal Oxide Semiconductor)トランジスタを用いており、かつ6つのトランジスタで構成されている。すなわち、一対のドライバ(駆動用)トランジスタQ_(1 )、Q_(2 )(n型MOSトランジスタ)と、一対の負荷トランジスタQ_(5 )、Q_(6 )(p型MOSトランジスタ)とが相互に接続されてフリップフロップ回路を構成している。」 「【0006】図43(a)、(b)は、従来のSRAMのメモリセル構造を下層から順に2段階に分割して示した平面構造図である。具体的には、図43(a)が、基板に形成されたドライバトランジスタQ_(1 )、Q_(2 )とアクセストランジスタQ_(3 )、Q_(4 )の構成を示しており、図43(b)が、薄膜トランジスタ(TFT:ThinFilm Transistor)Q_(5 )、Q_(6 )の構成を示している。また図44は、図43(a)および(b)のG-G線に沿う概略断面図である。」 「【0010】また、負荷トランジスタQ_(5 )のドレイン領域143aおよび負荷トランジスタQ_(6 )のゲート電極142は、コンタクト部143dを通じてドライバトランジスタQ_(1 )のゲート電極124に接続されている。負荷トランジスタQ_(6 )のドレイン領域144aおよび負荷トランジスタQ_(5 )のゲート電極141は、コンタクト部144dを通じてドライバトランジスタQ_(2 )のゲート電極123に接続されている。」 (b)周知例2:特開平6-13575号公報 「【0001】 【産業上の利用分野】 本発明は、集積回路の製造に関するものであり、とりわけ、半導体チップに自己アライメントによるスタック形ポリシリコン・ゲートPFETデバイスを形成する方法、及び、それによって生じる構造に関するものである。すなわち、該方法は、6つのデバイス(6D)のSRAMセルに負荷デバイスとして用いられる、自己アライメントによるスタック形ポリシリコン・ゲートPFETの形成に適用可能である。」 「【0003】図1には、負荷デバイスとしてPFETを備える、1で表示された従来の6D SRAMセル回路が示されている。2つの交差結合されたNFET N1及びN_(2)、いわゆるドライバ・トランジスタが、第1の供給電圧VS(通常はアースGnd)に結合された共通ノード2と、それぞれのノード3及び4、いわゆる電荷蓄積ノードとの間に接続されている。これらのノード3及び4は、それぞれ、PFET P1及びP2を介して第2の供給電圧(通常は、正の電圧Vc)に結された共通ノード5に接続されている。一方、ノード3及び4は、それぞれ、NFET N3及びN4、いわゆるアクセス・トランジスタを介してビット・ラインBLT及びBLCにも接続されている。NFET N3及びN4のゲート電極は、読取り及び書込み動作のため、ワード・ラインWLに接続されている。」 「【0005】… 図4には、標準的なCMOS製造プロセスから生じるソース/ドレイン領域及びポリシリコン・ゲート電極の形成後における、先行技術の従来のベース構造に関する部分断面図が示されている。開示の部分には、図1の6D SRAMセル回路のドライバNFET N1及びN2の構造部分が示されているが、これは、いくつかの点で、図2に示す構造に類似している。…。参照番号23は、ポリシリコン・ゲート電極を形成するように、パターン形成を施された、N^(+ )の多量にドーピングを施されたポリシリコン層23の残りの部分を表わしている。参照番号23-1及び23-2は、それぞれ、NFET N1及びN2のゲート電極を表わしている。…。図4の上述のデバイス構造は、本発明の例示のために示されており、当該技術においては一般的な構造であって、多くの既知の半導体CMOS FET製造プロセスを利用した製造に適応しやすいが、CMOSテクノロジに限定されるものではない。…」 「【0025】 【実施例】次に、本発明の方法の望ましい実施例について、図5?図16に基づいて説明する。 【0026】1)まず、…。固有のポリシリコン・エッチング止め層25が、従来のCVDプロセスを利用し、ウェーハの表面に、50nmの範囲の厚さまで等角に被着される。シリコン(例えば、ソース/ドレイン領域における)とSiO_(2)(例えば、ROX領域における)の両方の上に位置する接点スタッドが必要になる場合、エッチング止め層を利用して、ROX領域のバーズ・ビークが保護される。このエッチング止め層を形成する材料は、引続き形成されるホスホシリケート・ガラス(PSG)層に関して優れたエッチング選択性を備えていなければならない。Al_(2)O_(3)は適合するが、例えば、約25:1といった、PSGとの望ましい高エッチング比を備えているだけでなく、エッチングが容易であるため、固有のポリシリコンが望ましい。…。次に、…、400℃で、900nmの厚さに達するまで、PSG層26を等角に被着させる。…。次に、…スラリを利用し、PSG層26が、精密な平坦化のため、WESTECHまたはSTRAUSBAUGH装置によって化学・機械的に研摩を施される。研摩後、…ポスト・クリーニングが施される。 【0027】上述の新しい2ステップのクリーニングがすむと、該プロセスは、引続き、PECVD SiO_(2) 層27の被着を行なう。… 【0028】2)この処理ポイントに至ると、次に、第1のスタッド開口部の形成ステップが実施される。…。全体が28で表示の第1のスタッド開口部が、まず、PECVD拡散バリヤ層27に、次に、エッチング止め層25の下方の厚いPSG平坦化層26(及び、もしあるとして、上述のオプションの熱分解SiO_(2 )層)にエッチングを施すことによって形成される。…。最後に、固有ポリシリコンのエッチング止め層25の露出部分が、Cl_(2)/O_(2)/ArとHCl/O_(2)/Arプラズマのいずれかを用いて、同じ装置でエッチングを施される。…。 【0029】3)次に、タングステンのような、一般的には金属の、導電性の高い材料を第1のスタッド開口部に充填し、平坦化するステップが実施される。…。タングステン(W)の充填前に、…、チタン(Ti)層の被着を行ない、前記第1のスタッド開口部の底壁及び側壁にメッキが施される。このチタン層によって、活性領域21におけるタングステンの拡散が防止される。次に、チタン層の上に、薄い窒化チタン(TiN)層が形成される。このTiN層の目的は、タングステン層の接着を改良することにある。…。次に、タングステン層が、2ステップで被着され、第1のスタッド開口部が完全に充填される。…。このステップに続いて、SVG両面ブラシ・クリーナによるポスト・クリーニングが行なわれる。Ti-TiN及びWの複合層の平坦化によって、対応する参照番号で表示された第1のスタッド開口部28に第1の接点パッド29及び第1の接点スタッド30が形成される。図7から明らかなように、この場合、第1の接点スタッド30の上部表面は、PECVDの酸化物層27の表面と共面をしている。 【0030】4)次に、厚さが10?100nmの範囲内に達するまで、SiH4 を利用し、…、CVD固有(ドーピングを施していない)ポリシリコン層(POLY I)31の被着が行なわれる。」 「【0032】5)次に、フォトリソグラフィ・ステップ(PR マスク)が、前記ポイント2)において既述のところと同様のやり方で実施され、もとの位置の適合するレジスト・マスクが形成される。このマスクを利用して、ポリシリコン層31に所望のポリシリコン・ランド構造が形成される。…。図9に示すように、該構造には、例えば、交差結合による接続のため、それぞれ、SPFETデバイスの本体及びポリシリコン・ラインとして用いられる2つのポリシリコン・ランド31-1及び31-2が残されることになる。ポリシリコン・ランド31-2は、SPFETデバイス(不図示)の拡張ゲート電極になる可能性がある。」 SRAMにおいて、メモリセルは周辺回路を備えることが一般的な構成であるから、引用発明において、上記周知の構成の周辺回路部を採用する、すなわち、刊行物2に記載されたコンタクトホール28とW膜29とゲート12(5)とを有する周辺回路部のような構成を採用し、補正発明のように「前記第2の表面から前記積層絶縁体を貫いて形成され、前記第1のコンタクトホールよりも深い第2のコンタクトホール」と、「前記第2のコンタクトホール内に形成された第3の導電体」と、「前記半導体基板と前記積層絶縁体との間に形成され、前記第3の導電体に電気的に接続された第4の導電体」とを有するものとすることは当業者であれば容易に想到し得ることである。 (イ)相違点2及び相違点3について 相違点2及び相違点3は類似するものであるから、まとめて検討する。 一般に、多層配線構造の半導体集積回路装置において、各層に形成される配線の断線の可能性をできるだけ回避するために、層間絶縁膜の表面を平坦化することは当業者において慣用的に行われていることである。 半導体基板上に形成された下方絶縁膜と、前記下方絶縁膜上に形成された上方絶縁膜とを含む積層絶縁体と、前記上方絶縁膜の表面から少なくとも前記上方絶縁膜を貫いて形成されたコンタクトホールと、前記コンタクトホール内に形成された導電体を有する半導体装置においても当然例外ではなく、下方絶縁膜及び上方絶縁膜の両方又は一方の表面を平坦化されたものとすることも、例えば、刊行物2の段落【0025】及び【0027】、並びに上記周知例2の【0026】にも記載されているように当業者がごく普通に行っている事項である。 したがって、引用発明において、「第1の絶縁膜2」及び「第3の絶縁膜6」の表面を「平坦化された」ものとすることは当業者であれば適宜なし得たことである。 よって、相違点2及び相違点3は当業者が容易になし得た範囲に含まれる程度のものである。 (ウ)判断についてのまとめ 以上検討したとおり、相違点1?相違点3は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。 したがって、補正発明は、刊行物1に記載された発明並びに刊行物2の記載及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。 オ 独立特許要件についてのまとめ 以上のとおり、補正発明が特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものであるから、請求項1についての補正を含む本件補正は、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。 3 補正の却下の決定についてのむすび 以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明 本件補正は上記のとおり却下されたので、本願の請求項1ないし14に係る発明は、平成22年10月18日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1ないし14に記載された事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載された事項により特定されるとおりのものである。 第4 刊行物に記載された発明 刊行物1に記載されている事項及び刊行物1に記載された発明(引用発明)は、「第2 2(2)イ 刊行物に記載された発明」に記載したとおりである。 第5 対比・判断 本願発明は、「第2 2(2)」で検討した補正発明における「第4の導電体」についての限定事項を省いたものである。 そうすると、本願発明の特定事項を全て含み、さらに他の特定事項を付加したものに相当する補正発明が、前記「第2 2(2)エ 判断」に記載したとおり、刊行物1に記載された発明並びに刊行物2の記載及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物1に記載された発明並びに刊行物2の記載及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 第6 むすび 以上のとおり、本願発明は、刊行物1に記載された発明並びに刊行物2の記載及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 以上のとおりであるから、本願は、請求項2ないし請求項14に係る発明について検討するまでもなく、拒絶をすべきものである。 よって、結論のとおり審決する。 |
審理終結日 | 2011-12-16 |
結審通知日 | 2011-12-20 |
審決日 | 2012-01-06 |
出願番号 | 特願2008-130883(P2008-130883) |
審決分類 |
P
1
8・
121-
Z
(H01L)
P 1 8・ 575- Z (H01L) |
最終処分 | 不成立 |
前審関与審査官 | 吉田 安子 |
特許庁審判長 |
北島 健次 |
特許庁審判官 |
恩田 春香 松田 成正 |
発明の名称 | 半導体装置 |
代理人 | 北野 好人 |