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| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1252939 |
| 審判番号 | 不服2009-8209 |
| 総通号数 | 148 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-04-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2009-04-16 |
| 確定日 | 2012-02-29 |
| 事件の表示 | 特願2004-563140「反転型FinFET薄膜トランジスタを用いたFinFETSRAMセル」拒絶査定不服審判事件〔平成16年 7月15日国際公開、WO2004/059703、平成18年 3月30日国内公表、特表2006-511091〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は、平成14年12月19日(平成14年12月19日外国庁受理 米国)の国際出願であって、平成20年6月9日に手続補正書が提出され、平成21年1月19日付けで拒絶査定がされ、それに対して、同年4月16日に審判が請求されるとともに、同日に手続補正書が提出され、その後、平成22年12月6日付けで審尋がされ、平成23年3月4日に回答書が提出されたものである。 第2 平成21年4月16日に提出された手続補正書による補正(以下「本件補正」という。)についての補正の却下の決定 【補正の却下の決定の結論】 本件補正を却下する。 【理由】 1 補正の内容 本件補正のうち、特許請求の範囲についてする補正は、次のとおりである(下線を付した部分は、補正箇所である。)。 ア 補正前の請求項1に、補正前の請求項2及び3の限定を加えること。 イ 請求項1について、同項中に、「半導体層(104)からなる第1のボディ領域」及び「前記半導体層(104)からなる第2のゲート領域(122)」とあるのを、それぞれ、「前記シリコン・フィン(100)の側部および頂部を覆って通過するように形成された半導体層(104)からなる第1のボディ領域」及び「前記シリコン・フィン(102)の側部および頂部を覆って通過するように形成された前記半導体層(104)からなる第2のゲート領域(122)」と限定するとともに、同項中に、「前記半導体層(104)によって、前記第2のトランジスタ(N3)の前記ゲート領域(122)に接続される」とあるのを、「前記シリコン・フィン(100)と前記シリコン・フィン(102)の間に延在する前記半導体層(104)によって、前記FinFETトランジスタ(N3)の前記第2のゲート領域(122)に接続される」とすること。 ウ 補正前の請求項2及び3を削除すること。 エ 補正前の請求項4を補正後の請求項2に、繰り上げるとともに、補正前の請求項5及び6の限定を加え、さらに、補正後の請求項1の記載に対応するように、補正前の請求項2及び3の限定を加え、加えて、補正前の請求項4に、「半導体層(106)からなる第3のゲート領域(129)」とあるのを、「前記シリコン・フィン(100)の側部および頂部を覆って通過するように形成された半導体層(106)からなる第3のゲート領域(129)」とすること。 オ 補正前の請求項5及び6を削除すること。 カ 補正前の請求項7を補正後の請求項3に、繰り上げるとともに、補正前の請求項7に、「半導体構造(82)」とあるのを、「シリコン・フィン(82)」と限定すること。 キ 補正前の請求項8を補正後の請求項4に、繰り上げるとともに、補正前の請求項6の限定を加えること。 ク 補正前の請求項9?19を削除すること。 2 補正の目的の適否 上記補正ア、イ、エ、カ、キは、いずれも、補正前の請求項に規定されている技術的事項をより限定する補正を含むものであり、平成18年法律55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当し、また、上記補正ウ、オ、クは、同法第17条の2第4項第1号に掲げる請求項の削除に該当するから、同特許法第17条の2第4項柱書きに規定する目的要件を満たす。 以上のとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲の請求項1に係る発明(以下「本願補正発明」という。)が、特許出願の際独立して特許を受けることができるものであるか否かについて、更に検討する。 3 独立特許要件(容易想到性)についての検討 (1)本願補正発明 本件補正による補正後の請求項1?4に係る発明のうち、請求項1に係る発明(以下「本願補正発明」という。)は、次のとおりである。 「【請求項1】 1)基板上のシリコン・フィン(100)からなる第1のゲート領域(108)と、 前記第1のゲート領域上に配置された第1のチャネル領域(112)と前記第1のチャネル領域の両側に形成されたソース(110)およびドレイン(114)とを有する、前記シリコン・フィン(100)の側部および頂部を覆って通過するように形成された半導体層(104)からなる第1のボディ領域と、 を含む、反転型FinFETトランジスタ(P2)と、 2)第2のチャネル領域(118)と、前記第2のチャネル領域の両側に形成されたソース(116)およびドレイン(120)とを有する、シリコン・フィン(102)からなる第2のボディ領域と、 前記第2のチャネル領域上に配置された、前記シリコン・フィン(102)の側部および頂部を覆って通過するように形成された前記半導体層(104)からなる第2のゲート領域(122)と、 を含む、前記反転型FinFETトランジスタ(P2)に結合されたFinFETトランジスタ(N3)と、 を含み、 前記反転型FinFETトランジスタ(P2)の前記ドレイン(114)が、前記シリコン・フィン(100)と前記シリコン・フィン(102)の間に延在する前記半導体層(104)によって、前記FinFETトランジスタ(N3)の前記第2のゲート領域(122)に接続される、集積回路。 」 (2)引用例の記載と引用発明 (2-1)引用例とその記載内容 原査定の拒絶の理由に引用された、本願の出願前に日本国内において頒布された刊行物である特開平4-251975号公報(以下「引用例」という。)には、「半導体装置」(発明の名称)について、図4とともに、次の記載がある(下線は当審で付加したもの。以下同じ。)。 ア 産業上の利用分野等 「【0001】 【産業上の利用分野】本発明は、半導体装置に関し、特に新規な動作原理に基づき、高集積化に適した構成を有する半導体装置に関する。 【0002】本明細書において、「多結晶」とは、特に断らない限り、アモルファス(非晶質)を含む用語とする。 【0003】 【従来の技術】従来、トランジスタとしては、主にバイポーラトランジスタと電界効果トランジスタ(FET)が用いられている。高集積化半導体装置においては、特に絶縁ゲート型FETが広く利用されている。」 「【0008】フリップフロップ(FF)は、基本的には4つのトランジスタを襷掛け配線することによって構成される。また、SRAMのメモリ素子は、FFの相互接続点にそれぞれトランスファゲートを接続した形状を有する。 【0009】基本的に、FFでは4つのトランジスタ、SRAMでは6つのトランジスタが用いられる。これらの論理素子は、できるだけ狭い面積に形成することが高集積化の面から要求される。 【0010】図2(C)は、高集積化を計ったSRAMセル構造の例を示す。トランジスタT11とT12とは接続ノードN1で直列に接続され、トランジスタT13とT14とは接続ノードN2で直列に接続されている。 これらの接続ノードN1とN2とは、トランスファゲートT15とT16を介して外部に導出されている。また、ノードN1は、トランジスタT13とT14のゲートに接続され、ノードN2はトランジスタT11とT12のゲートに接続されている。 【0011】本構造においては、集積度を向上させるため、トランジスタT11とT13とは多結晶シリコンを用いた薄膜トランジスタで形成されている。すなわち、半導体基板内にはトランジスタT12、T14およびT15、T16が形成され、負荷トランジスタT11とT13とは半導体基板上に形成された多結晶シリコン薄膜内に形成される。 【0012】このようにして、立体構造を採用することにより、集積度の向上を計っている。 【0013】 【発明が解決しようとする課題】従来の技術によれば、1つのFETには3つの電極領域、すなわちソース、ドレイン、ゲートが必要であった。n個のトランジスタを形成するためには、3n個の電極領域が必要であった。 【0014】本発明の目的は、簡略化した構造を有する半導体装置を提供することである。本発明の他の目的は、ペアトランジスタ構造において、1つの領域を2つの機能を果たすように利用することにより、構造を簡略化した半導体装置を提供することである。」 イ 実施例等 「【0031】なお、フリップフロップ回路の接続ノードにトランスファゲートを接続すると、SRAMセルを形成することができる。図4は、本発明の実施例によるSRAMの第1の構成を示す。 【0032】半導体基板表面、または基板上の半導体層で形成された第1層に、図4(A)に示すようなn型領域、および高抵抗率領域を形成する。すなわち、ハッチングの付された領域11a、13、17はn型領域であり、それらの間に高抵抗率のチャネル領域12、16が配置されている。また、n型領域11b、15、19の間には高抵抗率のチャネル領域14、18が配置されている。すなわち、図4(A)右側の構成によって2つの電流通路が形成され、同様に左側の構成によって2つの電流通路が形成される。 【0033】第1層の上に、絶縁層を介して半導体の第2層を形成する。第2層のパターンを図4(B)に示す。ｐ型領域23は、高抵抗率のチャネル領域22、27を介してｐ型領域21、26に連続する。また、下方にｐ型領域28が形成されている。 【0034】図4(B)の構成においては、2つの電流通路が形成されている。図4(A)に示す第1層と、図4(B)に示す第2層を図4(C)に示すように絶縁層を挾んで積層配置する。第1層のチャネル領域12、14の上には、第2層のｐ型領域21、26が配置され、ゲートの機能を果たす。また、第2層のチャネル領域22、27の下には、n型領域13、15が配置され、ゲートの機能を果たす。 【0035】同様に、第1層のチャネル領域16、18の上には、第2層のｐ型領域28が配置され、ゲートの機能を果たす。このように、絶縁層を挾んだ2層構成により、6つのトランジスタを含むSRAMセルの構成が形成される。なお、図4(C)に示すノードN1とN2の位置において、第1層と第2層は相互に接続される。 【0036】図4(C)の構成で実現される回路は、図3(B)に示した等価回路のノードN1、N2にトランスファゲートを接続したものである。図5は、本発明の他の実施例によるSRAMの構成例を示す。」 (2-2)図面について ア 引用例の段落【0003】の「特に絶縁ゲート型FETが広く利用されている。」という技術前提と、段落【0036】の「図4(C)の構成で実現される回路は、図3(B)に示した等価回路のノードN1、N2にトランスファゲートを接続したものである。」との記載から、引用例の半導体装置は、図4(B)の第2層において、「チャネル領域22」の両側、すなわち、ｐ型領域21及びｐ型領域23に、ソースおよびドレインとを有し、ゲートの機能を果たす第1層の「n型領域13」(「チャネル領域22」と絶縁層を介して重なる部分。)とから、FETトランジスタ(以下「第1のFETトランジスタ」という。)を構成することは、当業者にとって明らかである。 イ そして、図4(A)の第1層において、「チャネル領域12」の両側、すなわち、n型領域11a及びn型領域13に、ソースおよびドレインとを有し、ゲートの機能を果たす第2層の「ｐ型領域21」(「チャネル領域12」と絶縁層を介して重なる部分。)により、FETトランジスタ(以下「第2のFETトランジスタ」。)を構成することも、当業者にとって明らかである。 ウ ここで、図4(B)の「ｐ型領域23」は、図4(C)の積層配置後において、「Vcc」側であることが見てとれるから、技術常識を参酌すれば、第1のFETトランジスタのソースに該当することが分かる。そうすると、「チャネル領域22」の反対側の「ｐ型領域21」が、第1のFETトランジスタのドレインに該当することが分かる。 エ そうすると、図4(C)を参酌すれば、第2層の「ｐ型領域21」は、上記第2のFETトランジスタのゲートの機能を果たす部分と、上記第1のFETトランジスタのドレインとしての機能も果たす部分とが、第2層のうち第1層上にない領域を介して一体形成されていることが見てとれるから、実質的に、第1のFETトランジスタのドレインが、前記第2層のうち第1層上にない領域によって、第2のFETトランジスタのゲートに接続されていることが記載されていると言える。 (2-3)引用発明 上記(2-1)及び(2-2)によれば、引用例には、次の発明が記載されているといえる(以下「引用発明」という。)。 「基板上の半導体層で形成された第1層のn型領域13からなるゲートと、前記ゲート上にある半導体の第2層のチャネル領域22と前記チャネル領域22の両側に形成されたソースおよびドレインと、を含む、第1のFETトランジスタと、 第1層のチャネル領域12と、前記チャネル領域12の両側に形成されたソースおよびドレインと、前記チャネル領域12上に形成された第2層のｐ型領域21からなるゲートと、を含む、前記第1のFETトランジスタに結合された第2のFETトランジスタと、を含み、 前記第1のFETトランジスタの前記ドレインが、前記第2層のうち第1層上にない領域によって、前記第2のFETトランジスタの前記ゲートに接続される、SRAM。」 (3)対比 (3-1)本願補正発明と引用発明とを対比すると、 ア 引用発明の「n型領域13からなるゲート」、「チャネル領域22」、「チャネル領域12」、「ｐ型領域21からなるゲート」、「SRAM」は、それぞれ、本願補正発明の「第1のゲート領域(108)」、「第1のチャネル領域(112)」、「第2のチャネル領域(118)」、「第2のゲート領域(122)」、「集積回路」に相当する。 イ 引用発明の「半導体の第2層」は、本願補正発明の「半導体層」に相当する。 ウ 引用発明の「チャネル領域22と前記チャネル領域22の両側に形成されたソースおよびドレイン」は、ボディ領域(以下「第1のボディ領域」という。)ともいえる。 同様に、引用発明の「第1層のチャネル領域12と、前記チャネル領域12の両側に形成されたソースおよびドレイン」も、ボディ領域(以下「第2のボディ領域」という。)といえる。 エ 本願補正発明の「反転型FinFETトランジスタ」及び「FinFETトランジスタ」と引用発明の「第1のFETトランジスタ」及び「第2のFETトランジスタ」とは、共に、「FETトランジスタ」という点で共通する。 (3-2)したがって、本願補正発明と引用発明との一致点及び相違点は、次のとおりとなる。 〈一致点〉 「基板上の半導体からなる第1のゲート領域と、 前記第1のゲート領域上に配置された第1のチャネル領域と前記第1のチャネル領域の両側に形成されたソースおよびドレインとを有する半導体層からなる第1のボディ領域と、 を含む、一方のFETトランジスタと、 第2のチャネル領域と、前記第2のチャネル領域の両側に形成されたソースおよびドレインとを有する第2のボディ領域と、 前記第2のチャネル領域上に配置された前記半導体層からなる第2のゲート領域と、 を含む、前記一方のFETトランジスタに結合された他方のFETトランジスタと、 を含み、 前記一方のFETトランジスタの前記ドレインが、前記半導体層によって、前記他方のFETトランジスタの前記第2のゲート領域に接続される、集積回路。」 〈相違点〉 相違点1 一方のFETトランジスタについて、本願補正発明では、「基板上のシリコン・フィン(100)からなる第1のゲート領域(108)と、前記第1のゲート領域上に配置された第1のチャネル領域(112)と前記第1のチャネル領域の両側に形成されたソース(110)およびドレイン(114)とを有する、前記シリコン・フィン(100)の側部および頂部を覆って通過するように形成された半導体層(104)からなる第1のボディ領域と、を含む、反転型FinFETトランジスタ(P2)」であるのに対し、引用発明では、「基板上の半導体層で形成された第1層のn型領域13からなるゲートと、前記ゲート上にある半導体の第2層のチャネル領域22と前記チャネル領域22の両側に形成されたソースおよびドレインと、を含む、第1のFETトランジスタ」である点。 相違点2 他方のFETトランジスタについて、本願補正発明では、「第2のチャネル領域(118)と、前記第2のチャネル領域の両側に形成されたソース(116)およびドレイン(120)とを有する、シリコン・フィン(102)からなる第2のボディ領域と、前記第2のチャネル領域上に配置された、前記シリコン・フィン(102)の側部および頂部を覆って通過するように形成された前記半導体層(104)からなる第2のゲート領域(122)と、を含む、前記反転型FinFETトランジスタ(P2)に結合されたFinFETトランジスタ(N3)」であるのに対し、引用発明では、「第1層のチャネル領域12と、前記チャネル領域12の両側に形成されたソースおよびドレインと、前記チャネル領域12上に形成された第2層のｐ型領域21からなるゲートと、を含む、前記第1のFETトランジスタに結合された第2のFETトランジスタ」である点。 相違点3 一方のFETトランジスタのドレインと、他方のFETトランジスタのゲート領域との接続について、本願補正発明では、「前記反転型FinFETトランジスタ(P2)の前記ドレイン(114)が、前記シリコン・フィン(100)と前記シリコン・フィン(102)の間に延在する前記半導体層(104)によって、前記FinFETトランジスタ(N3)の前記第2のゲート領域(122)に接続される」のに対し、引用発明では、「前記第1のトランジスタの前記ドレインが、前記第2層のうち第1層上にない領域によって、前記第2のトランジスタの前記ゲートに接続される」点。 (4)相違点についての検討 相違点1?3について ア 相違点1は、要するに、FETトランジスタとして、本願補正発明では、「シリコン・フィン(100)」からなるゲート領域と、「前記シリコン・フィンの側部および頂部を覆って通過するように形成された半導体層(104)」からなるボディ領域とを含む、「反転型FinFETトランジスタ」に相当する構造を採用することである。 イ そして、ゲート領域をボディ領域より下方に有するFETトランジスタにおいて、シリコン・フィンからなるゲート領域と、前記シリコン・フィンの側部および頂部を覆って通過するように形成された半導体層からなるボディ領域とを含む、「反転型FinFETトランジスタ」に相当する構造を採用することは、例えば以下の周知例1及び2に記載されているとおり、本願の出願前における常套手段である。 (周知例1:特開平4-357878号公報、原査定の理由で引用。) 上記周知例1には、従来の技術として図15とともに、以下の記載がある。 「【0002】 【従来の技術】従来から、一般に、高集積化が進む半導体装置の場合、特に、例えば、SRAMにおいては、小面積で低待機電流を実現するために、nMOSトランジスタ上にあって、ｐMOSによるチャネル領域に薄膜多結晶シリコンを用いたトランジスタ(Thin Film Tｒanｓiｓｔｏｒ.以下,TFTとも呼ぶ) を積み重ねて構成する,いわゆる完全CMOS型のメモリセルが要求されている。 【0003】次に、この要求に合わせた従来のTFTの製造方法について説明する。 【0004】図15は、従来におけるこの種のTFTのうち,ゲート上にチャネル領域を形成した下ゲート型式による装置構成の概要を模式的に示す断面図であり、また、図16ないし図19は当該従来形式によるTFTの製造方法の主要な工程を順次模式的に示すそれぞれに断面図である。 【0005】最初に、従来のTFTの構成について述べる。 【0006】すなわち、図15に示す装置構成において、符号1は絶縁層、2は当該絶縁層1上に選択的に形成された第1層多結晶シリコン膜からなるゲート電極、3は当該ゲート電極2を含む第1層多結晶シリコン膜上に形成されたゲート酸化膜であり、また、4は前記ゲート酸化膜3上に選択的に形成された第2層多結晶シリコン膜4aからなるソース・ドレイン領域、7は前記ゲート電極2上にゲート酸化膜3を介して選択的に形成されたチャネル領域である。」 (周知例2:特開平4-151876号公報) 上記周知例2には、第1図とともに、以下の記載がある。 「〔実施例〕 以下、本発明の一実施例を、第1図を参照しながら説明する。 第1図は、本実施例のうちで、メモリセルを構成しているフリップフロップの負荷用の薄膜トランジスタの製造工程を示している。 負荷用の薄膜トランジスタ以外の駆動用のバルクトランジスタや転送用のバルクトランジスタ等は、従来公知のものと同様の構成であってよい。・・・この結果、第1B図に示す様に、多結晶Si膜13に多結晶Si膜23の突起部が形成される。・・・ 次に、第1C図に示す様に、第2図の場合等と同様に、ゲート酸化膜であるSiO_(2)膜14を形成し、このSiO_(2)膜14で多結晶Si膜13、23及びSi_(3)N_(4)膜21を覆う。 そして、SiO_(2)膜14上に多結晶Si膜15をCVDで全面に堆積させ、この多結晶Si膜15をソース・ドレイン領域及びチャネル領域のパターンに加工する。 そして更に、多結晶Si膜15のうちで多結晶Si膜13、23上を除く部分にｐ型不純物を導入することによってソース・ドレイン領域17を形成すると共に、ソース・ドレイン領域17同士の間の部分をチャネル領域にする。 従って、チャネル領域16ば多結晶Si膜13のみならず多結晶Si膜23をも覆っており、多結晶Si膜23の側壁部もチャネル領域16になっている。」(2頁左下欄10行?3頁右上欄1行) ウ 次に、相違点2は、要するに、FETトランジスタとして、本願補正発明では、「シリコン・フィン(102)」からなるボディ領域と、「前記シリコン・フィン(102)の側部および頂部を覆って通過するように形成された前記半導体層(104)」からなるゲート領域と、を含む、「FinFETトランジスタ」に相当する構造を採用することである。 エ そして、ゲート領域をボディ領域より上方に有するFETトランジスタにおいて、シリコン・フィンからなるボディ領域と、前記シリコン・フィンの側部および頂部を覆って通過するように形成された半導体層からなるゲート領域とを含む、「反転型FinFETトランジスタ」に相当する構造を採用することも、例えば以下の周知例3及び4に記載されているとおり、本願の出願前における常套手段である。 (周知例3:特開平6-260647号公報、原査定の理由で引用。) 上記周知例3には、図1?4とともに、以下の記載がある。 「【0014】(実施例1)実施例1のXMOSトランジスタの作製方法は、基板の上に絶縁層を形成し、この絶縁層上にXMOSトランジスタを形成する。」 「【0016】[工程-120]次に、例えばポリシリコンから成る第1の半導体層を通常のCVD法にて全面に堆積させ、フォトリソグラフィ技術及びエッチング技術によって、XMOSトランジスタのチャネル領域及びソース・ドレイン領域を形成するための第1の半導体層14を残し、他の部分を除去する。この状態を、模式的な一部平面図である図1の(C)、及び図1の(C)の線ID-IDに沿った模式的な一部断面図である図1の(D)に示す。この第1の半導体層14の形状は、細長い角柱状とすることが望ましいが、このような形状に限るものではない。・・・ 【0017】[工程-130]次いで、酸化工程によって、第1の半導体層14の表面にSiO_(2)から成るゲート酸化膜16を形成する。・・・ 【0018】[工程-140]次に、・・・XMOSトランジスタのゲート電極部となる第2の半導体層18を残し、他の部分を除去する。・・・ 【0019】第2の半導体層18は、ゲート酸化膜16が表面に形成された第1の半導体層の一部分(例えば、概ね中央部分)を跨ぐような帯状の形状である。・・・」 「【0021】[工程-150]その後、・・・ソース・ドレイン領域22を形成する。ソース・ドレイン領域22の間には、チャネル領域24が形成される。」 「【0024】こうして、図4に示すように、基板上に形成された絶縁層上にXMOSトランジスタが作製される。・・・」 (周知例4:特開2002-118255号公報、原査定の理由で引用。) 上記周知例4には、図1とともに、以下の記載がある。 「【0001】 【発明の属する技術分野】この発明は、この発明は、MOS型トランジスタ構造に関し、特に基板にほぼ垂直な凸状の半導体層において両側の側面にゲート絶縁膜を介して形成したゲート電極を持ち、ソース/ドレイン領域の深さによりチャネル幅が決定されるMOS型トランジスタ構造とその製造方法に使用されるものである。」 「【0035】(第1実施形態)図1はこの発明の第1実施形態に係るMOSFETを示す斜視図、・・・」 「【0037】Si基板10上には、凸状薄膜Si(シリコン)層13が形成されている(以下、フェンス13と呼ぶ)。・・・ 【0038】フェンス13内のパンチスルー・ストッパー層12上には、チャネル不純物層(チャネル領域)15が形成されている。・・・ 【0039】フェンス13の長辺方向(長さ方向)には、ゲート電極16を挟んでソース/ドレイン領域17が形成されている。ゲート電極16は、フェンス13の両側面にゲート絶縁膜18を介して、フェンス13の段差を乗り越えるように形成されている。・・・ 【0040】さらにゲート電極16は、素子分離絶縁膜14上と、フェンス13の両側面と上面とに形成されており、・・・」 「【0065】次に、図8A、図8Bに示すように、図7A、図7Bに示す構造上に、例えばN型不純物がドープされた多結晶Siを、例えば100nm程度に堆積し、ドープト多結晶Si膜を形成する。ドープト多結晶Si膜は、後にゲート電極16となる。・・・」 オ 上記ア?エによれば、引用発明において、ゲート領域をボディ領域より下方に有する「FETトランジスタ」及びゲート領域をボディ領域より上方に有する「FETトランジスタ」として、それぞれ、上記常套手段である、「反転型FinFETトランジスタ」に相当する構造及び「FinFETトランジスタ」に相当する構造を適用し、相違点1及び2の構成とすることは、当業者が適宜なし得たものと言える。 カ そして、その際に、「反転型FinFETトランジスタ」(第1のFETトランジスタに相当。)のドレインを、「FinFETトランジスタ」(第2のFETトランジスタに相当。)のゲート領域に、両トランジスタにおけるゲート領域又はボディ領域をそれぞれ構成する各シリコン・フィンの間に延在する、半導体層によって接続し、相違点3の構成を得ることは、引用発明の「前記第1のトランジスタの前記ドレインが、前記第2層のうち第1層上にない領域によって、前記第2のトランジスタの前記ゲートに接続される」構成からみて、当然に得られる構成であるといえる。 キ したがって、相違点1?3は、当業者が容易に想到し得たものである。 (5)小括 以上検討したとおり、相違点1?3における本願補正発明の構成は、本願出願前の常套手段を勘案することにより、当業者が容易に想到し得たものである。 したがって、本願補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許を受けることができない。 (6)独立特許要件についてのまとめと補正却下の結び 以上のとおり、本願補正発明は、特許出願の際独立して特許を受けることができるものでないから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項の規定に違反するので、同法159条1項において読み替えて準用する同法53条1項の規定により却下すべきものである。 第3 本願発明 1 以上のとおり、本件補正は却下されたので、本願の請求項1に係る発明(以下「本願発明」という。)は、平成20年6月9日に提出された手続補正書により補正された特許請求の範囲の請求項1に記載の次のとおりのものである。 「【請求項1】 1)第1のトランジスタであって、基板上の半導体構造(100)からなる第1のゲート領域(108)と、 前記第1のゲート領域上に配置された第1のチャネル領域(112)と前記第1のチャネル領域の両側に形成されたソース(110)およびドレイン(114)とを有する、半導体層(104)からなる第1のボディ領域と、 を含む、第1のトランジスタ(P2)と、 2)第2のトランジスタであって、第2のチャネル領域(118)と、前記第2のチャネル領域の両側に形成されたソース(116)およびドレイン(120)とを有する、半導体構造(102)からなる第2のボディ領域と、 前記第2のチャネル領域上に配置された、前記半導体層(104)からなる第2のゲート領域(122)と、 を含む、前記第1のトランジスタに結合された第2のトランジスタ(N3)と、 を含み、 前記第1のトランジスタ(P2)の前記ドレイン(114)が、前記半導体層(104)によって、前記第2のトランジスタ(N3)の前記ゲート領域(122)に接続される、集積回路。」 2 引用例の記載と引用発明 引用例の記載については、前記第2の3(2)で認定したとおりであり、引用例には、次の発明が記載されているといえる(以下「引用発明」という。再掲。)。 「基板上の半導体層で形成された第1層のn型領域13からなるゲートと、前記ゲート上にある半導体の第2層のチャネル領域22と前記チャネル領域22の両側に形成されたソースおよびドレインと、を含む、第1のFETトランジスタと、 第1層のチャネル領域12と、前記チャネル領域12の両側に形成されたソースおよびドレインと、前記チャネル領域12上に形成された第2層のｐ型領域21からなるゲートと、を含む、前記第1のFETトランジスタに結合された第2のFETトランジスタと、を含み、 前記第1のFETトランジスタの前記ドレインが、前記第2層のうち第1層上にない領域によって、前記第2のFETトランジスタの前記ゲートに接続される、SRAM。」 3 対比・判断 (1)本願発明と引用発明とを対比すると、 ア 引用発明の「n型領域13からなるゲート」、「チャネル領域22」、「チャネル領域12」、「ｐ型領域21からなるゲート」、「SRAM」は、それぞれ、本願発明の「第1のゲート領域(108)」、「第1のチャネル領域(112)」、「第2のチャネル領域(118)」、「第2のゲート領域(122)」、「集積回路」に相当する。 イ 引用発明の「半導体の第2層」は、本願発明の「半導体層」に相当する。 ウ 引用発明の「チャネル領域22と前記チャネル領域22の両側に形成されたソースおよびドレイン」は、ボディ領域(以下「第1のボディ領域」という。)ともいえる。 同様に、引用発明の「第1層のチャネル領域12と、前記チャネル領域12の両側に形成されたソースおよびドレイン」も、ボディ領域(以下「第2のボディ領域」という。)といえる。 エ よって、引用発明の「第1のFETトランジスタ」、「第2のFETトランジスタ」は、それぞれ、本願発明の「第1のトランジスタ(P2)」、「第2のトランジスタ(N3)」に相当する。 (2)したがって、本願発明と引用発明との一致点は、次のとおりとなり、実質的な相違点はない。 〈一致点〉 「第1のトランジスタであって、基板上の半導体構造からなる第1のゲート領域と、 前記第1のゲート領域上に配置された第1のチャネル領域と前記第1のチャネル領域の両側に形成されたソースおよびドレインとを有する半導体層からなる第1のボディ領域と、 を含む、第1のトランジスタと、 第2のトランジスタであって、第2のチャネル領域と、前記第2のチャネル領域の両側に形成されたソースおよびドレインとを有する半導体構造からなる第2のボディ領域と、 前記第2のチャネル領域上に配置された前記半導体層からなる第2のゲート領域と、 を含む、前記第1のトランジスタに結合された第2のトランジスタと、を含み、 前記第1のトランジスタの前記ドレインが、前記半導体層によって、前記第2のトランジスタの前記第2のゲート領域に接続される、集積回路。」 第4 結言 以上のとおり、本願発明は、引用発明と同一であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。 したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2011-09-13 |
| 結審通知日 | 2011-09-20 |
| 審決日 | 2011-10-19 |
| 出願番号 | 特願2004-563140(P2004-563140) |
| 審決分類 |
P
1
8・
575-
Z
(H01L)
P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 綿引 隆 |
| 特許庁審判長 |
齋藤 恭一 |
| 特許庁審判官 |
近藤 幸浩 松田 成正 |
| 発明の名称 | 反転型FinFET薄膜トランジスタを用いたFinFETSRAMセル |
| 代理人 | 上野 剛史 |
| 復代理人 | 間山 進也 |
| 代理人 | 太佐 種一 |
| 代理人 | 市位 嘉宏 |