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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1252940 |
| 審判番号 | 不服2009-8841 |
| 総通号数 | 148 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-04-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2009-04-23 |
| 確定日 | 2012-02-29 |
| 事件の表示 | 特願2006-526270「フィールドプレートを有するワイドバンドギャップトランジスタデバイス」拒絶査定不服審判事件〔平成17年 3月31日国際公開,WO2005/029589,平成19年 3月 8日国内公表,特表2007-505501〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
1.手続の経緯 本願は,平成16年9月8日(パリ条約による優先権主張外国庁受理2003年9月9日,米国)を国際出願日とする出願であって,平成20年6月20付けで拒絶理由が通知され,同年10月24日に手続補正書及び意見書が提出されたが,平成21年1月21日付けで拒絶査定がされ,これに対して同年4月23日に審判請求がされたものである。 2.本願発明について 本願の請求項1?6に係る発明は,平成20年10月24日に提出された手続補正書の請求項1?6に記載された事項により特定されるとおりのものであるところ,そのうち,本願の請求項1に係る発明は,以下のとおりのものである。 「 【請求項1】 基板上の複数の活性半導体層と, 前記複数の活性半導体層と電気的に接触したソースコンタクトと, 前記複数の活性半導体層と電気的に接触したドレインコンタクトであって,前記複数の活性半導体層の最上部の上の前記ソースコンタクトと前記ドレインコンタクトとの間にスペースがあるドレインコンタクトと, 前記ソースコンタクトと前記ドレインコンタクトとの間で,前記複数の活性半導体層の前記最上部と電気的に接触したゲートと, 前記ゲートと前記ドレインコンタクトとの間の前記複数の活性半導体層の最上部の少なくとも一部の表面にステップ配置された複数の誘電体スペーサ層であって,前記ゲートを覆わない複数の誘電体スペーサ層と, 前記複数の誘電体スペーサ層上に存在し,前記ゲートと電気的に接続されているフィールドプレートとを備え, 前記フィールドプレートは,前記複数の誘電体スペーサ層のステップ配置上に存在して複数のフィールドプレートの部分を形成し,各部分は各部分と前記複数の活性半導体層の最上部との間の距離が異なることを特徴とするトランジスタ。」 3.刊行物に記載された発明 (1)特開2001-230407号公報 原査定の拒絶の理由に引用され,本願の優先日前に日本国内において頒布された刊行物である特開2001-230407号公報(以下「引用例1」という。)には,図1A,図6A?図6Eとともに以下の記載がある。(下線は当審において付加。以下同様。) ア 発明の属する技術分野 「【0001】 【発明の属する技術分野】本発明は,半導体装置に関するものであり,詳細には,一般的にIn_(X)Al_(Y)Ga_(1-X-Y)N(0≦X≦1,0≦Y≦1)で表される窒化ガリウム系半導体のヘテロ構造を用いた電界効果型トランジスタに関するものである。」 イ 実施の形態1 「【0029】 【発明の実施の形態】(実施の形態1)本発明の第1の実施形態に係る半導体装置を図面に基づいて説明する。図1Aは本発明の第1の実施形態に係る電界効果型トランジスタ(FET)100の断面図であり,図1Bはその上面図である。電界効果型トランジスタ100は,サファイアまたはSiCから形成される基板101の上に,膜厚が約2?3μmのGaNバッファ層102,GaNまたはInGaNから形成されるチャネル層103,AlNの組成比が約0.15から0.5であり,Siなどのn型不純物を約2×10^(18)cm^(-3)の濃度で添加したn型AlGaN電子供給層104および膜厚が約10?20nmのGaNキャップ層105が順次積層された構造である。GaNキャップ層105は中央部のみ残して選択的にエッチング除去され,ゲート電極107がGaNキャップ層105上に形成される。ソース電極106およびドレイン電極108は,ゲート電極107に隣接して,GaNキャップ層105が除去されて露出した後のAlGaN電子供給層104表面上に形成される。ここで,各窒化物層の表面はIII族原子のc面で形成されている。」 ウ 実施の形態2 「【0039】 ・・・ (実施の形態2)図6A?図6Eに,本発明の第2の実施形態に係る電界効果型トランジスタ(FET)の断面図を示す。図6A?図6Eに示す電界効果型トランジスタは,耐圧の向上を目的にGaNキャップ層605を設けている。 【0040】図6Aに示される電界効果型トランジスタ(FET)600は,図1に示した電界効果型トランジスタ(FET)100とは,GaNキャップ層605上に設けられるゲート電極607が,ソース電極606寄りに配置されている点で異なる。これにより,ゲート電極607直下のチャネル層603に広がる空乏層をよりドレイン電極608側に広げることができ,電界効果型トランジスタ600の耐圧を向上させることができる。 【0041】図6Bに示される電界効果型トランジスタ610は,図6Aに示した電界効果型トランジスタ600とは,ゲート電極607が形成されるGaNキャップ層605の部分がエッチングによって薄層化あるいは除去された構成とした点で異なる。図6Bの電界効果型トランジスタ610では,ゲート電極607が電流供給層604に接するように,GaNキャップ層はエッチングされている。図6Bに示す電界効果型トランジスタ610では,GaNキャップ層605を導入することにより劣化する相互コンダクタンスを改善することができる。 【0042】図6Cに示される電界効果型トランジスタ620では,ゲート電極607はGaNキャップ層605上のソース電極606側の側縁部およびその側縁部に沿った電子供給層604上に設けられている。従って,GaNキャップ層605は,ゲート電極607とドレイン電極608との間に位置する。図6Cに示す電界効果型トランジスタ620の構成では,ゲート・ソース間のリーク電流は改善されないが,ゲート・ドレイン間の耐圧は改善される。特にゲート電極607がソース電極606側のキャップ層605の側縁部上にまたがって形成されているので,ゲート電極607が電子供給層604に接する部分のドレイン電極側の領域における電界集中を緩和でき,したがって,ゲート・ドレイン間の耐圧がより改善される。また図6Bに示される電界効果型トランジスタ610と同様に,ソース抵抗の増大が防止できFETの相互コンダクタンスが改善できる。」 エ 半導体層とその上に形成した絶縁膜を組み合わせたキャップ層 「【0048】上記のキャップ層の構成は,実施形態の実現性を示すための一例であって,実際には様々な濃度と厚さを組み合わせたキャップ層を設計することができる。また図6Bおよび図6Cに示す電界効果型トランジスタ610,620のようにゲート電極による電荷制御がゲート電極607と電界供給層604との接する部分で主になされる場合には,図6Dおよび図6Eに示す電界効果型トランジスタ630,640のようにキャップ層605は,n型GaN層などの半導体層605bとその上に形成した絶縁膜605aの組み合わせでもかまわない。絶縁膜としてはSiO_(2)膜や窒化シリコン膜が用いることができるが,界面準位密度が低いといわれている窒化シリコン膜を用いるほうが望ましい。なお,図6Dに示される電界効果型トランジスタ630は,図6Bに示される電界効果型トランジスタ610のキャップ層605の代わりに,半導体層605bとその上に絶縁膜605aを設けたもの,図6Eに示される電界効果型トランジスタ640は,図6Cに示される電界効果型トランジスタ620のキャップ層605の代わりに,半導体層605bとその上に絶縁膜605aとを設けたものである。電界効果型トランジスタ630においてゲート電極607はAlGaN電子供給層604だけでなくキャップ層605上面にも接するように形成されているが,電界効果型トランジスタ610においてもゲート電極607がAlGaN電子供給層604だけでなくキャップ層605上面にも接するように形成しても何ら差し支えないことはいうまでもない。特に,前述したようにゲート電極607をキャップ層605上にドレイン側へ伸ばすことによって耐圧が向上することが期待される。」 以上を総合すると,引用例1には,特に,図6Eに示されたものに関して,以下の発明が記載されているものと認められる。(以下「引用発明」という。) 「基板601の上に,GaNバッファ層602,GaNまたはInGaNから形成されるチャネル層603,n型AlGaN電子供給層604およびキャップ層605が順次積層された構造であって, キャップ層605は,n型GaN層などの半導体層605bとその上に絶縁膜605aとからなり, キャップ層605は中央部のみ残して選択的にエッチング除去され, ソース電極606およびドレイン電極608は,GaNキャップ層605が除去されて露出した後のAlGaN電子供給層604表面上に形成され, ゲート電極607による電荷制御がゲート電極607と電界供給層604との接する部分で主になされ, ゲート電極607は,AlGaN電子供給層604だけでなくキャップ層605上面にも接するように形成され,ゲート電極607がソース電極606側のキャップ層605の側縁部上にまたがって形成されたことにより,ゲート電極607が電子供給層604に接する部分のドレイン電極側の領域における電界集中を緩和して,ゲート・ドレイン間の耐圧がより改善された, 電界効果型トランジスタ640。」 (2)特開2001-230263号公報 原査定の拒絶の理由に引用され,本願の優先日前に日本国内において頒布された刊行物である特開2001-230263号公報(以下「引用例2」という。)には,図5?図7とともに以下の記載がある。 ア 発明の属する技術分野 「【0001】 【発明の属する技術分野】本発明は,移動通信,衛星通信,及び衛星放送等のマイクロ波領域で動作するショットキ・ゲート電界効果トランジスタに関する。」 イ 従来の技術 「【0002】 【従来の技術】化合物半導体はSiに較べて大きな電子移動度を有しており,例えばGaAｓの電子速度はSiに比較して低電界では約6倍,高電界では2?3倍大きい。この電子の高速性を利用して,高速デジタル回路素子あるいは高周波アナログ回路素子としての応用が進んでいる。 【0003】しかし,化合物半導体を用いた電界効果型トランジスタは,ゲート電極が基板のチャネル層とショットキ接合しているため,ゲート電極のドレイン側の下端(図14囲み部)に電界が集中し,破壊の原因となることがあった。このことは,大信号動作を必要とする高出力電界効果型トランジスタの場合,特に大きな問題となる。 【0004】そこで,このゲート電極のドレイン側エッジ部の電界集中を防止し,耐圧特性の向上を図る試みが従来から検討されていた。 【0005】そのひとつに,ゲート電極に庇部(以下,適宜,フィールドプレート部という)を設け,この下にSiO_(2)からなる誘電体膜を形成する試みがある。図12は特開昭63-87773号公報に開示された電界効果型トランジスタの概略構造であり,ゲート電極33の下のドレイン側の部分に誘電体膜34が埋め込まれた構成となっている。このような誘電体膜を設けることによって,ゲート電極33のドレイン側エッジに生じる電界の集中が抑えられるとされている。」 ウ 発明が解決しようとする課題 「【0006】 【発明が解決しようとする課題】しかしながら上記従来技術では,充分な電界緩和効果を得るためには誘電体膜を薄くしなければならず,これによりフィールドプレート部,チャネル層,およびこれらに挟まれた誘電体膜で形成される静電容量の値を大きくする必要があった。ところが誘電体膜の膜厚を薄くした場合,誘電体膜が破壊したり電流リークが発生するなどの問題があった。 【0007】また,誘電体膜を薄くすることにも一定の限界があるため,静電容量の値の上限も自ずと存在する。このため,充分な電界緩和効果を生じさせるためには,フィールドプレート部の長さを一定以上,例えばゲート長程度にとる必要があり,利得特性の低下が問題となる。さらにこの場合,高周波特性が著しく低下し,使用用途によってはこれが大きな問題となる。 【0008】本発明は,上記従来技術の有する課題を解決し,高い耐圧特性と,良好な利得特性,さらには良好な高周波特性を兼ね備えた電界効果型トランジスタを提供することを目的とする。」 エ 課題を解決するための手段 「【0009】 【課題を解決するための手段】上記課題を解決する本発明によれば,表面にチャネル層が形成された半導体基板と,前記半導体基板上に離間して形成されたソース電極およびドレイン電極と,前記ソース電極と前記ドレイン電極との間に配置され,前記チャネル層とショットキ接合したゲート電極とを有し,前記ゲート電極は,ドレイン電極側に庇状のフィールドプレート部を備え,前記フィールドプレート部と前記チャネル層との間に,比誘電率8以上の高誘電体材料からなる誘電体膜が設けられたことを特徴とする電界効果型トランジスタ,が提供される。 【0010】本発明の電界効果型トランジスタは,フィールドプレート部とチャネル層との間に誘電体膜が設けられているため,ゲート電極のドレイン側エッジ部に発生する電界集中が分散・緩和され,耐圧特性が向上する。フィールドプレート部と,チャネル層と,これらに挟まれた誘電体膜とで形成される静電容量が,イオン化したドナーを起点とする電気力線を終端させる作用を有するからである。」 オ フィールドプレート部による電界緩和作用 「【0019】本発明の電界効果型トランジスタにおいて,フィールドプレート部と,チャネル層と,これらに挟まれた絶縁膜とで形成される単位面積あたりの静電容量は,ゲート電極側がドレイン電極側よりも大きくなっていることが好ましい。このようにすることによって,フィールドプレート部による電界緩和作用をドレイン側において緩やかにし,理想的な電界分布とすることができる。このような構成をとった場合,特に,高周波特性の低下を効果的に抑制することができる。 【0020】ここで,上記静電容量の大きさは式(1)のように表される。 C=εS/d (1) (C:容量 ε:誘電率 S:電極面積 d:電極間距離) したがって,上述の電界効果型トランジスタの構成として,ゲート電極から遠ざかるにつれて,電極間距離d,電極面積S,または誘電率εのいずれかを変化させた構成が考えられる。具体的には以下のものが挙げられる。 【0021】○1(注:「○1」は丸数字の1を表記したもの。)フィールドプレート部直下の絶縁膜の厚みは,ゲート電極側がドレイン電極側よりも薄くなっている電界効果型トランジスタ。 【0022】この構成は,電極間距離dを変化させることにより単位面積あたりの静電容量の値を変化させたものである。」 カ 基板やチャネル層の構成材料について 「【0036】本発明の電界効果型トランジスタにおいて,基板やチャネル層の構成材料として,GaAｓをはじめとするIII-V族化合物半導体を用いることができる。III-V族化合物半導体には,GaAｓ,AlGaAｓ,InP,GaInAｓPなどがある。III-V族化合物半導体からなる材料を用いることで,高速かつ高出力の電界効果型トランジスタが実現される。」 キ 実施例3 「【0050】(実施例3)本実施例の電界効果型トランジスタは,図5(e)のように,フィールドプレート部の直下の領域に段差状のTa_(2)O_(5)からなる誘電体膜4が形成されている。 【0051】以下,図4,5を参照して,本実施例の電界効果型トランジスタの製造方法について説明する。 【0052】まず実施例1と同様にして,半絶縁性GaAｓ基板1上に,N型GaAｓチャネル層2,N型GaAｓコンタクト層3を形成する。次に,Ta_(2)O_(5)からなる誘電体膜4を形成する(図4(a))。誘電体膜4の膜厚は,300nmとする。 【0053】つづいてゲート電極形成箇所以外の領域にフォトレジスト(不図示)を設け,誘電体膜4をドライエッチングする(図4(b))。フォトレジストを剥離後,これよりも開口部の幅を広くして再びフォトレジスト(不図示)を設け,誘電体膜4をドライエッチングする(図4(c))。これにより,ゲート電極形成箇所に段差部分が形成される。 【0054】次に,全面に100nmのWSi膜,50nmのTiN膜,15nmのPｔ膜,400nmのAｕ膜をこの順でスパッタ蒸着し,ゲート金属膜6を形成した後,不要箇所を除去してゲート電極5を形成する(図5(d))。 【0055】次にゲート電極形成箇所以外の領域に形成された誘電体膜4をエッチングにより除去する。つづいて8nmのNi膜,50nmのAｕGe膜,250nmのAｕ膜をこの順で真空蒸着し,ソース電極7とドレイン電極8とを形成し,電界効果型トランジスタを完成する(図5(e))。フィールドプレート部下の段差部における誘電体膜4の膜厚は,図中左側の薄膜部では150nm,右側の厚膜部では300nmである。 【0056】本実施例によれば,,フィールドプレート部直下の領域に段差状のTa_(2)O_(5)からなる誘電体膜が形成されているため,高い耐圧特性を有するとともに,さらに良好な高周波特性を有する電界効果型トランジスタが得られる。」 ク 実施例4 「【0057】(実施例4)本実施例の電界効果型トランジスタは,図7に示すように,ゲート電極が庇状のフィールドプレート部を備え,このフィールドプレート部とチャネル層2との間に,2種類の誘電体膜4a,4bが形成された構造を有している。誘電体膜4bは誘電体膜4aよりも比誘電率が低く,フィールドプレート部直下の領域では,ゲート電極5からドレイン電極8に向かって,誘電体膜の比誘電率(平均値)が下がるとともに厚みが増加している。このため,フィールドプレート部とチャネル層2,およびこれらに挟まれた第一の誘電体膜4a,第二の誘電体膜4bにより形成される容量は,ドレイン電極8に向かうにつれて徐々に小さくなっている。以下,図6,7を参照して本実施例の電界効果型トランジスタの製造方法について説明する。 【0058】まず実施例1と同様にして,半絶縁性GaAｓ基板1上に,N型GaAｓチャネル層2,N型GaAｓコンタクト層3,第一の誘電体膜4a,およびゲート金属膜6を積層した構造を形成し,ゲート金属膜6不要箇所をイオンミリングにより除去してゲート電極5を形成する(図6(a))。第一の誘電体膜4aの材料は,Ta_(2)O_(5)とし,膜厚を150nmとする。 【0059】次に全面に第二の誘電体膜4bを堆積する(図6(b))。第二の誘電体膜4bの材料は,Si_(3)N_(4)とし,膜厚を150nmとする。 【0060】つづいて全面をドライエッチングし,ゲート電極5上面の第二の誘電体膜4bを実質的に完全に除去する(図6(c))。 【0061】次に,全面に50nmのTiN膜,15nmのPｔ膜,400nmのAｕ膜をこの順でスパッタ蒸着し,再度ゲート金属膜6を形成した後,イオンミリングにより不要箇所を除去してゲート電極5を形成する(図6(d))。 【0062】次にゲート電極を形成箇所以外の領域の第一および第二の誘電体膜4a,4bをエッチングにより除去する。その後,8nmのNi膜,50nmのAｕGe膜,250nmのAｕ膜をこの順で真空蒸着し,ソース電極7とドレイン電極8とを形成し,電界効果型トランジスタを完成する(図7)。 【0063】本実施例の電界効果型トランジスタは,フィールドプレート部の直下の領域にTa_(2)O_(5)とおよびSi_(3)N_(4)からなる誘電体膜が形成されているため,高い耐圧特性を有しながら良好な利得特性が得られる。 【0064】また本実施例の電界効果型トランジスタは,フィールドプレート部直下の箇所に形成される容量が,ドレイン電極8に向かうにつれて徐々に小さくなる構造を有している。このため,フィールドプレート部による電界緩和作用をドレイン側において緩やかにし,理想的な電界分布とすることができる。このため,高い耐圧特性を有するとともに,さらに良好な高周波特性を有する電界効果型トランジスタが得られる。」 以上を総合すると,引用例2には,実施例3及び4に関して,以下の発明が記載されているものと認められる。(以下「引用例2の発明」という。) 「III-V族化合物半導体を用いて構成された電界効果トランジスタであって, 半絶縁性GaAｓ基板1上に,N型GaAｓチャネル層2,N型GaAｓコンタクト層3,ゲート電極形成箇所に段差部分が形成された誘電体膜4(4a,4b),及びゲート電極5を有し, 前記ゲート電極5が,前記段差部分において庇状のフィールドプレート部を備え,当該フィールドプレート部直下の絶縁膜の厚みが,ゲート電極側がドレイン電極側よりも薄くなっていることによって,フィールドプレート部による電界緩和作用をドレイン側において緩やかにして,理想的な電界分布とし,高周波特性の低下を効果的に抑制した, 電界効果トランジスタ。」 4.対比 (1)本願発明と引用発明とを対比する。 ア 引用発明の「電界効果型トランジスタ640」は,本願発明の「トランジスタ」に相当する。 イ 引用発明の「基板601の上に,GaNバッファ層602,GaNまたはInGaNから形成されるチャネル層603,n型AlGaN電子供給層604およびキャップ層605が順次積層された」ものは,本願発明の「基板上の複数の活性半導体層」に相当する。 ウ 引用発明の「ソース電極606およびドレイン電極608」であって,「GaNキャップ層605が除去されて露出した後のAlGaN電子供給層604表面上に形成され」たものと,本願発明の「前記複数の活性半導体層と電気的に接触したソースコンタクト」及び「前記複数の活性半導体層と電気的に接触したドレインコンタクト」とは,「前記活性半導体層と電気的に接触したソースコンタクト」及び「前記活性半導体層と電気的に接触したドレインコンタクト」である点で共通する。 エ 引用発明においては,「キャップ層605は中央部のみ残して選択的にエッチング除去され, ソース電極606およびドレイン電極608は,GaNキャップ層605が除去されて露出した後のAlGaN電子供給層604表面上に形成され」ているから,「ソース電極606およびドレイン電極608」の間の「AlGaN電子供給層604表面上」に,「キャップ層605」が「残」された部分を含む領域が存在することは明らかである。したがって,引用発明は,本願発明の「前記複数の活性半導体層の最上部の上の前記ソースコンタクトと前記ドレインコンタクトとの間にスペースがあるドレインコンタクト」を備えている。 オ 引用発明の「ゲート電極607」が,「ソース電極606およびドレイン電極608」の間に形成されることは明らかである。そして,引用発明における「ゲート電極607」は,「ゲート電極607による電荷制御がゲート電極607と電界供給層604との接する部分で主になされ」るものであるから,本願発明の「前記ソースコンタクトと前記ドレインコンタクトとの間で,前記複数の活性半導体層の前記最上部と電気的に接触したゲート」に相当する。 (2)一致点及び相違点 上記(1)から,本願発明と引用発明とは, 「基板上の複数の活性半導体層と, 前記活性半導体層と電気的に接触したソースコンタクトと, 前記活性半導体層と電気的に接触したドレインコンタクトであって,前記複数の活性半導体層の最上部の上の前記ソースコンタクトと前記ドレインコンタクトとの間にスペースがあるドレインコンタクトと, 前記ソースコンタクトと前記ドレインコンタクトとの間で,前記複数の活性半導体層の前記最上部と電気的に接触したゲートと, を備えるトランジスタ。」 である点で一致する。 一方,両者は,以下の各点で相違する。 《相違点1》 本願発明においては,「前記複数の活性半導体層と電気的に接触したソースコンタクトと, 前記複数の活性半導体層と電気的に接触したドレインコンタクト」を備えるが,引用発明は,「ソース電極606およびドレイン電極608」であって「GaNキャップ層605が除去されて露出した後のAlGaN電子供給層604表面上に形成され」たものを備えるものの,「ソース電極606およびドレイン電極608」は「複数の活性半導体層」には電気的に接触していない点。 《相違点2》 本願発明においては,「前記ゲートと前記ドレインコンタクトとの間の前記複数の活性半導体層の最上部の少なくとも一部の表面にステップ配置された複数の誘電体スペーサ層であって,前記ゲートを覆わない複数の誘電体スペーサ層と, 前記複数の誘電体スペーサ層上に存在し,前記ゲートと電気的に接続されているフィールドプレートとを備え, 前記フィールドプレートは,前記複数の誘電体スペーサ層のステップ配置上に存在して複数のフィールドプレートの部分を形成し,各部分は各部分と前記複数の活性半導体層の最上部との間の距離が異なる」ものを備えるが,引用発明は「ゲート電極607は,AlGaN電子供給層604だけでなくキャップ層605上面にも接するように形成され,ゲート電極607がソース電極606側のキャップ層605の側縁部上にまたがって形成されたことにより,ゲート電極607が電子供給層604に接する部分のドレイン電極側の領域における電界集中を緩和して,ゲート・ドレイン間の耐圧がより改善された」構成は備えるものの,上記本願発明の構成は備えていない点。 5.当審の判断 上記各相違点について検討する。 (1)《相違点1》について 一般に,電界効果トランジスタにおいて,ソース及びドレインについての電気的コンタクトを,トランジスタの動作部分を構成する複数の半導体層(すなわち活性半導体層)となされるように形成することは,次の周知例1?3にも示されているように,従来より周知の技術である。 周知例1: 特開2000-164926号公報 本願の優先日前に日本国内において頒布された刊行物である特開2000-164926号公報には,図23とともに以下の記載がある。 ・「【0010】また,GaN系半導体を用いたFETとしては,図23に示すようなものも試作されている(Appl. Phys. Lett.,65(9),1121(1994)) 。図23に示すように,このFETにおいては,c面サファイア基板401上に電子走行層としてのn型GaN層402および電子供給層としてのn型AlGaN層403が順次積層されている。n型AlGaN層403は所定形状にパターニングされている。そして,このn型AlGaN層403上にゲート電極404が設けられているとともに,このn型AlGaN層403の両側壁にそれぞれ接触するようにソース電極405およびドレイン電極406がn型GaN層402上に設けられている。ここで,ゲート電極404はn型AlGaN層403とショットキー接触し,ソース電極405およびドレイン電極406はn型GaN層402およびn型AlGaN層403とオーミック接触している。このFETは,HEMTと類似の構造を有するが,ドーピングされた層であるn型GaN層402を電子走行層に用いていることが通常のHEMTと異なる。」 周知例2: 特開昭62-237763号公報 本願の優先日前に日本国内において頒布された刊行物である特開昭62-237763号公報には,第2図とともに以下の記載がある。 ・「本従来例では例えば分子線エピタキシャル成長法(MBE法)によって,半絶縁性GaAｓ基板31の(100)面上に,例えばノンドープのi型GaAｓ層32,これより電子親和力が小さいn型Al_(ｘ)Ga_(1-ｘ)Aｓ電子供給層33,n型GaAｓキャップ層34が順次エピタキシャル成長されている。n型AlGaAｓ層33には例えば濃度1×10^(18)cm^(-3)程度にドナー不純物がドープされ,この層からi型GaAｓ層32へ遷移した電子によってペテロ接合界面近傍に2次元電子ガス32eが形成される。 n型GaAｓキャップ層34上にソース及びドレイン電極35が配設され,合金化領域35Aを介して2次元電子ガス32eにオーミックコンタクトする。」(2ページ左上欄2?15行) ここで,第2図(a)を参照すると,合金化領域35Aが,n型GaAｓキャップ層34の表面からi型GaAｓ層32にまで達していることが見て取れる。 それゆえ,引用発明においても「ソース電極606およびドレイン電極608」が,AlGaN電子供給層604表面だけでなく,複数の半導体層と接触するように形成して,「前記複数の活性半導体層と電気的に接触したソースコンタクトと, 前記複数の活性半導体層と電気的に接触したドレインコンタクト」を備えるようにすることは,当業者が適宜になし得たことである。 よって,相違点1は当業者が適宜になし得たことである。 (2)《相違点2》について 前述の引用例2及び次の周知例3にも示されているように,電界効果トランジスタにおいて,ゲート電極のドレイン側端部における電界の集中を緩和するために,前記ゲート電極を半導体表面から離れて延びた形状とすることは,いわゆるフィールドプレートとして従来より周知の技術である。 引用例2(特開2001-230263号公報)については,前記3.(2)イの摘記を参照。 周知例3: 特開昭63-87773号公報 原査定の拒絶の理由に引用され,本願の優先日前に日本国内において頒布された刊行物である特開昭63-87773号公報には,第1図とともに以下の記載がある。 「第1図に示す実施例においてドレイン3とゲート電極4との間に逆バイアスが印加されると,誘電体6とその真上にあるゲート電極4の部分とがフィールドプレートの働きをして,電界の集中部分が第1図に点線で図示した参照番号7の部分のように,誘電体6のゲート電極4中央側エッジと誘電体6の下と誘電体6およびゲート電極4のドレイン3側エッジとに分散されるので,電界集中の度合いは弱くなる。その結果,第1図に示す実施例のドレイン耐圧は従来のSBFETのそれに比べて大きくなる。」 ここで,引用例1の記載を見ると,前記3.(1)ウ,エに摘記したとおり,以下の記載がある。 ・「【0042】 ・・・ 特にゲート電極607がソース電極606側のキャップ層605の側縁部上にまたがって形成されているので,ゲート電極607が電子供給層604に接する部分のドレイン電極側の領域における電界集中を緩和でき,したがって,ゲート・ドレイン間の耐圧がより改善される。また図6Bに示される電界効果型トランジスタ610と同様に,ソース抵抗の増大が防止できFETの相互コンダクタンスが改善できる。」 ・「【0048】 ・・・ なお,図6Dに示される電界効果型トランジスタ630は,図6Bに示される電界効果型トランジスタ610のキャップ層605の代わりに,半導体層605bとその上に絶縁膜605aを設けたもの,図6Eに示される電界効果型トランジスタ640は,図6Cに示される電界効果型トランジスタ620のキャップ層605の代わりに,半導体層605bとその上に絶縁膜605aとを設けたものである。 ・・・ 特に,前述したようにゲート電極607をキャップ層605上にドレイン側へ伸ばすことによって耐圧が向上することが期待される。」 これらの記載を,上記周知技術に照らせば,引用例1に記載された,「ゲート電極607をキャップ層605上にドレイン側へ伸ばす」構成は,当該「ドレイン側へ伸ば」された部分が,フィールドプレートを構成していることは明らかである。そして,引用発明における,「ゲート電極607は,AlGaN電子供給層604だけでなくキャップ層605上面にも接するように形成され,ゲート電極607がソース電極606側のキャップ層605の側縁部上にまたがって形成されたことにより,ゲート電極607が電子供給層604に接する部分のドレイン電極側の領域における電界集中を緩和して,ゲート・ドレイン間の耐圧がより改善された」構成についても,「ゲート電極607」の「ソース電極606側のキャップ層605の側縁部上」にある部分が,「ゲート電極607」が「キャップ層605上にドレイン側へ伸ば」された部分に当たるから,当該部分がフィールドプレートを構成していることは明らかである。 一方,引用例2の発明においては,「フィールドプレート部による電界緩和作用をドレイン側において緩やかにして,理想的な電界分布とし,高周波特性の低下を効果的に抑制」するために,「フィールドプレート部直下の絶縁膜の厚みが,ゲート電極側がドレイン電極側よりも薄くなっていることによって,フィールドプレート部による電界緩和作用をドレイン側において緩やかにして,理想的な電界分布とし,高周波特性の低下を効果的に抑制」しているところ,一般に,電界効果トランジスタにおける電界分布の最適化及び高周波特性を向上させることは,不断の技術的課題と言えるものである。それゆえ,引用発明において引用例2の発明を適用して,引用発明におけるフィールドプレート,すなわち,「ゲート電極607」の「キャップ層605上面に」「接する」部分において,「キャップ層605」を構成する「絶縁膜605a」に段差部分を設けることは,当業者が容易になし得たことである。 この際,引用例2には,図7に関して「【0057】(実施例4)・・・フィールドプレート部とチャネル層2との間に,2種類の誘電体膜4a,4bが形成された構造を有している。誘電体膜4bは誘電体膜4aよりも比誘電率が低く,フィールドプレート部直下の領域では,ゲート電極5からドレイン電極8に向かって,誘電体膜の比誘電率(平均値)が下がるとともに厚みが増加している」ことが記載されており,「2種類の誘電体膜」がステップ形状をなしていることが明らかであり,また,フィールドプレート下の誘電体が,ゲート電極を覆わないことも明らかなところ,当該引用例2の図7に係る構成を採用して,「前記ゲートと前記ドレインコンタクトとの間の前記複数の活性半導体層の最上部の少なくとも一部の表面にステップ配置された複数の誘電体スペーサ層であって,前記ゲートを覆わない複数の誘電体スペーサ層と, 前記複数の誘電体スペーサ層上に存在し,前記ゲートと電気的に接続されているフィールドプレートとを備え, 前記フィールドプレートは,前記複数の誘電体スペーサ層のステップ配置上に存在して複数のフィールドプレートの部分を形成し,各部分は各部分と前記複数の活性半導体層の最上部との間の距離が異なる」構成とすることは,当業者が適宜になし得たことである。 したがって,相違点2は,当業者が容易になし得たことである。 (3)まとめ 以上検討したとおり,本願発明は,周知技術を勘案することにより,引用発明及び引用例2の記載に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。 6.むすび 以上のとおりであるから,他の請求項に係る発明について検討するまでもなく,本願は拒絶をすべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2011-09-30 |
| 結審通知日 | 2011-10-04 |
| 審決日 | 2011-10-17 |
| 出願番号 | 特願2006-526270(P2006-526270) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 村岡 一磨 |
| 特許庁審判長 |
齋藤 恭一 |
| 特許庁審判官 |
近藤 幸浩 松田 成正 |
| 発明の名称 | フィールドプレートを有するワイドバンドギャップトランジスタデバイス |
| 代理人 | 龍華国際特許業務法人 |