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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 特17 条の２ 、４ 項補正目的 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1253278
審判番号 不服2010-16670  
総通号数 148 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-04-27 
種別 拒絶査定不服の審決 
審判請求日 2010-07-23 
確定日 2012-03-07 
事件の表示 特願2004-128726「カラム欠陥復旧が可能なCAM及びカラム欠陥復旧方法」拒絶査定不服審判事件〔平成16年11月18日出願公開、特開2004-327028〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成16年4月23日(パリ条約による優先権主張 2003年4月25日、大韓民国)の特許出願であって、平成20年12月26日付けの拒絶理由通知に対して平成21年4月28日に意見書及び手続補正書が提出され、同年7月7日付けの最後の拒絶理由通知に対して同年10月9日に意見書が提出されたが、平成22年3月18日付けで拒絶査定がなされた。
それに対して、同年7月23日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年10月13日付けで審尋がなされ、平成23年1月19日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成22年7月23日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成22年7月23日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?28を、補正後の特許請求の範囲の請求項1?21と補正するとともに、明細書の補正を行うものであり、補正前の請求項1及び25並びに補正後の請求項1及び18は各々次のとおりである。

(補正前)
「【請求項1】
データを保存する複数のTCAMセルを備えるTCAMであって、
前記それぞれのTCAMセルは、2つのメモリセル及び比較回路を備え、
前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
前記比較回路は、
第1ないし第4NMOSトランジスタを備え、前記第1及び第2NMOSトランジスタは、ドレインがマッチラインに連結され、ゲートが前記メモリセルに連結され、ソースが第3及び第4NMOSトランジスタのドレインに連結され、
前記第3及び第4トランジスタは、ゲートが前記サーチライン対に連結され、ソースがグラウンドに連結され、
前記TCAMは、
どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、
前記欠陥復旧信号の発生によって、前記比較回路に連結された前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路と、を備えることを特徴とするTCAM。」

「【請求項25】
TCAMであって、
前記TCAMは、
データを保存する複数のTCAMセルと、
どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、
前記欠陥復旧信号の発生回路に連結され、複数のサーチライン対にデータ信号をドライビングするメインサーチラインドライバと、
対応するサーチライン対に連結された少なくとも1つのメモリセルに欠陥が存在する場合に、前記メインサーチラインドライバを代替する予備サーチラインドライバと、を備え、
前記それぞれのTCAMセルは、2つのメモリセル及び比較回路を備え、
前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
前記比較回路は、
マッチラインと第2の複数のMOSトランジスタとの間に連結される第1の複数のMOSトランジスタと、
グラウンドに連結される前記第2の複数のMOSトランジスタと、を備え、
前記第1の複数のMOSトランジスタは、前記第1の複数のMOSトランジスタが連結される前記メモリセルから出力される信号によって制御され、
前記第2の複数のMOSトランジスタは、前記サーチライン対から出力される信号によって制御されることを特徴とするTCAM。」

(補正後)
「【請求項1】
データを保存する複数のTCAMセルを備えるTCAMであって、
前記それぞれのTCAMセルは、2つのメモリセル及び比較回路を備え、
前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
前記比較回路は、
第1ないし第4NMOSトランジスタを備え、前記第1及び第2NMOSトランジスタは、ドレインがマッチラインに連結され、ゲートが前記メモリセルに連結され、ソースが第3及び第4NMOSトランジスタのドレインに連結され、
前記第3及び第4トランジスタは、ゲートが前記サーチライン対に連結され、ソースがグラウンドに連結され、
前記TCAMは、
どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、
前記欠陥復旧信号の発生によって、前記比較回路に連結された前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路と、を備え、
前記TCAMは予備TCAMセル及びスイッチング回路をさらに備え、
前記スイッチング回路は、
欠陥があると判定された欠陥セルを備えるTCAMセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備TCAMセルの予備カラムに変更し、
前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、
前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、
前記連結トランジスタの第1端には、前記TCAMセルのカラムのビットラインまたはサーチラインが連結され、
前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、
前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、
前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または前記予備TCAMセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結されることを特徴とするTCAM。」

「【請求項18】
TCAMであって、
前記TCAMは、
データを保存する複数のTCAMセルと、
どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、
前記欠陥復旧信号の発生回路に連結され、複数のサーチライン対にデータ信号をドライビングするメインサーチラインドライバと、
対応するサーチライン対に連結された少なくとも1つのメモリセルに欠陥が存在する場合に、前記メインサーチラインドライバを代替する予備サーチラインドライバと、を備え、
前記それぞれのTCAMセルは、2つのメモリセル及び比較回路を備え、
前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
前記比較回路は、
マッチラインと第2の複数のMOSトランジスタとの間に連結される第1の複数のMOSトランジスタと、
グラウンドに連結される前記第2の複数のMOSトランジスタと、を備え、
前記第1の複数のMOSトランジスタは、前記第1の複数のMOSトランジスタが連結される前記メモリセルから出力される信号によって制御され、
前記第2の複数のMOSトランジスタは、前記サーチライン対から出力される信号によって制御され、
前記TCAMは予備TCAMセル及びスイッチング回路をさらに備え、
前記スイッチング回路は、
欠陥があると判定された欠陥セルを備えるTCAMセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備TCAMセルの予備カラムに変更し、
前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、
前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、
前記連結トランジスタの第1端には、前記TCAMセルのカラムのビットラインまたはサーチラインが連結され、
前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、
前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、
前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または前記予備TCAMセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結されることを特徴とするTCAM。」

2.補正事項の整理
本件補正による補正事項を整理すると次のとおりである。
(1)補正事項1
補正前の請求項5?7、14、15、20及び21を削除すること。及びそれに伴って、請求項の番号及び引用する請求項の番号を修正すること。

(2)補正事項2
補正前の請求項1の「を備えることを特徴とするTCAM。」を、「を備え、 前記TCAMは予備TCAMセル及びスイッチング回路をさらに備え、 前記スイッチング回路は、 欠陥があると判定された欠陥セルを備えるTCAMセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備TCAMセルの予備カラムに変更し、 前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、 前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、 前記連結トランジスタの第1端には、前記TCAMセルのカラムのビットラインまたはサーチラインが連結され、 前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、 前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、 前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または前記予備TCAMセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結されることを特徴とするTCAM。」と補正して、補正後の請求項1とすること。

(3)補正事項3
補正前の請求項10の「を備えることを特徴とするTCAM。」を、「を備え、 前記TCAMは予備TCAMセル及びスイッチング回路をさらに備え、 前記スイッチング回路は、 欠陥があると判定された欠陥セルを備えるTCAMセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備TCAMセルの予備カラムに変更し、 前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、 前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、 前記連結トランジスタの第1端には、前記TCAMセルのカラムのビットラインまたはサーチラインが連結され、 前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、 前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、 前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または前記予備TCAMセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結されることを特徴とするTCAM。」と補正して、補正後の請求項7とすること。

(4)補正事項4
補正前の請求項18の「を備え、ることを特徴とするTCAM。」を、「を備え、 前記TCAMは予備TCAMセル及びスイッチング回路をさらに備え、 前記スイッチング回路は、 欠陥があると判定された欠陥セルを備えるTCAMセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備TCAMセルの予備カラムに変更し、 前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、 前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、 前記連結トランジスタの第1端には、前記TCAMセルのカラムのビットラインまたはサーチラインが連結され、 前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、 前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、 前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または前記予備TCAMセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結されることを特徴とするTCAM。」と補正して、補正後の請求項13とすること。

(5)補正事項5
補正前の請求項25の「制御されることを特徴とするTCAM。」を、「制御され、 前記TCAMは予備TCAMセル及びスイッチング回路をさらに備え、 前記スイッチング回路は、 欠陥があると判定された欠陥セルを備えるTCAMセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備TCAMセルの予備カラムに変更し、 前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、 前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、 前記連結トランジスタの第1端には、前記TCAMセルのカラムのビットラインまたはサーチラインが連結され、 前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、 前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、 前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または前記予備TCAMセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結されることを特徴とするTCAM。」と補正して、補正後の請求項18とすること。

(6)補正事項6
補正前の請求項26の「前記比較回路が、前記メモリセルに保存されたデータと前記サーチライン対を通じて入力されるデータとを比較する段階と、」の前に、「前記TCAM装置は予備TCAMセル及びスイッチング回路をさらに備え、 前記スイッチング回路は、 欠陥があると判定された欠陥セルを備えるTCAMセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備TCAMセルの予備カラムに変更し、 前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、 前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、 前記連結トランジスタの第1端には、前記TCAMセルのカラムのビットラインまたはサーチラインが連結され、 前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、 前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、 前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または前記予備TCAMセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結され、」を付加して、補正後の請求項19とすること。

3.新規事項の追加の有無、及び補正の目的の適否についての検討
(1)補正事項1について
補正事項1は、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第1号に掲げる請求項の削除を目的とするものに該当する。
また、補正事項1が、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすことは明らかである。

(2)補正事項2?6について
(2-1)まず、従属する請求項を有しない独立請求項である補正前の請求項25についての補正、すなわち、補正事項5について検討する。
補正事項5は、補正前の請求項25に対して、「前記TCAMは予備TCAMセル及びスイッチング回路をさらに備え、 前記スイッチング回路は、 欠陥があると判定された欠陥セルを備えるTCAMセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備TCAMセルの予備カラムに変更し、 前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、 前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、 前記連結トランジスタの第1端には、前記TCAMセルのカラムのビットラインまたはサーチラインが連結され、 前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、 前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、 前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または前記予備TCAMセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結される」という技術的事項を付加するものであると認められる。
この補正により付加された事項は、本願の願書に最初に添付した明細書(以下、本願の願書に最初に添付した明細書、図面を、各々「当初明細書」、「当初図面」といい、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。)の0075段落?0096段落及び当初図面の図6等に記載されているものと認められるから、補正後の請求項18についての補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項5は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(2-2)次に、補正事項5が特許法第17条の2第4項各号に掲げる事項を目的とするものに該当するものであるか否かについて検討すると、当該補正は、補正前の請求項25に係る発明である「TCAM」について、「予備TCAMセル及びスイッチング回路をさらに備え」るという新たな発明特定事項を付加するものであり、補正前の請求項25に係る発明である「TCAM」の発明特定事項を限定するものではないことが明らかである。
したがって、当該補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものには該当しない。
また、当該補正が、特許法第17条の2第4項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
したがって、補正事項5は、特許法第17条の2第4項に規定する要件を満たしていない。

(2-3)また、補正事項2?4及び6についても、補正事項5と同様の理由で、特許法第17条の2第3項に規定する要件は満たすものの、同法第17条の2第4項に規定する要件を満たしていない。

(3)新規事項の追加の有無、及び補正の目的の適否についてのまとめ
以上検討したとおりであるから、本件補正は特許法第17条の2第4項に規定する要件を満たしていない。

4.独立特許要件についての検討
(1)はじめに
上記3.において検討したとおり、本件補正のうちの補正事項2?6は、特許法第17条の2第4項に規定する要件を満たしていないが、仮に、これらの補正が同法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当し、同法第17条の2第4項に規定する要件を満たすものであった場合において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについても予備的に検討する。

(2)補正後の発明
本願の本件補正による補正後の請求項1?21に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?21に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される上記第2.1.に補正後の請求項1として記載したとおりものであり、再掲すると次のとおりである。
「【請求項1】
データを保存する複数のTCAMセルを備えるTCAMであって、
前記それぞれのTCAMセルは、2つのメモリセル及び比較回路を備え、
前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
前記比較回路は、
第1ないし第4NMOSトランジスタを備え、前記第1及び第2NMOSトランジスタは、ドレインがマッチラインに連結され、ゲートが前記メモリセルに連結され、ソースが第3及び第4NMOSトランジスタのドレインに連結され、
前記第3及び第4トランジスタは、ゲートが前記サーチライン対に連結され、ソースがグラウンドに連結され、
前記TCAMは、
どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、
前記欠陥復旧信号の発生によって、前記比較回路に連結された前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路と、を備え、
前記TCAMは予備TCAMセル及びスイッチング回路をさらに備え、
前記スイッチング回路は、
欠陥があると判定された欠陥セルを備えるTCAMセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備TCAMセルの予備カラムに変更し、
前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、
前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、
前記連結トランジスタの第1端には、前記TCAMセルのカラムのビットラインまたはサーチラインが連結され、
前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、
前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、
前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または前記予備TCAMセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結されることを特徴とするTCAM。」

(3)引用刊行物に記載された発明
(3-1)引用例1:特開2002-334585号公報
(3-1-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2002-334585号公報(以下「引用例1」という。)には、図15及び16と共に次の記載がある。

a.「【0001】
【発明の属する技術分野】本発明は半導体記憶装置に係り、例えば、磁気抵抗素子によってデータを記憶するCAMセルを有する半導体記憶装置に関するものである。
【0002】
【従来の技術】データの検索を高速に処理できる機能を有したメモリとして、連想メモリ(AｓｓｏciaｔiｖeMemｏｒｙ)が知られている。連想メモリは内容参照メモリ(CｏnｔenｔAddｒeｓｓableMemｏｒｙ:CAM)とも呼ばれ、データの書き込みや読み出しといった通常のRAM(RandｏmAcceｓｓMemｏｒｙ)が有する記憶機能のほかに、外部から入力されたデータと一致するデータをメモリ内から検索して、そのアドレスを出力する検索機能を有するメモリである。」

b.「【0004】CAMは、一般のメモリと同様に、マトリクス状に配列されたメモリセルの集合体(CAMセルアレイ)を有しており、その各メモリセルはSRAM(SｔaｔicRAM)型やDRAM(DｙnamicRAM)型のデータ記憶回路に加えて、検索データと記憶データとの一致または不一致を判定する論理回路(例えば排他的OR回路)などを含んでいる。またCAMには、メモリセルに論理値’1’または論理値’0’の2値データが記憶される2値CAM(BinaｒｙCAM)と、論理値’1’、論理値’0’または論理値’ｘ’(dｏn’ｔcaｒe)の3値データが記憶される3値CAM(TeｒnaｒｙCAM)の2種類がある。3値CAMにおける論理値’ｘ’は、データの検索時において常に一致が判定される値である。
【0005】以下、DRAM型およびSRAM型の記憶回路を有する従来の3値CAMについて、図15および図16を参照しながら説明する。」

c.「【0015】次に、SRAM型の記憶回路を有する従来の3値CAMについて、図16の回路図を参照しながら説明する。図16に示す3値CAMセルは、n型MOSトランジスタQn7?n型MOSトランジスタQn18およびｐ型MOSトランジスタQｐ1?ｐ型MOSトランジスタQｐ4を有する。
【0016】ｐ型MOSトランジスタQｐ1およびn型MOSトランジスタQn7は、ノードN3を接続中点として、電源電圧Vccと基準電位との間にドレイン-ソース端子が直列に接続されている。また、ゲートがともにノードN4に接続されている。ｐ型MOSトランジスタQｐ2およびn型MOSトランジスタQn8は、ノードN4を接続中点として、電源電圧Vccと基準電位との間にドレイン-ソース端子が直列に接続されている。また、ゲートがともにノードN3に接続されている。ｐ型MOSトランジスタQｐ1およびn型MOSトランジスタQn7と、ｐ型MOSトランジスタQｐ2およびn型MOSトランジスタQn8とは、ともにCMOSインバータを構成しており、このCMOSインバータの入力と出力とがリング状に接続されて、第1の記憶回路が構成されている。
【0017】n型MOSトランジスタQn9は、ビット線BLとノードN3との間にソース-ドレイン端子が接続されており、ゲートがワード線WLaに接続されている。n型MOSトランジスタQn10は、ビット線/BLとノードN4との間にソース-ドレイン端子が接続されており、ゲートがワード線WLaに接続されている。
【0018】ｐ型MOSトランジスタQｐ3およびn型MOSトランジスタQn11は、ノードN5を接続中点として、電源電圧Vccと基準電位との間にドレイン-ソース端子が直列に接続されている。また、ゲートがともにノードN6に接続されている。ｐ型MOSトランジスタQｐ4およびn型MOSトランジスタQn12は、ノードN6を接続中点として、電源電圧Vccと基準電位との間にドレイン-ソース端子が直列に接続されている。また、ゲートがともにノードN5に接続されている。ｐ型MOSトランジスタQｐ3およびn型MOSトランジスタQn11と、ｐ型MOSトランジスタQｐ4およびn型MOSトランジスタQn12とは、ともにCMOSインバータを構成しており、このCMOSインバータの入力と出力とがリング状に接続されて、第2の記憶回路が構成されている。
【0019】n型MOSトランジスタQn13は、ビット線BLとノードN5との間にソース-ドレイン端子が接続されており、ゲートがワード線WLbに接続されている。n型MOSトランジスタQn14は、ビット線/BLとノードN6との間にソース-ドレイン端子が接続されており、ゲートがワード線WLbに接続されている。
【0020】n型MOSトランジスタQn15およびn型MOSトランジスタQn17は、ノードN7を接続中点として、不一致検出線MLと基準電位との間にソース-ドレイン端子が接続されている。n型MOSトランジスタQn15のゲートはノードN4に接続され、n型MOSトランジスタQn17のゲートは検索データ線SLに接続されている。n型MOSトランジスタQn16およびn型MOSトランジスタQn18は、ノードN8を接続中点として、不一致検出線MLと基準電位との間にソース-ドレイン端子が接続されている。n型MOSトランジスタQn16のゲートはノードN5に接続され、n型MOSトランジスタQn18のゲートは検索データ線/SLに接続されている。」

d.「【0021】上述した構成を有する図7の3値CAMセルの一致検索動作について説明する。なお、以降の説明においては、3値CAMセルの記憶データが値‘1’の場合にノードN3およびノードN5がハイレベル、ノードN4およびノードN6がローレベルとなり、値‘0’の場合には各々その逆のレベルとなり、値‘ｘ’の場合にはノードN4およびノードN5がローレベル、ノードN3およびノードN6がハイレベルとなるものとする。また、検索データが値‘1’の場合には検索データ線SLがハイレベル、検索データ線/SLがローレベルとなり、値‘0’の場合には各々その逆のレベルになるものとする。さらに、不一致検出線MLの一端には定電流が供給されているものとする。
【0022】CAMセルの記憶データと検索データとの一致検索が行われる場合、ワード線WLaおよびワード線WLbはローレベルに設定され、上述した第1の記憶回路および第2の記憶回路は記憶データが保持される状態に設定される。
【0023】記憶データが論理値’0’で検索データが論理値’1’の場合、ノードN4がハイレベルとなってn型MOSトランジスタQn15はオン状態のとなり、ノードN5がローレベルとなってn型MOSトランジスタQn16はオフ状態となる。また、検索データ線SLがハイレベルなのでn型MOSトランジスタQn17はオン状態となり、検索データ線/SLがローレベルなのでn型MOSトランジスタQn18はオフ状態となる。したがって、n型MOSトランジスタQn15およびn型MOSトランジスタQn17がともにオン状態となり、不一致検出線MLはローレベルとなる。検索データが論理値’0’で記憶データが論理値’1’の場合には、n型MOSトランジスタQn16およびn型MOSトランジスタQn18がともにオン状態となり、不一致検出線MLは同様にローレベルとなる。
【0024】検索データおよび記憶データがともに論理値’1’の場合には、n型MOSトランジスタQn15およびn型MOSトランジスタQn18がオフ状態となるため、不一致検出線MLはハイレベルに保持される。検索データおよび記憶データがともに論理値’0’の場合には、n型MOSトランジスタQn17およびn型MOSトランジスタQn16がともにオフ状態となるため、不一致検出線MLは同様にハイレベルに保持される。
【0025】また、3値CAMセルの記憶データが論理値’ｘ’の場合には、ノードN4およびノードN5がともにローレベルとなって、n型MOSトランジスタQn15およびn型MOSトランジスタQn16がともにオフ状態となる。したがって、検索データの値にかかわらず、不一致検出線MLはハイレベルに保持される。
【0026】このように、記憶データと検索データとが不一致の場合に不一致検出線MLはローレベルとなり、一致している場合にはハイレベルに保持される。また、共通の不一致検出線MLと、これに並列接続された複数のCAMセルのn型MOSトランジスタQn15?n型MOSトランジスタQn18とによって一種のNOR回路が形成されており、この複数のCAMセルに1つでも記憶データと検索データとが不一致になるCAMセルがあると、共通の不一致検出線MLはローレベルになる。したがって、各ワード線WLに対応するアドレスごとに不一致検出線MLのレベルを判定することにより、検索データと一致する記憶データのアドレスを検索することができる。さらに、3値CAMセルに論理値’ｘ’が記憶されている場合には、検索データの値にかかわらず、不一致検出線MLはハイレベルに保持され、検索データと記憶データとが一致しているものとして判定される。以上が、図16に示す3値CAMセルの一致検索動作の説明である。」

(3-1-2)ここにおいて、図16に記載されているSRAM型の記憶回路を有する3値CAMセルが多数集まって、全体として連想メモリを構成していることは明らかである。
また、0016段落の「ｐ型MOSトランジスタQｐ1およびn型MOSトランジスタQn7は、ノードN3を接続中点として、電源電圧Vccと基準電位との間にドレイン-ソース端子が直列に接続されている。また、ゲートがともにノードN4に接続されている。ｐ型MOSトランジスタQｐ2およびn型MOSトランジスタQn8は、ノードN4を接続中点として、電源電圧Vccと基準電位との間にドレイン-ソース端子が直列に接続されている。また、ゲートがともにノードN3に接続されている。ｐ型MOSトランジスタQｐ1およびn型MOSトランジスタQn7と、ｐ型MOSトランジスタQｐ2およびn型MOSトランジスタQn8とは、ともにCMOSインバータを構成しており、このCMOSインバータの入力と出力とがリング状に接続されて、第1の記憶回路が構成されている。」という記載から、図16に記載された3値CAMセルにおいては、ｐ型MOSトランジスタQｐ1及びn型MOSトランジスタQn7から構成されるCMOSインバータ、並びにｐ型MOSトランジスタQｐ2及びn型MOSトランジスタQn8から構成されるCMOSインバータの入力と出力とがリング状に接続されて第1の記憶回路が構成されていることが明らかである。

(3-1-3)同様にして、0018段落の「ｐ型MOSトランジスタQｐ3およびn型MOSトランジスタQn11は、ノードN5を接続中点として、電源電圧Vccと基準電位との間にドレイン-ソース端子が直列に接続されている。また、ゲートがともにノードN6に接続されている。ｐ型MOSトランジスタQｐ4およびn型MOSトランジスタQn12は、ノードN6を接続中点として、電源電圧Vccと基準電位との間にドレイン-ソース端子が直列に接続されている。また、ゲートがともにノードN5に接続されている。ｐ型MOSトランジスタQｐ3およびn型MOSトランジスタQn11と、ｐ型MOSトランジスタQｐ4およびn型MOSトランジスタQn12とは、ともにCMOSインバータを構成しており、このCMOSインバータの入力と出力とがリング状に接続されて、第2の記憶回路が構成されている。」という記載から、図16に記載された3値CAMセルにおいては、ｐ型MOSトランジスタQｐ3及びn型MOSトランジスタQn11から構成されるCMOSインバータ、並びにｐ型MOSトランジスタQｐ4及びn型MOSトランジスタQn12から構成されるCMOSインバータの入力と出力とがリング状に接続されて第1の記憶回路が構成されていることが明らかである。
また、図16に記載された3値CAMセルにおいては、n型MOSトランジスタQn15?Qn18によって比較回路が構成されていて、当該比較回路は、前記第1の記憶回路及び前記第2の記憶回路に記憶された記憶データと当該比較回路に連結された検索データ線SL及び/SLを介して入力される検索データとを比較していることも明らかである。

(3-1-4)よって、引用例1には次の発明(以下「引用発明1」という。)が記載されているものと認められる。

「SRAM型の記憶回路を有する多数の3値CAMセルを備える連想メモリであって、
前記3値CAMセルは、ｐ型MOSトランジスタQｐ1及びn型MOSトランジスタQn7から構成されるCMOSインバータ、並びにｐ型MOSトランジスタQｐ2及びn型MOSトランジスタQn8から構成されるCMOSインバータの入力と出力とがリング状に接続された第1の記憶回路と、ｐ型MOSトランジスタQｐ3及びn型MOSトランジスタQn11から構成されるCMOSインバータ、並びにｐ型MOSトランジスタQｐ4及びn型MOSトランジスタQn12から構成されるCMOSインバータの入力と出力とがリング状に接続された第2の記憶回路と、n型MOSトランジスタQn15、Qn16、Qn17及びQn18から構成される比較回路とを備え、
前記比較回路は、前記第1の記憶回路及び前記第2の記憶回路に記憶された記憶データと前記比較回路に連結された検索データ線SL及び/SLを介して入力される検索データとを比較し、
比前記比較回路を構成する前記n型MOSトランジスタQn15及びQn16は、ドレインが不一致検出線MLにそれぞれ接続され、ゲートが前記第1の記憶回路の出力及び前記第2の記憶回路の出力にそれぞれ接続され、ソースが前記n型MOSトランジスタQn17及びQn18のドレインにそれぞれ連結され、前記n型MOSトランジスタQn17及びQn18は、ゲートが前記検索データ線SL及び/SLにそれぞれ接続され、ソースがグランド線GNDにそれぞれ接続されていることを特徴とするSRAM型の記憶回路を有する多数の3値CAMセルを備える連想メモリ。」

(3-2)引用例2:特開平5-298891号公報
(3-2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平5-298891号公報(以下「引用例2」という。)には、図16及び17と共に次の記載がある。

a.「【0001】
【産業上の利用分野】この発明は、一般に連想メモリ装置に関し、特に、ダイナミック型連想メモリセルを用いた連想メモリ装置に関する。」

b.「【0018】さらには、CAMの高集積化が進むにつれて予想される製造における歩留りの向上も考慮に入れる必要がある。すなわち、従来からダイナミック型RAMにおける冗長回路は知られているが、ダイナミック型CAMにおける冗長用途のための現実的な回路構成は知られていなかった。したがって、近い将来におけるCAMの高集積化に伴う歩留りの低下を防ぐため、現実的でかつ有効な冗長回路が望まれていた。
【0019】この発明は、上記のような課題を解決するためになされたもので、ダイナミック型連想メモリ装置を実現するための簡単化された回路構成を提供することを目的とする。」

c.「【0060】以下の記載では、図8および図13に示したビット線制御回路を用いたダイナミック型CAMにおける冗長回路構成について説明する。
【0061】図16は、この発明のさらにもう1つ実施例を示すダイナミック型CAMの回路ブロック図である。図16を参照して、ダイナミック型CAM100′は、合計16個のCAMブロック201ないし216を備えたCAMアレイ回路200を含む。各CAMブロック210ないし216は、36個の通常ビット線回路NBCと、1個の冗長ビット線回路RBCとを含む。各通常ビット線回路NBCは、対応する1つのデータ線対DT0、/DT0ないしDT35、/DT35に接続される。冗長ビット線回路RBCは、スペアデータ線対DTS、/DTSに接続される。
【0062】このダイナミック型CAM100′は、さらに、IO線対IO0、/IO0ないしIO35、/IO35に接続されたスイッチ回路10と、スイッチ回路10に接続されたデータドライバ/アンプ回路9と、データ線電位固定回路500ないし535および5Sと、冗長能動化回路60と、クロック信号発生器20とを含む。スイッチ回路10は、各々が対応するIO線対IO0、/IO0ないしIO35、/IO35に接続されたスイッチング回路SW0ないしSW35と、欠陥ラインプログラム回路400ないし435とを含む。各スイッチング回路SW0ないしSW35は、対応する欠陥ラインプログラム回路400ないし435から与えられるプログラム信号NED0ないしNED35に応答して、通常のラインまたは冗長ラインを選択する。
【0063】通常のラインのためのデータ線電位固定回路500ないし535も、欠陥ラインプログラム回路400ないし435から与えられるプログラム信号NED0ないしNED35に応答してそれぞれ動作される。たとえば、データ線DT0、/DT0に関連する回路に欠陥が存在するとき、欠陥ラインプログラム回路400におけるプログラミングにより、高レベルのプログラム信号NED0が出力される。データ線電位固定回路500内に設けられたPMOSトランジスタおよびNMOSトランジスタは、高レベルの信号NED0に応答してオンするので、データ線DT0および/DT0がそれぞれ高レベルおよび低レベルにもたらされる。言い換えると、欠陥が存在するラインのデータ線DT0、/DT0の電位が固定される。一方、スイッチング回路SW0は、高レベルの信号NED0に応答して、冗長用データドライバ/アンプ回路9S側に接続される。」

d.【0064】冗長ラインが使用されないとき、冗長用データ線電位固定回路5S内の2つのヒューズが、電源電位とデータ線DTS、接地電位とデータ線/DTSとの間にそれぞれ接続されている。したがって、冗長ラインが使用されないとき、データ線DTSおよび/DTSは、それぞれ電源電位および接地電位に固定されている。他方、冗長ラインが使用されるとき、冗長用データ線電位固定回路5S内の2つのヒューズが切断される。これにより、データ線対DTS、/DTSの電位の固定が解除され、データ線対DTS、/DTSは、冗長用データドライバ/アンプ回路9Sにより駆動される。
【0065】冗長能動化回路60は、欠陥ラインが存在するとき、言い換えると冗長ラインが使用されるとき、高レベルの冗長能動化信号SPAを発生する。クロック信号発生器20は、外部から与えられる命令コードをデコードし、以下に説明するCAMアレイ回路内の動作において必要な様々なタイミング制御信号を発生する。
【0066】各データドライバ/アンプ回路900ないし935は、データ書込動作において、対応するIO線対IO0、/IO0ないしIO35、/IO35から与えられるデータ信号を増幅し、増幅された信号をデータ線対DT0、/DT0ないしDT35、/DT35に与える。一方、各データドライバ/アンプ回路900ないし935は、データ読出動作において、対応するデータ線対DT0、/DT0ないしDT35、/DT35上のデータ信号を増幅し、増幅された信号を対応するIO線対に転送する。
【0067】図17は、図16に示した冗長能動化回路60の回路図である。図17を参照して、冗長能動化回路60は、CMOSインバータを構成するPMOSトランジスタ61およびNMOSトランジスタ62と、トランジスタ61と62との間に接続されたプログラミングのためのヒューズ63と、ラッチ回路64と、インバータ65とを含む。トランジスタ61および62のゲートは、図16に示したクロック信号発生器20から与えられるリセット信号/RSTを受けるように接続される。インバータ65を介して冗長能動化信号SPAが出力される。」

e.「【0075】次に、動作について説明する。通常ビット線回路NBC内に欠陥が存在するとき、冗長ヒューズ19が切断される。したがって、CAMのスタンバイ状態において、ビット線充電回路16が活性化されなくても、書込回路13などにより放電経路が形成されないので、CAMセルアレイ側に接続されたビット線対BLa、/BLaは常に高レベル(電源電位Vcc)に維持される。したがって、一致検出動作において、欠陥が存在する通常ビット線回路NBCの作用によりマッチ線MLが放電されるのが防がれる。言い換えると、欠陥が存在する通常ビット線回路により、CAMセルアレイにおける検索結果が影響されない。
【0076】なお、通常ビット線回路NBCが接続されているデータ線対DT、/DTは、図16に示した対応するいずれかのデータ線電位固定回路500ないし535により、電源電位および接地電位にそれぞれ固定されているので、センスアンプ14の繰返される活性化により電力消費が増加されるのが防がれる。
【0077】一方、冗長ビット線回路RBCにおいて、冗長回路が使用されないとき、低レベルの冗長能動化信号SPAが与えられる。したがって、トランスファゲート回路17Sがオフするので、CAMセルアレイに接続されている冗長ビット線BLS、/BLSは、冗長ビット線充電回路16Sの作用により常に電源電位に保たれる。したがって、冗長ビット線BLS、/BLSに接続されたCAMセルにより、検索結果が影響されるのが防がれる。
【0078】通常ビット線回路NBCにおける場合と同様に、冗長回路が使用されないとき、冗長データ線DTS、/DTSは、冗長データ線電位固定回路5Sの作用によりそれぞれ電源電位および接地電位に固定される。したがって、冗長用センスアンプ14Sの繰返される活性化により電力消費が増加されるのが防がれる。
【0079】冗長回路が使用されるとき、高レベルの冗長能動化信号SPAが与えられるので、トランスファゲート回路17Sがオンする。したがって、冗長ビット線回路RBCは、欠陥が存在する通常ビット線回路に代わって、通常の動作を行なうことができる。言い換えると、欠陥が存在する通常のビット線回路が、冗長ビット線回路RBCにより等価的に置換される。」

(3-2-2)以上の記載を総合すると、引用例2には次の発明(以下「引用発明2」という。)が記載されているものと認められる。

「高集積化に伴う歩留りの低下を防ぐため、ダイナミック型連想メモリ装置に対して設けられた冗長回路であって、
通常ビット線回路NBCの各々に対応して接続された通常のデータ線対DT0、/DT0ないしDT35、/DT35を備えてなるダイナミック型連想メモリ装置において、欠陥ラインが存在して、冗長ラインが使用されるとき、高レベルの冗長能動化信号SPAを発生する冗長能動化回路60と、冗長ビット線回路RBCに接続されたスペアデータ線対DTS、/DTS及びスイッチング回路SW0ないしSW35からなるスイッチ回路10を更に備え、
たとえば、上記通常のデータ線DT0、/DT0に関連する回路に欠陥が存在するとき、上記冗長能動化回路60から出力される冗長能動化信号SPAを受けて、欠陥ラインプログラム回路400におけるプログラミングにより、高レベルのプログラム信号NED0を出力して、前記スイッチング回路SW0を作動させて、前記通常のデータ線対DT0、/DT0に代えて、前記スペアデータ線対DTS、/DTSを選択することを特徴とするダイナミック型連想メモリ装置。」

(4)補正発明と引用発明1との対比
(4-1)引用発明1の「3値CAMセル」は、補正発明の「TCAMセル」に相当する。
したがって、引用発明1の「SRAM型の記憶回路を有する多数の3値CAMセルを備える連想メモリ」は、補正発明の「データを保存する複数のTCAMセルを備えるTCAM」に相当する。

(4-2)引用発明1の「ｐ型MOSトランジスタQｐ1及びn型MOSトランジスタQn7から構成されるCMOSインバータ、並びにｐ型MOSトランジスタQｐ2及びn型MOSトランジスタQn8から構成されるCMOSインバータの入力と出力とがリング状に接続された第1の記憶回路」及び「ｐ型MOSトランジスタQｐ3及びn型MOSトランジスタQn11から構成されるCMOSインバータ、並びにｐ型MOSトランジスタQｐ4及びn型MOSトランジスタQn12から構成されるCMOSインバータの入力と出力とがリング状に接続された第2の記憶回路」が、それぞれデータを記憶するメモリセルであることは自明であるから、引用発明1の「前記3値CAMセルは、ｐ型MOSトランジスタQｐ1及びn型MOSトランジスタQn7から構成されるCMOSインバータ、並びにｐ型MOSトランジスタQｐ2及びn型MOSトランジスタQn8から構成されるCMOSインバータの入力と出力とがリング状に接続された第1の記憶回路と、ｐ型MOSトランジスタQｐ3及びn型MOSトランジスタQn11から構成されるCMOSインバータ、並びにｐ型MOSトランジスタQｐ4及びn型MOSトランジスタQn12から構成されるCMOSインバータの入力と出力とがリング状に接続された第2の記憶回路と、n型MOSトランジスタQn15、Qn16、Qn17及びQn18から構成される比較回路とを備え」という構成は、補正発明の「前記それぞれのTCAMセルは、2つのメモリセル及び比較回路を備え」という構成に相当する。

(4-3)引用発明1の「検索データ線SL及び/SL」は、補正発明の「サーチライン対」に相当する。
したがって、引用発明1の「前記比較回路は、前記第1の記憶回路及び前記第2の記憶回路に記憶された記憶データと前記比較回路に連結された検索データ線SL及び/SLを介して入力される検索データとを比較し」という構成は、補正発明の「前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し」という構成に相当する。

(4-4)引用発明1の「不一致検出線ML」は、補正発明の「マッチライン」に相当する。
したがって、引用発明1の「n型MOSトランジスタ」「Qn15」、「Qn16」、「Qn17」及び「Qn18」は、各々補正発明の「第1」「NMOSトランジスタ」、「第2NMOSトランジスタ」、「第3」「NMOSトランジスタ」及び「第4NMOSトランジスタ」に相当し、引用発明1の「比前記比較回路を構成する前記n型MOSトランジスタQn15及びQn16は、ドレインが不一致検出線MLにそれぞれ接続され、ゲートが前記第1の記憶回路の出力及び前記第2の記憶回路の出力にそれぞれ接続され、ソースが前記n型MOSトランジスタQn17及びQn18のドレインにそれぞれ連結され、前記n型MOSトランジスタQn17及びQn18は、ゲートが前記検索データ線SL及び/SLにそれぞれ接続され、ソースがグランド線GNDにそれぞれ接続されている」という構成は、補正発明の「第1ないし第4NMOSトランジスタを備え、前記第1及び第2NMOSトランジスタは、ドレインがマッチラインに連結され、ゲートが前記メモリセルに連結され、ソースが第3及び第4NMOSトランジスタのドレインに連結され、前記第3及び第4トランジスタは、ゲートが前記サーチライン対に連結され、ソースがグラウンドに連結され」という構成に相当する。

(4-5)以上を総合すると、補正発明と引用発明1とは、
「データを保存する複数のTCAMセルを備えるTCAMであって、
前記それぞれのTCAMセルは、2つのメモリセル及び比較回路を備え、
前記比較回路は、前記メモリセルに保存されたデータと前記比較回路に連結されたサーチライン対を通じて入力されるデータとを比較し、
前記比較回路は、
第1ないし第4NMOSトランジスタを備え、前記第1及び第2NMOSトランジスタは、ドレインがマッチラインに連結され、ゲートが前記メモリセルに連結され、ソースが第3及び第4NMOSトランジスタのドレインに連結され、
前記第3及び第4トランジスタは、ゲートが前記サーチライン対に連結され、ソースがグラウンドに連結されたTCAM。」

である点で一致し、次の点で相違する。

(相違点)
補正発明は、「前記TCAMは、 どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、 前記欠陥復旧信号の発生によって、前記比較回路に連結された前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路と、を備え、 前記TCAMは予備TCAMセル及びスイッチング回路をさらに備え、 前記スイッチング回路は、 欠陥があると判定された欠陥セルを備えるTCAMセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備TCAMセルの予備カラムに変更し、 前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、 前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、 前記連結トランジスタの第1端には、前記TCAMセルのカラムのビットラインまたはサーチラインが連結され、 前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、 前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、 前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または前記予備TCAMセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結される」という構成を備えているのに対して、引用発明1はそのような構成を備えていない点。

(5)相違点についての当審の判断
(5-1)相違点の整理
上記相違点を分析すると、次のように整理できるから、その各々について検討する。
(5-1-1)相違点a
補正発明は、「前記TCAMは、 どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、 前記欠陥復旧信号の発生によって、前記比較回路に連結された前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路と、を備え、 前記TCAMは予備TCAMセル及びスイッチング回路をさらに備え、前記スイッチング回路は、 欠陥があると判定された欠陥セルを備えるTCAMセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備TCAMセルの予備カラムに変更」するという構成を備えているのに対して、引用発明1はそのような構成を備えていない点。

(5-1-2)相違点b
補正発明は、「前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、 前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、 前記連結トランジスタの第1端には、前記TCAMセルのカラムのビットラインまたはサーチラインが連結され、 前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、 前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、 前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または前記予備TCAMセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結される」という構成を備えているのに対して、引用発明1は、「スイッチング回路」自体を備えておらず、当然「前記スイッチング回路には・・・前記連結トランジスタの第2端に連結される」という構成も備えていない点。

(5-2)相違点aについて
(5-2-1)引用発明2は、「高集積化に伴う歩留りの低下を防ぐ」という技術課題を解決するために、「ダイナミック型連想メモリ装置」において上記(3)(3-2-2)に記載した構成の冗長回路を設けたものであるが、引用発明1と引用発明2とは、共に連想メモリ装置という共通の技術分野に属するとともに、高集積化に伴う歩留りの低下を防ぐということは、連想メモリ装置に限らず半導体集積回路装置の分野に携わる技術者における不断の課題ともいえるものであるから、引用例1及び2に接した当業者であれば、高集積化に伴う歩留りの低下を防ぐために、引用発明1に対して引用発明2を適用し、冗長回路を付加することは、容易になし得たことである。

(5-2-2)そして、引用発明2の「欠陥ラインが存在して、冗長ラインが使用されるとき、高レベルの冗長能動化信号SPAを発生する冗長能動化回路60」が、補正発明の「どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路」に相当することは明らかである。
また、具体的な回路構成は別として、引用発明2の「スイッチ回路10」と補正発明の「スイッチング回路」とは、「ビットライン」「の経路を前記予備TCAMセルの予備カラムに変更」する「スイッチング回路」である点で一致する。
さらに、引用発明2には、「サーチライン対」の取扱いについては明記されていないが、引用発明2において、「データ線DT0、/DT0に関連する回路に欠陥が存在するとき」に、「データ線」(ビットライン)のみならず「サーチライン対」も予備のものに切り換える必要があることは当業者にとって明らかな事項であり、かつ、使用されなくなったラインを電気的に浮かせておかずにグランド電位とすることは当業者が常とう的に行っていることである。

(5-2-3)したがって、引用発明1において、補正発明のように、「前記TCAMは、 どのメモリセルが欠陥を有するかを表す欠陥復旧信号を発生する欠陥復旧信号の発生回路と、 前記欠陥復旧信号の発生によって、前記比較回路に連結された前記サーチライン対のそれぞれのラインをグラウンドに放電させるサーチラインプリチャージ回路と、を備え、 前記TCAMは予備TCAMセル及びスイッチング回路をさらに備え、前記スイッチング回路は、 欠陥があると判定された欠陥セルを備えるTCAMセルのカラムに連結されるビットラインおよびサーチラインの経路を前記予備TCAMセルの予備カラムに変更」するという構成を備えたものとすることは、当業者が容易になし得たことである。
したがって、相違点aは、当業者が適宜なし得た範囲に含まれる程度のことである。

(5-3)相違点bについて
(5-3-1)一般に、メモリ装置において、冗長メモリセルを選択するためのスイッチング回路を、連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、前記連結トランジスタのゲートには、欠陥復旧信号が印加され、前記連結トランジスタの第1端には、メモリセルのカラムからのラインが連結され、前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるラインが連結され、前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または予備メモリセルの予備カラムのラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結されるような構成とし、読み出し及び書き込み回路に連結される各ラインを、欠陥が生じたセルを避けて将棋倒し式に隣のメモリセルのラインと結合させるようにすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記の周知例1及び2にも記載されているように、当業者における周知技術である。

a.周知例1:特開2000-90687号公報

上記周知例1には、図5?7と共に次の記載がある。
「【0001】
【発明の属する技術分野】この発明は、SRAMやDRAM、PROM、EPROM、EEPROM等の半導体記憶装置に係り、詳しくは、列方向にも冗長メモリセルが配置された半導体記憶装置に関する。」
「【0004】そこで、最近では、列方向にも冗長メモリセルを配置した半導体記憶装置が開発されており、その技術は、例えば、特開平7-122096号公報に開示されている。図6は、上記公報に開示された従来の半導体記憶装置の要部の電気的構成例を示す概念図である。この半導体記憶装置は、図6に示すように、列方向にn個のメモリセル列(複数個のメモリセルからなる)1_(1)?1_(n)を有しており、このうち、メモリセル列1_(n)が冗長メモリセル列であり、各メモリセル列1_(1)?1_(n)は対応するビットラインを介して入出力ノード2_(1)?2_(n)に接続されている。また、隣接する入出力ノード2の間には、(n-1)個のスイッチ3_(1)?3_(n-1)が設けられており、各スイッチ3はそれぞれ、端子T_(a)が図中左側の入出力ノード2に接続され、端子T_(b)が図中右側の入出力ノード2に接続され、端子T_(c)が対応する入出力ライン4_(1)?4_(n-1)に接続されている。なお、図示していないが、各メモリセル列1_(1)?1_(n)は行方向に複数のワード線で接続されており、ワード線の1つが活性化されることにより所望のメモリセルが選択されて、読み書きされる。また、メモリセル列1_(1)?1_(n)と入出力ノード2_(1)?2_(n)との間には、センスアンプや列選択回路、リード/ライトバッファなどメモリセルを読み書きする動作に必要な回路が含まれている。図7は、スイッチ3の電気的構成例を示す回路図である。スイッチ3は、トランスファNMOSトランジスタ(以下、トランジスタを省略する)11及び12と、トランスファPMOSトランジスタ(以下、トランジスタを省略する)13及び14と、インバータ15とから構成されている。スイッチ3において、端子T_(d)に"H"レベルの制御電圧が供給されると、トランスファNMOS11がオンし、トランスファPMOS14がオフすると共に、インバータ15の出力電圧が"L"レベルとなるので、トランスファNMOS12がオフし、トランスファPMOS13がオンする。これにより、端子T_(c)が端子T_(a)と接続される。一方、端子T_(d)に"L"レベルの制御電圧が供給されると、トランスファNMOS11がオフし、トランスファPMOS14がオンすると共に、インバータ15の出力電圧が"H"レベルとなるので、トランスファNMOS12がオンし、トランスファPMOS13がオフする。これにより、端子Tcが端子Tbと接続される。以上により、スイッチ3は、選択されたいずれか一方の入出力ノード2と対応する入出力ライン4とを接続する。
【0005】図6において、メモリセル列1_(4)を構成するいずれかのメモリセルが不良メモリセルである(このメモリセル列を不良メモリセル列と呼ぶ)と仮定すると、ヒューズ5_(4)が切断され、メモリセル列1_(4)の左側にある全てのスイッチ3_(1)?3_(3)の端子T_(c)が端子T_(a)に接続されてそれらの左側にある入出力ノード2_(1)?2_(3)に接続されるように切り替えられていると共に、メモリセル列1_(4)の右側にある全てのスイッチ3_(4)?3_(n-1)の端子T_(c)が端子T_(b)に接続されてそれらの右側にある入出力ノード2_(4)?2_(n-1)に接続されるように切り替えられている。このスイッチ3の切替方向を設定するため、図5においては、n個のヒューズ5_(1)?5_(n)が直列に接続され、その一端に電源電圧V_(cc)が印加され、他端が抵抗6を介してグランドGNDに接地されていると共に、隣接するヒューズ5同士の接続点が各スイッチ3の端子T_(d)に接続されており、隣接するヒューズ5同士の接続点の電圧が制御電圧として対応するスイッチ3に供給されている。そして、半導体記憶装置の製品としての良否が検査される際に、不良メモリセル列1(図5の例ではメモリセル列1_(4))の位置に応じてヒューズ5のいずれか(図5の例ではヒューズ5_(4))がレーザ装置などで物理的に切断されることにより、切断されたヒューズ5より電源電圧V_(cc)側の接続点の電圧が"H"レベルに、グランドGND側の接続点の電圧が"L"レベルに設定されて、スイッチ3の切替方向が固定的に設定されている。」

ここにおいて、図7の端子T_(a)には、メモリセル列1_(1)?1_(n)のビットラインが連結され、図7の端子T_(c)は、当該ビットラインに対して読み出し及び書き込みを行うための回路に接続されていることは明らかである。
したがって、上記周知例1には、冗長メモリセルを選択するためのスイッチング回路(図6の「3」)を、連結トランジスタ(図7の「11」)、スイッチングトランジスタ(同「12」)、インバータ(同「15」)が含まれ、前記連結トランジスタのゲートには、欠陥復旧信号が印加され、前記連結トランジスタの第1端には、メモリセルのカラムからのラインが連結され、前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるラインが連結され、前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または予備メモリセルの予備カラムのラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結されるような構成とし、読み出し及び書き込み回路に連結される各ラインを、欠陥が生じたセルを避けて将棋倒し式に隣のメモリセルのラインと結合させるようにすることが記載されているものと認められる。

b.周知例2:特開平11-250687号公報

上記周知例2には、図7と共に次の記載がある。
「【0001】
【発明の属する技術分野】本発明は、冗長メモリセルを有する半導体記憶装置に関し、特に列冗長メモリセルを選択する列冗長選択回路を有する半導体記憶装置に関する。」
「【0037】図7はR/N切替回路150と入出力部160の具体的な構成の一部を示す回路図であり、ビット線BL2?BL4の出力を、入出力部160の入出力信号線I/O2?I/O3に切り替えて出力する部分を示している。同図において、入出力部160は、データ入出力回路51、52で構成され、R/N切替回路150の出力を増幅して、入出力信号線I/O2?I/O3へ出力する。R/N切替回路150は次の要素で構成される。41、42はノーマルセル列NSにつながったビット線BL2、BL3のデータを増幅するデータアンプ、43は冗長セル列RS、即ちビット線BL4からのデータを増幅するデータアンプ、61、62はナンドゲート、P31?P34はP型トランジスタ、N31?N34はN型トランジスタ、IN11、IN12はインバータである。なお、各メモリセルの出力は、センスアンプ(図示せず)で一旦増幅され、ビット線BLを通して、データアンプ41?43に入力される。
【0038】N型トランジスタとP型トランジスタとはソースとドレインが共通に接続され、これらのゲート間にはインバータINが接続され、互いに相補関係をなす信号が印加される。これらN型トランジスタとP型トランジスタとインバータINとで、いわゆるトランスファゲートを構成している。トランジスタN31、P31を第1のトランスファゲートTG1、N32、P32を第2のトランスファゲートTG2、N33、P33を第3のトランスファゲートTG3、N34、P34を第4のトランスファゲートTG4とする。
【0039】第1と第2のトランスファゲートTG1、TG3はナンドゲート61、62の出力が“0”のときソース-ドレイン間がオフし、“1”のときオンする。逆に、第1と第2のトランスファゲートTG2、TG4はナンドゲート61、62の出力が“1”のときソース-ドレイン間がオフし、“0”のときオンする。1つのデータ入出力回路には2つのトランスファゲートTGが接続され、いずれか一方のトランスファゲートTGがオンする構成になっている。このため、2つのデータアンプ、言い換えれば、2つのビット線のいずれかの出力を選択して、1つの入出力線I/Oに出力することができる。
【0040】次に、このR/N切替回路150の動作を説明する。まず、冗長セル列RSを使用せず、冗長選択信号YPRが“0”の場合を説明する。この場合、ビット線切替信号DSWはいかなる状態であってもよい。各ナンドゲート61、62に入力される冗長選択信号YPRが“0”であるので、その出力は“1”となる。したがって、トランスファゲートTG1、TG3はオンして、トランスファゲートTG2、TG4はオフする。その結果、ビット線BL2、BL3のデータは、それぞれデータアンプ41、42、トランスファゲートTG1、TG3、データ出力回路51、52を通して入出力I/O2、I/O3にそれぞれ出力される。
【0041】次に、ビット線BL3につながるノーマルセル列NSに不良セルが存在し、これを冗長セル列RSに置き替える場合を説明する。この場合、冗長選択信号YPRは“1”、ビット線切替信号DSW2は“0”、DSW3は“1”である。ナンドゲート61に入力されるビット線切替信号DSW2は“0”なので、その出力は“1”となる。したがって、トランスファゲートTG1がオンして、TG2がオフする。このため、ビット線BL2のデータが入出力I/O2に出力される。また、ナンドゲート62に入力されるビット線切替信号DSW2は“1”で、かつ冗長選択信号YPRも“1”なので、その出力は“0”となる。したがって、トランスファゲートTG4がオンして、TG3がオフする。このため、ビット線BL4のデータが入出力I/O3に出力される。このように、ビット線BL3に不良セルが存在すると、データアンプ42から出力されるデータを使用せず、データアンプ43の出力、即ち、冗長セル列RSのデータ出力を入出力I/O3に出力するように切り替えることができる。
【0042】次に、ビット線BL2につながるノーマルセル列NSに不良セルが存在し、これを冗長セル列RSに置き替える場合を説明する。この場合、冗長選択信号YPRは“1”、ビット線切替信号DSW2は“1”、DSW3は“1”である。ナンドゲート61、62に入力されるビット線切替信号DSW2、DSW3はともに“1”なので、その出力は“0”となる。したがって、トランスファゲートTG2、TG4がオンして、TG1、TG3がオフする。このため、ビット線BL3、BL4のデータが入出力I/O2、I/O3に出力される。このように、ビット線BL2に不良セルが存在すると、データアンプ41から出力されるデータを使用せず、データアンプ42の出力データを入出力I/O2に出力するように切り替えることができる。」

したがって、上記周知例2には、冗長メモリセルを選択するためのスイッチング回路(図7の「150」)を、連結トランジスタ(同「N31」)、スイッチングトランジスタ(同「N32」)、インバータ(同「IN11」)が含まれ、前記連結トランジスタのゲートには、欠陥復旧信号が印加され、前記連結トランジスタの第1端には、メモリセルのカラムからのラインが連結され、前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるラインが連結され、前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または予備メモリセルの予備カラムのラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結されるような構成とし、読み出し及び書き込み回路に連結される各ラインを、欠陥が生じたセルを避けて将棋倒し式に隣のメモリセルのラインと結合させるようにすることが記載されているものと認められる。

(5-3-2)したがって、周知例1及び2に記載されたような周知技術を勘案すれば、引用発明1に対して引用発明2を適用して冗長回路を付加するに際して、「前記スイッチング回路」を、補正発明のように、「前記スイッチング回路には連結トランジスタ、スイッチングトランジスタ、インバータが含まれ、 前記連結トランジスタのゲートには、前記欠陥復旧信号が印加され、 前記連結トランジスタの第1端には、前記TCAMセルのカラムのビットラインまたはサーチラインが連結され、 前記連結トランジスタの第2端には、読み出し及び書き込み回路に連結されるビットラインまたはサーチラインが連結され、 前記インバータの入力には前記欠陥復旧信号が印加され、前記インバータの出力は前記スイッチングトランジスタのゲートに連結され、 前記スイッチングトランジスタの第1端には、次の連結トランジスタの第1端または前記予備TCAMセルの予備カラムのビットライン若しくはサーチラインが接続され、前記スイッチングトランジスタの第2端は前記連結トランジスタの第2端に連結される」という構成とすることは、当業者が適宜なし得たことである。
したがって、相違点bは当業者が適宜なし得た範囲に含まれる程度のことである。

(5-4)相違点についての判断のまとめ
以上検討したとおりであるから、補正発明と引用発明1との相違点は、周知技術を勘案しつつ、引用発明2を適用することにより、当業者が容易になし得た範囲に含まれる程度のものである。
したがって、補正発明は、周知技術を勘案することにより、引用発明1及び2に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(6)独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しないものである。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第4項に規定する要件を満たしておらず、また、仮に当該要件を満たしている場合であっても、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。
したがって、本件補正は、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成22年7月23日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?28に係る発明は、平成21年4月28日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?28に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.に補正前の請求項1として記載したとおりのものである。
一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2002-334585号公報(引用例1)には、上記第2.4.(3)(3-1)に記載したとおりの事項、及び発明(引用発明1)が記載されているものと認められ、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平5-298891号公報(引用例2)には、上記第2.4.(3)(3-2)に記載したとおりの事項、及び発明(引用発明2)が記載されているものと認められる。
そして、本願発明に対して技術的事項を付加した発明である補正発明は、上記第2.4.において検討したとおり、引用発明1及び2に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明1及び2に基づいて当業者が容易に発明をすることができたものである。

したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-10-06 
結審通知日 2011-10-11 
審決日 2011-10-24 
出願番号 特願2004-128726(P2004-128726)
審決分類 P 1 8・ 57- Z (G11C)
P 1 8・ 575- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 北島 健次
特許庁審判官 酒井 英夫
西脇 博志
発明の名称 カラム欠陥復旧が可能なCAM及びカラム欠陥復旧方法  
代理人 渡邊 隆  
代理人 実広 信哉  
代理人 志賀 正武  

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