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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1253280
審判番号 不服2010-27366  
総通号数 148 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-04-27 
種別 拒絶査定不服の審決 
審判請求日 2010-12-03 
確定日 2012-03-07 
事件の表示 平成10年特許願第153922号「サブスレッショルド漏れ電流が最悪の条件に設定され得る、メモリのリフレッシュ動作を検査する方法」拒絶査定不服審判事件〔平成11年 1月22日出願公開、特開平11- 16394〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は,平成10年5月19日(パリ条約による優先権主張1997年5月19日,アメリカ合衆国)の出願であって,平成17年5月17日,平成20年7月29日及び平成21年10月9日にそれぞれ手続補正書が提出されたが,平成22年8月3日付けで拒絶査定がされ,これに対して同年12月3日に審判請求がされたものである。

2.本願発明について
本願の請求項1?5に係る発明のうち,請求項1に係る発明は,平成21年10月9日に提出された手続補正書によって補正された明細書及び図面の記載からみて,その特許請求の範囲の請求項1に記載された事項により特定される,以下のとおりのものである。(以下「本願発明」という。)

「【請求項1】
メモリアレイのリフレッシュ動作を検査する方法であって,前記メモリアレイは第1のメモリセル行および第2のメモリセル行を含み,前記第1のメモリセル行は記憶値を記憶するように構成された第1のメモリセルを含み,第2のメモリセル行は第2のメモリセルを含み,前記方法が,
前記記憶値として論理的HIGHの値を前記第1のメモリセル行のメモリセルに記憶させるステップ;
論理的LOWの値を前記第2のメモリセル行のメモリセルに記憶させるステップ;
前記第2のメモリセル行のメモリセルから前記記憶値を読み取ること,もしくは,前記第2のメモリセル行のメモリセルに論理的LOWの値を記憶させること,を所定ループ数繰り返すことによって,指定されたリフレッシュ間隔と実質的に等しい期間にわたり,前記第2のメモリセル行のメモリセルに接続されたライトビット線を論理的LOWレベルに駆動するステップであって,前記論理的LOWレベルが前記ライトビット線上で維持される,前記駆動するステップ;
前記第1のメモリセル行のメモリセルから前記記憶値を読み取るステップ;
前記第1のメモリセル行のメモリセルから読取った記憶値が,論理的HIGHの値に等しい場合,これに応じて前記第1のメモリセルが正しく動作していることを示すステップ;および前記記憶値が論理的LOWの値に等しい場合,これに応じて前記第1のメモリセルが動作不良であることを示すステップ;
を含むメモリアレイのリフレッシュ動作を検査する方法。」

3.刊行物に記載された発明
(1)特開昭51-49641号公報
原査定の拒絶の理由に引用され,本願の優先日前に日本国内において頒布された刊行物である特開昭51-49641号公報(以下「引用例」という。)には,第1図及び第2図とともに以下の記載がある。(下線は当審において付加。以下同様。)

ア 発明が関する分野
「本発明はダイナミック型ICメモリの試験方法に関し,特にICメモリ素子内部の書き込みデータ線が,書き込みゲート電界効果トランジスタ1個を介し,情報保持ゲート電界効果トランジスタに接続されるような記憶セル構造を持つダイナミック型ICメモリの試験手法に関する。」(1ページ右下欄1?6行)

イ 従来方法の欠点及び発明の目的
「ダイナミック型ICメモリにおいて,その試験を行う際には,・・・,第2にダイナミック型ICメモリであるために各記憶セルが情報保持時間を十分に有していることを調べる試験とがある。上記第1の試験には・・・,また第2の試験には例えばホールド試験法等が存在するが,該ホールド試験法はすべての記憶セルに任意の同一データを書き込み,情報保持時間後にそれらの記憶内容を読み出し,次いですべての記憶セルに前記データとは別の同一データを書き込み,情報保持時間後にそれらを読み出す方法である。従って実際の使用にあたっては情報保持時間中に書き込み又は読み出し等のアクセスが行われるにも拘わらず,それらの予想されるアクセスによる妨害の影響を試験することはできず,結局従来の方法では実際の使用に即した安定性及び信頼度の高い記憶装置の試験をすることができない欠点があった。
本発明は,従来の方法に内在する上記欠点を克服する為になされたものであり,従って本発明の目的は,試験すべき番地以外の記憶セルに連続書き込み動作を行うことにより,試験すべき番地の記憶セルの記憶ビットが影響を受けているかどうかを調べ且つ記憶セルが情報保持時間を十分に有しているかどうかを調べる為の,実際の使用に即した安定性及び信頼性の高い新規な記憶装置の試験方法を提供することにある。」(1ページ右下欄7行?2ページ左上欄16行)

ウ 本発明における試験方法
「本発明における試験方法は,試験すべき番地以外の記憶セルを選択し,その記憶セルにデータを書き込む試験ステップと,試験すべき番地の記憶セルのデータを読み出す試験ステップとの組み合わせによって構成される。
即ち,ICメモリ素子内部の書き込みデータ線が書き込みゲート電界効果トランジスタ1個を介し,情報保持ゲート電界効果トランジスタに接続されるような記憶セル構造をもつダイナミック型ICメモリの場合に於いて,データの保持及び書き込みは書き込みデータ線の電位と書き込みゲート電界効果トランジスタのゲート電位との関係によって行われ,書き込みゲート電界効果トランジスタのゲート電位は固定されているが,書き込みデータ線の電位は固定されていなくて容量性結合ノイズ電圧を受けやすくなっている時期があることに注目し,試験すべき番地以外の記憶セルにダイナミック型ICメモリの保証する情報保持時間の間,試験すべき番地の記憶ビットの内容と反対のデータを連続的に書きこむステップ及び情報保持時間後に試験すべき番地の記憶セルのデータを読み出すステップを組み合わせて実行する。これにより,試験すべき番地以外の記憶ビットに連続的にデータを書き込むことによる妨害に対して,試験すべき番地の安定性を試験すると同時に,各記憶セルが情報保持時間を十分に有しているかどうかを調べる試験を行うものである。」(2ページ左上欄17行?左下欄3行)

エ ダイナミック型MOSメモリの部分回路
「第1図は,周知の3トランジスタ型記憶セルを使用したダイナミック型MOSメモリの部分回路図である。図に於いて参照番号1は記憶セルにデータを書き込むための書き込みデータ線,2,3は記憶セルにデータを書き込むための書き込みアドレス線,4,5は記憶セルのデータを読み出すための読み出しアドレス線,6は記憶セルのデータを読み出すための読み出しデータ線である。CS1,CS2は2進情報を記憶する容量,CL1は書き込みデータ線1の容量,CL2は読み出しデータ線6の容量を夫々示している。Q1,Q2,Q3は記憶セル1を構成し,前記容量CS1の充電又は放電状態の読み出し及び書き込みのためのスイッチ回路として働く電界効果トランジスタである。Q4,Q5,Q6は記憶セル2を構成し,前記容量CS2の充電及び放電状態の読み出し及び書き込みのためのスイッチ回路として働く電界効果トランジスタを示している。Q7は書き込み時に外部データを書き込みデータ線1に伝える電界効果トランジスタであり,Q8は外部へデータを読み出すための電界効果トランジスタである。CXはトランジスタQ7と書き込みデータ線1との結合容量を示している。Q9,Q10は記憶セル1,記憶セル2のデータを保持するためにトランジスタQ1,Q4を“オフ”にさせるための電界効果トランジスタである。」(2ページ左下欄6行?右下欄11行)

オ 動作の詳細
「今試験すべき番地の記憶セルを記憶セル2とし,該記憶セル2の容量CS2が充電されていて高電位にあって保持され,即ち“1”を書き込まれて記憶されていると仮定する。トランジスタQ10は“オン”状態にあり,書き込みアドレス線2はアース電位にひかれて固定されている。容量CS2の充電状態を保持しておくためには,トランジスタQ4のゲート電位と書き込みデータ線1の電位との差電位はトランジスタQ4のしきい値電圧以下でなければならない。次に試験すべき番地以外の番地の記憶セルを記憶セル1とし,該記憶セル1に試験しようとする番地の記憶ビットの内容と反対のデータを連続的に書き込み,容量CS2の充電状態とは逆に容量CS1を放電状態にする。その際にトランジスタQ1,Q7は“オン”状態になり,容量CS1,CL1の電荷を放電した後に,トランジスタQ1,Q7は“オフ”になる。書き込みデータ線1はトランジスタQ7が“オフ”になった後はアース方向にひっぱられた状態の浮遊電位となり,容量性結合ノイズ電圧の影響を受けやすい。たとえば,トランジスタQ7のゲートに印加されていたパルスがトランジスタQ7を“オフ”にするために立ち下がり始めると結合容量CXを通じて書き込みデータ線1に容量性結合ノイズ電圧を生じ,容量CL1の電位はアース電位以下となる。このときトランジスタQ4のしきい値電圧が低いとトランジスタQ4は少し“オン”状態となり,容量CS2の電荷をトランジスタQ4を通じて放電しはじめ,容量CS2の電位は下がる。しかしながら,書き込みデータ線1が再びパルスを印加されてプリチャージされればトランジスタQ4は“オフ”になるので,容量CS2からの放電は中止する。書き込みデータ線が再びプリチャージされるような場合には,記憶セル1に1回の書き込みを行っただけでは容量CS2の電位は下がっても誤動作にはならないかもしれない。しかるに連続的に記憶セル1に書き込みを行うと容量CS2の電位はますます下がり,ついにはトランジスタQ5のしきい値電圧以下となりその際には記憶セルの内容は全く逆転することになる。従って引き続いて情報保持時間を経過後に記憶セル2のデータを読み出すと,前に書き込まれた内容“1”とは逆の“0”が読み出される。即ちその場合には記憶セル2はダイナミック型ICメモリの保証する情報保持時間を有していないと判断される。逆に情報保持時間後に記憶セル2の内容を読み出すことによって,前に書き込んだ情報と同一内容が得られれば,記憶セル2は情報保持時間を十分に有していると判断される。
ここで,誤動作を起こす方向は記憶セルの内容が必ず充電状態から放電状態へ変化する方向であり,PN接合のリーク電流で記憶セルの内容が充電状態から放電状態へ変化するのと同じ方向である。」(3ページ左上欄12行?右下欄5行)

カ 発明の効果
「本発明の試験方法は,上述のような誤動作をみつけだすために,ダイナミック型ICメモリの保証する情報保持時間の間は,試験すべき番地以外の記憶セルに,試験すべき番地の記憶ビットの内容と反対のデータを連続的に書き込み,情報保持時間後に,試験すべき番地の記憶セルのデータを読み出す試験法であり,本発明によれば,情報保持時間中にもアクセスされる状態で試験されるので,実際の使用に即した安定性及び信頼性の高い記憶装置の試験が達成される。」(3ページ右下欄6?15行)

キ n×mビットの記憶マトリックスにおける試験動作
「第2図はn×mビットの記憶マトリックスからなるダイナミック型ICメモリの模式図であり,X1?Xnはリフレッシュに関係する行アドレスであり,Y1?Ymは列アドレスである。表1は第2図の場合のメモリマトリックスにおける本発明の試験方法を示すものであり,試験動作は表1の項番の順序に従って行われる。

」(3ページ右下欄16行?4ページ左上欄2行)

・ここにおいて,上記ウには「本発明における試験方法は,試験すべき番地以外の記憶セルを選択し,その記憶セルにデータを書き込む試験ステップと,試験すべき番地の記憶セルのデータを読み出す試験ステップとの組み合わせによって構成される。」,「試験すべき番地以外の記憶セルにダイナミック型ICメモリの保証する情報保持時間の間,試験すべき番地の記憶ビットの内容と反対のデータを連続的に書きこむステップ及び情報保持時間後に試験すべき番地の記憶セルのデータを読み出すステップを組み合わせて実行する。」,及び「これにより,試験すべき番地以外の記憶ビットに連続的にデータを書き込むことによる妨害に対して,試験すべき番地の安定性を試験すると同時に,各記憶セルが情報保持時間を十分に有しているかどうかを調べる試験を行うものである。」との記載がある。
一方,上記キの記載(表1を含む)及び第2図を参照すると,「n×mビットの記憶マトリックスからなるダイナミック型ICメモリ」は,「リフレッシュに関係する行アドレスであ」る「X1?Xn」を有し,表1の項番2においては「行アドレスをX1に固定し,Y1?Ym方向にデータ“1”を書き込」み,次いで同項番3において,「項番2の動作を情報保持時間の間繰り返」している。さらに,同項番1において「全記憶ビットにデータ“0”を書き込」み,同項番4において「行アドレスX1につながる以外のすべての記憶ビットのデータ“0”を読み出」している。これらの記載を,上記ウに記載された「本発明における試験方法」と対照させると,「項番2の動作を情報保持時間の間繰り返す」ことが「試験すべき番地以外の記憶セルにダイナミック型ICメモリの保証する情報保持時間の間,試験すべき番地の記憶ビットの内容と反対のデータを連続的に書きこむステップ」に対応し,「行アドレスX1につながる以外のすべての記憶ビットのデータ“0”を読み出す」ことが「情報保持時間後に試験すべき番地の記憶セルのデータを読み出すステップ」に対応することは明らかである。
そうすると,上記表1に係る試験方法のうち項番1?4に係る部分において,試験すべき番地以外の番地は,項番2の「行アドレス」が「X1」である番地であり,試験すべき番地は,「行アドレス」が「X1?Xn」のうち「X1」以外である番地であることが分かる。すなわち,表1のうち項番1?4に係る部分においては,全記憶セルにデータ“0”を書き込み,次いで,試験すべき行アドレス以外の行アドレスをX1として,残りの行アドレスX2?Xnを試験すべき行アドレスとし,前記試験すべき行アドレス以外の行アドレスX1の記憶セルにデータ“1”を書き込み,試験すべき行アドレスX2?Xnの記憶セルは,先に書き込まれたデータ“0”のままとされていると言える。
さらに,上記オの記載も参酌すると,前記項番4において読み出されたデータが,書き込まれた内容“0”とは逆の“1”であった場合は,当該記憶セルはダイナミック型ICメモリの保証する情報保持時間を有していないと判断し,また,前に書き込んだ情報と同一内容が得られた場合は,当該記憶セルはダイナミック型ICメモリの保証する情報保持時間を有していると判断することは明らかである。

・上記オには「今試験すべき番地の記憶セルを記憶セル2とし,該記憶セル2の容量CS2が充電されていて高電位にあって保持され,即ち“1”を書き込まれて記憶されていると仮定する」,及び「試験すべき番地以外の番地の記憶セルを記憶セル1とし,該記憶セル1に試験しようとする番地の記憶ビットの内容と反対のデータを連続的に書き込み,容量CS2の充電状態とは逆に容量CS1を放電状態にする」との記載がある。そして,「連続的に記憶セル1に書き込みを行うと容量CS2の電位はますます下がり,ついにはトランジスタQ5のしきい値電圧以下となりその際には記憶セルの内容は全く逆転することになる。従って引き続いて情報保持時間を経過後に記憶セル2のデータを読み出すと,前に書き込まれた内容“1”とは逆の“0”が読み出される。即ちその場合には記憶セル2はダイナミック型ICメモリの保証する情報保持時間を有していないと判断される。」,及び「逆に情報保持時間後に記憶セル2の内容を読み出すことによって,前に書き込んだ情報と同一内容が得られれば,記憶セル2は情報保持時間を十分に有していると判断される。」との記載から,「試験すべき番地の記憶セル」,すなわち「記憶セル2」のデータを読み出して,「前に書き込まれた内容“1”とは逆の“0”が読み出され」たときは,「記憶セル2はダイナミック型ICメモリの保証する情報保持時間を有していないと判断され」,「前に書き込んだ情報と同一内容が得られれば,」「記憶セル2はダイナミック型ICメモリの保証する情報保持時間を有して」いると判断されることは明らかである。

以上を総合すると,引用例には以下の発明が記載されているものと認められる。(以下「引用発明」という。)

「リフレッシュに関係する行アドレスX1?Xnと列アドレスY1?Ymを有する,n×mビットの記憶マトリックスからなるダイナミック型ICメモリについて,各記憶セルが保証する情報保持時間を有しているか否かを試験する方法であって,
全記憶セルにデータ“0”を書き込み,
次いで,試験すべき行アドレス以外の行アドレスをX1として,残りの行アドレスX2?Xnを試験すべき行アドレスとし,前記試験すべき行アドレス以外の行アドレスX1の記憶セルにデータ“1”を書き込み,試験すべき行アドレスX2?Xnの記憶セルは,先に書き込まれたデータ“0”のままとし,
次いで,試験すべき行アドレス以外の行アドレスX1の記憶セルにダイナミック型ICメモリの保証する情報保持時間の間,試験すべき行アドレスX2?Xnの記憶セルの内容と反対のデータである“1”を連続的に書きこむステップ,
情報保持時間後に試験すべき行アドレスX2?Xnの記憶セルのデータを読み出すステップ,
前記試験すべき行アドレスX2?Xnの記憶セルのデータを読み出すステップにおいて読み出されたデータが,書き込まれた内容“0”とは逆の“1”であった場合は,当該記憶セルはダイナミック型ICメモリの保証する情報保持時間を有していないと判断し,また,前に書き込んだ情報と同一内容が得られた場合は,当該記憶セルはダイナミック型ICメモリの保証する情報保持時間を有していると判断するステップ,を含む
n×mビットの記憶マトリックスからなるダイナミック型ICメモリについて,各記憶セルが保証する情報保持時間を有しているか否かを試験する方法。」

4.対比
(1)本願発明と引用発明とを対比する。
・引用発明の「リフレッシュに関係する行アドレスX1?Xnと列アドレスY1?Ymを有する,n×mビットの記憶マトリックスからなるダイナミック型ICメモリ」は,当然にn×m個の「各記憶セル」を有しているから,本願発明の,「メモリアレイ」であって「第1のメモリセル行および第2のメモリセル行を含み,前記第1のメモリセル行は記憶値を記憶するように構成された第1のメモリセルを含み,第2のメモリセル行は第2のメモリセルを含」むものに相当する。

・引用発明の「各記憶セルが保証する情報保持時間を有しているか否かを試験する方法」は,「各記憶セル」がメモリアレイを構成するものであり,また「情報保持時間を有しているか否か」は所定の時間間隔のリフレッシュ動作によって確実にリフレッシュされるか否かにかかわる事項であるから,本願発明の「メモリアレイのリフレッシュ動作を検査する方法」に相当すると言える。

・引用発明の「全記憶セルにデータ“0”を書き込み, 次いで,試験すべき行アドレス以外の行アドレスをX1として,残りの行アドレスX2?Xnを試験すべき行アドレスとし,前記試験すべき行アドレス以外の行アドレスX1の記憶セルにデータ“1”を書き込み,試験すべき行アドレスX2?Xnの記憶セルは,先に書き込まれたデータ“0”のままと」することは,結果として,行アドレスX1の記憶セルにデータ“1”を書き込み,行アドレスX2?Xnの記憶セルにデータ“0”を書き込むことに当たる。また,本願発明においては,「第1のメモリセル行のメモリセルの動作が正しく動作している」か「動作不良である」かが検査される。それゆえ,引用発明の「試験すべき行アドレス以外の行アドレスX1の記憶セル」は本願発明の「第2のメモリセル行のメモリセル」に対応し,引用発明の「試験すべき行アドレスX2?Xnの記憶セル」は本願発明の「第1のメモリセル行のメモリセル」に対応すると言える。
そうすると,引用発明の「全記憶セルにデータ“0”を書き込み, 次いで,試験すべき行アドレス以外の行アドレスをX1として,残りの行アドレスX2?Xnを試験すべき行アドレスとし,前記試験すべき行アドレス以外の行アドレスX1の記憶セルにデータ“1”を書き込み,試験すべき行アドレスX2?Xnの記憶セルは,先に書き込まれたデータ“0”のままと」することと,本願発明の「記憶値として論理的HIGHの値を前記第1のメモリセル行のメモリセルに記憶させるステップ」及び「論理的LOWの値を前記第2のメモリセル行のメモリセルに記憶させるステップ」とは,「記憶値としてある値を前記第1のメモリセル行のメモリセルに記憶させるステップ;」及び「前記第1のメモリセル行のメモリセルに記憶させた値とは逆の値を,前記第2のメモリセル行のメモリセルに記憶させるステップ;」である点で共通する。

・本願発明の「前記第2のメモリセル行のメモリセルから前記記憶値を読み取ること,もしくは,前記第2のメモリセル行のメモリセルに論理的LOWの値を記憶させること」は択一的な記載であるから,いずれか一方を備えれば足りる構成である。
また,引用発明の「試験すべき行アドレス以外の行アドレスX1の記憶セルにダイナミック型ICメモリの保証する情報保持時間の間,試験すべき行アドレスX2?Xnの記憶セルの内容と反対のデータである“1”を連続的に書きこむステップ」において,「ダイナミック型ICメモリの保証する情報保持時間」は一定の値であり,また,通常,「“1”を」1回「書きこむ」のに要する時間も一定の値と言えるから,「ダイナミック型ICメモリの保証する情報保持時間の間,試験すべき行アドレスX2?Xnの記憶セルの内容と反対のデータである“1”を連続的に書きこむ」回数も一定と言うことができる。また,「反対のデータである“1”を連続的に書きこむ」ことは,同じ動作を繰り返すこと,すなわち「ループ」しているから,「連続的に書き込む」回数は「ループ数」であると言える。
それゆえ,引用発明の「試験すべき行アドレス以外の行アドレスX1の記憶セルにダイナミック型ICメモリの保証する情報保持時間の間,試験すべき行アドレスX2?Xnの記憶セルの内容と反対のデータである“1”を連続的に書きこむステップ」と,本願発明の「前記第2のメモリセル行のメモリセルから前記記憶値を読み取ること,もしくは,前記第2のメモリセル行のメモリセルに論理的LOWの値を記憶させること,を所定ループ数繰り返すことによって,指定されたリフレッシュ間隔と実質的に等しい期間にわたり,前記第2のメモリセル行のメモリセルに接続されたライトビット線を論理的LOWレベルに駆動するステップであって,前記論理的LOWレベルが前記ライトビット線上で維持される,前記駆動するステップ」とは,「前記第2のメモリセル行のメモリセルから前記記憶値を読み取ること,もしくは,前記第2のメモリセル行のメモリセルに,前記第1のメモリセル行のメモリセルに記憶させた値とは逆の値を記憶させること,を所定ループ数繰り返すステップ」である点で共通する。

・引用発明の「情報保持時間後に試験すべき行アドレスX2?Xnの記憶セルのデータを読み出すステップ」は,本願発明の「前記第1のメモリセル行のメモリセルから前記記憶値を読み取るステップ」に対応する。

・本願発明の「前記第1のメモリセル行のメモリセルから読取った記憶値が,論理的HIGHの値に等しい場合,これに応じて前記第1のメモリセルが正しく動作していることを示すステップ;および前記記憶値が論理的LOWの値に等しい場合,これに応じて前記第1のメモリセルが動作不良であることを示すステップ」においては,「・・・に等しい場合,これに応じて」とあるとおり,「前記第1のメモリセルが正しく動作している」か「前記第1のメモリセルが動作不良である」かを判断することを包含する。
また,本願発明における「論理的HIGHの値」は,先行するステップにおいて「第1のメモリセル行のメモリセルに記憶させ」た値である。
従って,引用発明の「前記試験すべき行アドレスX2?Xnの記憶セルのデータを読み出すステップにおいて読み出されたデータが,書き込まれた内容“0”とは逆の“1”であった場合は,当該記憶セルはダイナミック型ICメモリの保証する情報保持時間を有していないと判断し,また,前に書き込んだ情報と同一内容が得られた場合は,当該記憶セルはダイナミック型ICメモリの保証する情報保持時間を有していると判断する」ことと,本願発明の「前記第1のメモリセル行のメモリセルから読取った記憶値が,論理的HIGHの値に等しい場合,これに応じて前記第1のメモリセルが正しく動作していることを示すステップ;および前記記憶値が論理的LOWの値に等しい場合,これに応じて前記第1のメモリセルが動作不良であることを示すステップ」とは,「前記第1のメモリセル行のメモリセルから読取った記憶値が,先行するステップにおいて記憶させた値に等しい場合,これに応じて前記第1のメモリセルが正しく動作しているとするステップ;および前記記憶値が先行するステップにおいて記憶させた値とは逆の値に等しい場合,これに応じて前記第1のメモリセルが動作不良であるとするステップ」である点で共通する。

(2)一致点及び相違点
上記(1)から,本願発明と引用発明とは,
「メモリアレイのリフレッシュ動作を検査する方法であって,前記メモリアレイは第1のメモリセル行および第2のメモリセル行を含み,前記第1のメモリセル行は記憶値を記憶するように構成された第1のメモリセルを含み,第2のメモリセル行は第2のメモリセルを含み,前記方法が,
前記記憶値としてある値を前記第1のメモリセル行のメモリセルに記憶させるステップ;
前記第1のメモリセル行のメモリセルに記憶させた値とは逆の値を,前記第2のメモリセル行のメモリセルに記憶させるステップ;
前記第2のメモリセル行のメモリセルから前記記憶値を読み取ること,もしくは,前記第2のメモリセル行のメモリセルに,前記第1のメモリセル行のメモリセルに記憶させた値とは逆の値を記憶させること,を所定ループ数繰り返すステップ;
前記第1のメモリセル行のメモリセルから前記記憶値を読み取るステップ;
前記第1のメモリセル行のメモリセルから読取った記憶値が,先行するステップにおいて記憶させた値に等しい場合,これに応じて前記第1のメモリセルが正しく動作しているとするステップ;および前記記憶値が先行するステップにおいて記憶させた値とは逆の値に等しい場合,これに応じて前記第1のメモリセルが動作不良であるとするステップ;
を含むメモリアレイのリフレッシュ動作を検査する方法。」
の点で一致する。

一方,両者は,以下の各点で相違する。
《相違点1》
本願発明においては,「第1のメモリセル行のメモリセルに記憶させ」る記憶値を「論理的HIGH」とし,「第2のメモリセル行のメモリセルに記憶させ」,また「前記第2のメモリセル行のメモリセルに記憶させること,を所定ループ数繰り返」すにあたり,記憶させる記憶値を「論理的LOW」とし,「前記第1のメモリセル行のメモリセルから読取った記憶値が,論理的HIGHの値に等しい場合,これに応じて前記第1のメモリセルが正しく動作して」おり,「前記記憶値が論理的LOWの値に等しい場合,これに応じて前記第1のメモリセルが動作不良である」としているのに対して,
引用発明においては,本願発明の「第1のメモリセル行のメモリセル」に対応する「試験すべき行アドレスX2?Xnの記憶セル」には,「データ“0”を書き込み」,本願発明の「第2のメモリセル行のメモリセル」に対応する「試験すべき行アドレス以外の行アドレスX1の記憶セル」には,「データ“1”を書き込み」または「データ」「“1”を連続的に書き込」み,「試験すべき行アドレスX2?Xnの記憶セルのデータを読み出すステップにおいて読み出されたデータが,“1”であった場合」は,当該記憶セルは動作不良とし,「前に書き込んだ情報と同一内容が得られた場合」(すなわちデータ“0”)は,当該記憶セルは正しく動作しているとしている点。

《相違点2》
本願発明においては,「前記第2のメモリセル行のメモリセルから前記記憶値を読み取ること,もしくは,前記第2のメモリセル行のメモリセルに論理的LOWの値を記憶させること,を所定ループ数繰り返すことによって,指定されたリフレッシュ間隔と実質的に等しい期間にわたり,前記第2のメモリセル行のメモリセルに接続されたライトビット線を論理的LOWレベルに駆動するステップであって,前記論理的LOWレベルが前記ライトビット線上で維持される,前記駆動するステップ」を備えるのに対して,
引用発明は,「前記第2のメモリセル行のメモリセルから前記記憶値を読み取ること,もしくは,前記第2のメモリセル行のメモリセルに,前記第1のメモリセル行のメモリセルに記憶させた値とは逆の値を記憶させること,を所定ループ数繰り返すステップ」に対応する構成を備えるものの,「指定されたリフレッシュ間隔と実質的に等しい期間にわたり,前記第2のメモリセル行のメモリセルに接続されたライトビット線を論理的LOWレベルに駆動するステップであって,前記論理的LOWレベルが前記ライトビット線上で維持される,前記駆動する」構成は備えていない点。

《相違点3》
本願発明においては,場合に応じて「前記第1のメモリセルが正しく動作していることを示すステップ」及び「前記第1のメモリセルが動作不良であることを示すステップ」を備えるのに対して,
引用発明は,場合に応じて,「前記第1のメモリセルが正しく動作しているとするステップ」及び「前記第1のメモリセルが動作不良であるとするステップ」に対応する構成は備えるものの,正しく動作していることを「示す」こと,及び,動作不良であることを「示す」構成は備えていない点。

5.当審の判断
上記各相違点について検討する。
(1)《相違点1》について
引用例には,前記3.(1)オに摘記したとおり,「試験すべき番地の記憶セルを記憶セル2とし,該記憶セル2の容量CS2が充電されていて高電位にあって保持され,即ち“1”を書き込まれ」,また,「試験すべき番地以外の番地の記憶セルを記憶セル1とし,該記憶セル1に試験しようとする番地の記憶ビットの内容と反対のデータを連続的に書き込」むことが記載されている。さらに,前記3.(1)オに摘記したとおり,「ここで,誤動作を起こす方向は記憶セルの内容が必ず充電状態から放電状態へ変化する方向であり,PN接合のリーク電流で記憶セルの内容が充電状態から放電状態へ変化するのと同じ方向である。」との記載もある。上記「誤動作」の発生を検出すべき対象が「試験すべき番地の記憶セル」であることは自明なことである。したがって,上記各記載からは,「試験すべき番地の記憶セル」を,試験において充電させることは当業者に明らかなことと言える。
それゆえ,引用発明において,「試験すべき行アドレスX2?Xnの記憶セル」には,「データ“0”を書き込み」,「試験すべき行アドレス以外の行アドレスX1の記憶セル」には,「データ“1”を書き込み」または「データ」「“1”を連続的に書き込」み,「試験すべき行アドレスX2?Xnの記憶セルのデータを読み出すステップにおいて読み出されたデータが,“1”であった場合」は,当該記憶セルは動作不良とし,「前に書き込んだ情報と同一内容が得られた場合」(すなわちデータ“0”)は,当該記憶セルは正しく動作しているとすることにおいて,データ“0”とデータ“1”を入れ替えて,「試験すべき行アドレスX2?Xnの記憶セル」には,「データ“1”を書き込み」,「試験すべき行アドレス以外の行アドレスX1の記憶セル」には,「データ“0”を書き込み」または「データ」「“0”を連続的に書き込」み,「試験すべき行アドレスX2?Xnの記憶セルのデータを読み出すステップにおいて読み出されたデータが,“0”であった場合」は,当該記憶セルは動作不良とし,「前に書き込んだ情報と同一内容が得られた場合」(すなわちデータ“1”)は,当該記憶セルは正しく動作しているとすることは,当業者が容易になし得たことといえ,さらに,「データ“1”」を本願発明の「論理的HIGH」に対応させ,「データ“0”」を本願発明の「論理的LOW」に対応させることは,当業者が適宜になし得たことである。
従って,相違点1は当業者が容易になし得たことである。
なお,引用例の表1においては,項番7として「項番1?6の動作をデータを変えて繰り返す」と記載されているところ,記憶ビット(記憶セル)に記憶させるデータは,前記3.(1)エに摘記したように「2進情報」,すなわち通常“1”または“0”のいずれかであるから,「データを変え」るいうことは,データ“1”とデータ“0”を入れ替えることと解される。そうすると,上述のようにデータ“0”と“1”を入れ替えることをせずとも,前記項番7に記載された動作を行うことによって,おのずと相違点1に係る構成は備わるものとも言える。

(2)《相違点2》について
引用例について,前記3.(1)オに摘記した記載によれば,「試験すべき番地以外の番地の記憶セル」である「記憶セル1」に書き込み,すなわち「容量CS1を放電状態にする」際には,書き込みデータ線1はアース電位になることは明らかであり,続いて「容量CS1,CL1の電荷を放電した後に,トランジスタQ1,Q7は“オフ”になる。書き込みデータ線1はトランジスタQ7が“オフ”になった後はアース方向にひっぱられた状態の浮遊電位とな」り,場合によっては,「容量CL1の電位」すなわち書き込みデータ線1の電位は「アース電位以下とな」り,続けて,連続的に記憶セル1に書き込み(「容量CS1を放電状態にする」こと。)がなされる。そうすると,書き込みビット線1が再びパルスを印加されてプリチャージされることはないから,結局,「記憶セル1に試験しようとする番地の記憶ビットの内容と反対のデータを連続的に書き込」む段階においては,書き込みデータ線1はほぼアース電位かそれ以下の電位に維持されて,「トランジスタQ4のしきい値電圧が低いとトランジスタQ4は少し“オン”状態となり,容量CS2の電荷をトランジスタQ4を通じて放電」することが続き,「容量CS2の電位」が「ますます下が」ることになると言うことができる。
ここで,上記(2)《相違点1》についてにおいて述べたように,「試験すべき行アドレスX2?Xnの記憶セル」には,「データ“1”を書き込み」,「試験すべき行アドレス以外の行アドレスX1の記憶セル」,すなわち「記憶セル1」には,「データ“0”を書き込み」または「データ」「“0”を連続的に書き込」むことは,当業者が容易になし得たことであるところ,「試験すべき行アドレス以外の行アドレスX1の記憶セル」である「記憶セル1」に「データ」「“0”を連続的に書き込」むと,上述のとおり,「書き込みデータ線1」「はほぼアース電位かそれ以下の電位」であり,「データ“1”」には決してならない。すなわち,「書き込みデータ線1」が「データ“0”」に維持されていることは明らかである。ここで,「書き込みデータ線1」は本願発明の「ライトビット線」に対応し,また,「データ“0”」を「論理的LOW」に対応させることは,適宜になし得たことである。
そして,引用発明においては,「試験すべき行アドレス以外の行アドレスX1の記憶セルにダイナミック型ICメモリの保証する情報保持時間の間,試験すべき行アドレスX2?Xnの記憶セルの内容と反対のデータ」「を連続的に書きこむ」ところ,「ICメモリの保証する情報保持時間の間」は,本願発明の「指定されたリフレッシュ間隔と実質的に等しい期間にわたり」に対応する。それゆえ,引用発明において,「指定されたリフレッシュ間隔と実質的に等しい期間にわたり,前記第2のメモリセル行のメモリセルに接続されたライトビット線を論理的LOWレベルに駆動するステップであって,前記論理的LOWレベルが前記ライトビット線上で維持される,前記駆動する」構成を備えることは,当業者が容易になし得たことである。

(3)《相違点3》について
引用発明は,「n×mビットの記憶マトリックスからなるダイナミック型ICメモリについて,各記憶セルが保証する情報保持時間を有しているか否かを試験する方法」であるから,引用発明に係る方法によって試験された結果を何らかの手段によって提示すること,すなわち,「記憶セル」が「ダイナミック型ICメモリの保証する情報保持時間を有して」いるか否かを判断した結果を示すことは当然になされることと言える。
よって,相違点3は引用発明が当然に備えることである。

(4)まとめ
以上検討したとおり,本願発明は,引用発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから,他の請求項に係る発明について検討するまでもなく,本願は拒絶をすべきものである。
よって,結論のとおり審決する。
 
審理終結日 2011-10-07 
結審通知日 2011-10-11 
審決日 2011-10-24 
出願番号 特願平10-153922
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 小林 紀和  
特許庁審判長 北島 健次
特許庁審判官 近藤 幸浩
小川 将之
発明の名称 サブスレッショルド漏れ電流が最悪の条件に設定され得る、メモリのリフレッシュ動作を検査する方法  
代理人 松井 光夫  

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