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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1253298
審判番号 不服2009-20343  
総通号数 148 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-04-27 
種別 拒絶査定不服の審決 
審判請求日 2009-10-22 
確定日 2012-03-09 
事件の表示 特願2003-115516「分散されたゲートドライバを備えた電源集積回路」拒絶査定不服審判事件〔平成16年1月8日出願公開、特開2004-7606〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成15年4月21日(パリ条約に基づく優先権主張 2002年4月22日、アメリカ合衆国)の特許出願であって、平成18年11月30日付けの拒絶理由通知に対して平成19年3月29日に意見書及び手続補正書が提出され、さらに、平成20年12月1日付けの最後の拒絶理由通知に対して平成21年5月26日に意見書及び手続補正書が提出されたが、同年6月11日付けで、同年5月26日に提出された手続補正書による補正が却下されるとともに、拒絶査定がなされた。
それに対して、同年10月22日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成23年1月28日付けで審尋がなされ、それに対する回答書は提出されなかった。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成21年10月22日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成21年10月22日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の明細書(平成19年3月29日に提出された手続補正書により補正された明細書)の特許請求の範囲の請求項1?13を、補正後の明細書の特許請求の範囲の請求項1?3と補正するものであり、補正前後の請求項1は、各々次のとおりである。

(補正前)
「【請求項1】 基板上に作られる電源集積回路であって、
ゲートと、複数の出力セグメントとして配置されたインターディジタル構造のソース/ドレイン領域とを有する出力トランジスタと、
該出力トランジスタの前記ゲートに結合され、各々が前記出力セグメントのうちの対応する1つに隣接して前記基板上に置かれている複数のドライバセグメントを有する、ゲートドライバと、
該ゲートドライバに結合された論理回路と、
を含むことを特徴とする電源集積回路。」

(補正後)
「【請求項1】 制御回路(51)と、前記制御回路(51)によって生成された信号によって駆動されるゲートドライバ(52)と、前記ゲートドライバ(52)にゲートが結合され、前記ゲートドライバ(52)によってターンオン/ターンオフされる出力トランジスタ(54)とを含む、基板上に作製された電源集積回路(50)であって、
前記出力トランジスタ(54)は複数のトランジスタセグメント(OS1?OS4)から構成され、前記各トランジスタセグメントは互いに平行に設けられ、前記各トランジスタセグメントを構成するソース及びドレインは指状に配置されるとともに、ソースパッド(55)及びドレインパッド(56)が、各トランジスタセグメントのソースパッド(55)が同じ側に、各トランジスタセグメント(OS1?OS4)のドレインパッド(56)が同じ側にそれぞれ配置されるよう各トランジスタセグメント(OS1?OS4)の対向する端部に設けられ、
前記ゲートドライバ(52)は、前記各トランジスタセグメント(OS1?OS4)と同数のゲートドライバセグメント(GS1?GS4)から構成され、各ゲートドライバセグメント(GS1?GS4)は、対応するトランジスタセグメント(OS1?OS4)に隣接するように設けられ、前記各ゲートドライバセグメント(GS1?GS4)は前記制御回路(51)によって生成された信号によって並列に駆動されることを特徴とする電源集積回路。」

2.補正の目的及び新規事項の追加の有無についての検討
まず、本件補正のうち、補正前の請求項1を補正後の請求項1と補正する部分(以下「請求項1についての補正」という。)について検討する。
請求項1についての補正は、補正前の請求項1に係る発明の発明特定事項を限定するものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
そして、請求項1についての補正により補正された部分は、本願の願書に最初に添付した明細書(以下、本願の願書に最初に添付した明細書、本願の願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。)の0011段落?0016段落及び当初図面の図2?4に記載されているものと認められるから、請求項1についての補正は、当初明細書等のすべての事項を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、請求項1についての補正は、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。
そこで、補正事項1についての補正による補正後の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、請求項1についての補正がいわゆる独立特許要件を満たすものであるか否かについて、更に検討する。

3.独立特許要件について
(1)補正後の発明
本願の請求項1についての補正による補正後の請求項1?3に係る発明は、請求項1についての補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?3に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものである。

(2)引用刊行物に記載された発明
(2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平1-238037号公報(以下「引用例」という。)には、第1図?第3図と共に次の記載がある(ここにおいて、下線は当合議体が付加したものである。以下同じ。)。

a.「〔産業上の利用分野〕
本発明は半導体装置、半導体装置の設計支援システム、及び半導体装置を用いた電源システムに係り、特に負荷電流の大きさに対応して出力段素子とその駆動回路の電流容量を適正に設計せざるを得ないパワーICに好適な半導体装置、半導体装置の設計支援システム及び半導体装置を用いた電源システムに関する。
〔従来の技術〕
出力段のパワー素子とその駆動回路、及び信号回路とが同一の半導体チップ内に構成されたパワーICとして、ピー シー アイ 1987プロシーデングス(1987.9)第382項から394項(PCI 1987 Proceedings p p382-394)において論じられる様なものがある。」(3ページ右上欄15行?左下欄9行)

b.「〔発明が解決しようとする課題〕
上記従来技術では、392項の図に示される如く、出力段素子部(HIGH POWER SECTION)と、その駆動回路部(MEDIUM POWER SECTION)とは、夫夫別単位として構成されている。この為、更に大電流出力の用途には本ICを適用できず、出力段素子の設計変更が必要となる。出力段素子の電流容量が大きくなれば、これを駆動するための電流も大きくしなければならず、駆動回路部も同時に設計変更が必要となる。一方、本従来技術に示されるICの出力電流よりも小出力の用途では、本ICの使用は可能である。しかし、従来技術の392頁の図からわかる通り、出力段素子部とその駆動回路部は、一般にパワーICのチップ面積の大半を占める。従って、低価格のパワーICを提供するためには、負荷に供給する電流に応じた電流容量の出力段素子とその駆動回路を設けることが重要となる。しかし、パワーICの用途は多岐に渡り、用途に応じて出力段素子とその駆動回路を持つパワーICを準備した場合、多品種化が免れない。また、用途に対応してその都度設計を行なった場合には、設計期間が長期化する問題もある。
本発明の第1の目的は、1種類の出力段素子とその駆動回路を準備するだけで、用途に応じた新設計を不要にするとともに、電流容量の異なる用途にも適用可能とした半導体装置を提供することにある。」(3ページ左下欄10行?右下欄17行)

c.「〔課題を解決するための手段〕
上記目的は、負荷電流を通流するための出力段素子と、その駆動回路との接続体を単位セルとする半導体装置を作製することによって達成される。
本発明の他の特徴は以下に述べる実施例の説明から明らかとなるであろう。
〔作用〕
パワーICにおいては、負荷電流に応じて変更を要する部分は出力段素子とその駆動回路である。
そこで、前述した単位セルを作製しておけば、負荷電流に応じて単位セルの並列接続数を変更するだけで、種々の電流容量の負荷に対応できる。このため、負荷電流に応じて出力段素子とその駆動回路を新に設計する必要がない。更に、一品種の単位セルによって負荷電流に応じたパワーIC化対応が可能になる。」(4ページ左上欄4行?19行)

d.「〔実施例〕
以下、本発明の一実施例を第1図によって説明する。図において、1は出力段素子部であり、コネクタ・エミッタ電流路(審決注:「コレクタ・エミッタ電流路」の誤記)が第1の電源Eと負荷とに直列に接続されるNPNバイポーラトランジスタQ_(1)で構成されている。2はQ_(1)を駆動するためのバイパーラトランジスタ(審決注:「バイポーラトランジスタ」の誤記)の制御端子であるベースに接続される駆動回路部であり、第1及び第2のMOS型電界効果トランジスタ(以下MOSFETと記す)Q_(2),Q_(3)で構成されており、Gは駆動回路部に信号回路4からの信号を入力する為の入力端子である。信号回路4には、Q_(1)を過電流や過温度等から保護する機能や、ICチップ3の外部からマイクロコンピュータ等で入力する信号S_(1)?S_(n)を処理して駆動回路部2に伝送す信号を形成する機能等を含んでいるが、ここでは内部の詳細構成については説明を省略する。破線で囲まれる3がICチップであり単一の半導体基板で構成されるV_(CC)は、信号回路4及び駆動回路部2に電力を供給する為の第2の制御用電源である。Eは主電源であり、出力段素子Q_(1)の開閉に伴なって負荷Rに電力を供給し好ましくは第1の電源Eの出力電力(電圧及び/または電流)は第2の電源V_(CC)の出力電力(電圧及び/または電流)よりも大きい。」(4ページ左上欄20行?左下欄4行)

e.「本実施例における出力段素子部1及び駆動回路部2のデバイス構成例を第2図に示す。図において、Q_(1),Q_(2),Q_(3)及びV_(CC),G,E_(1),E_(2)の記号は第1図と同一の素子又は端子を示す。第2図の様な構成を持つ半導体装置を単位セルとして、第1図のICチップ3に適用するものである。本実施例によれば、出力段素子部1と駆動回路部2とを極めて近接して設けることができ、両回路部間の配線のインダクタンスを低減できるため、駆動回路部2から出力段素子部1に供給する駆動電流の立上りが急峻になり、出力段素子部1内の半導体素子を短時間で開閉できる効果がある。
パワーICでは、負荷に供給する電流を通流することから、出力段素子部1で発生する損失が、全チップ内の損失の80%程度を占めるため、この部分の損失低減はチップ温度の低下につながり、ICの信頼性を向上できる効果もある。
また、パワーICでは第1図に示す主電源Eが100V以上になることが多く、主電源Eを利用して出力段素子部1内の半導体素子Q_(1)を駆動しようとした場合、駆動回路2内のQ_(2),Q_(3)にもQ_(1)と同じ耐電圧のMOS EFTが必要となる。一般に半導体素子は、耐電圧が大きくなる径内部の電圧降下も大きくなる為、Q_(2),Q_(3)の損失が増大する。そこで、第1図の実施例では主電源E比べて電圧の低い制御用電源V_(CC)から駆動回路部2に供給する電力を得る様にしている。」(4ページ左下欄4行?右下欄10行)

f.「第3図に他の実施例を示す。第3図では、第2図に示した単位セルを複数個並列に配線手段によって接続して単一の半導体基板に集積化し、負荷電流I_(O)をそれぞれの出力段素子部1に分流させる様にしている。つまり、第1図、第2図に示した1,2がM個(M≧2)半導体基板に並設され、配線手段によってM個のうちのN個(1≦N≦M)のQ_(1)のコレクタ・エミッタ電流路が並列に接続され、かつ、N個の入力端子が共通に信号回路4の図示しない出力端子に接続される。パワーICは多用途に用いられる為、出力段素子部1に通流すべき負荷電流の大きさも様々である。しかし、本実施例に示す如く、負荷電流T_(O)の大きさに応じて単位セル5を並列に接続して用いることにより、新たな出力段素子部1及び駆動回路部2の設計が不要となり、1種類の単位セル5を開発するだけで負荷電流I_(O)の大きさに応じた適切な電流容量を持つパワーICを提供し得る効果がある。」(4ページ右下欄11行?5ページ左上欄8行)

(2-2)また、引用例の第3図からは、ICチップ3上に信号回路4及び複数の単位セル5が形成され、各単位セル5は、出力段素子部1及び当該出力段素子部1に隣接する駆動回路部2とからなるとともに、出力段素子部1どうし及び駆動回路部2どうしが各々隣接するように、一列に並んで配置されていることが見て取れる。

(2-3)以上を総合すると、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。
「NPNバイポーラトランジスタQ_(1)で構成されている出力段素子部1と、第1及び第2のMOS型電界効果トランジスタQ_(2),Q_(3)で構成され、前記Q_(1)を駆動するためのバイポーラトランジスタの制御端子であるベースに接続される駆動回路部2とからなる単位セル5が、M個半導体基板に併設され、配線手段によってM個のうちのN個(1≦N≦M)の前記Q_(1)のコレクタ・エミッタ電流路が並列に接続され、かつ、N個の入力端子が共通に信号回路4の出力端子に接続されている、単一の半導体基板に集積化されたパワーICであって、前記単一の半導体基板で構成されるICチップ3上に前記信号回路4及び複数の前記単位セル5が形成され、各前記単位セル5は、前記出力段素子部1及び当該出力段素子部1に隣接する前記駆動回路部2とからなり、前記出力段素子部1どうし及び前記駆動回路部2どうしが各々隣接するように、一列に並んで配置されているパワーIC。」

(3)補正発明と引用発明との対比
(3-1)補正発明と引用発明とを対比する。
引用発明において、「信号回路4」によって「駆動回路部2」が制御されていることは当業者にとって自明である。
したがって、引用発明の「信号回路4」は、補正発明の「制御回路(51)」に相当する。
また、引用発明において、「ICチップ3」上で互いに接続されたN個の「第1及び第2のMOS型電界効果トランジスタQ_(2),Q_(3)で構成され、前記Q_(1)を駆動するためのバイポーラトランジスタの制御端子であるベースに接続される駆動回路部2」が、全体として一つの駆動回路として機能していることは明らかである。
したがって、引用発明のN個の「第1及び第2のMOS型電界効果トランジスタQ_(2),Q_(3)で構成され、前記Q_(1)を駆動するためのバイポーラトランジスタの制御端子であるベースに接続される駆動回路部2」からなる部分と、補正発明の「前記制御回路(51)によって生成された信号によって駆動されるゲートドライバ(52)」とは、「前記制御回路(51)によって生成された信号によって駆動されるドライバ」である点で一致する。

(3-2)引用例の第1図の記載、及び上記(2-1)摘記事項d.「Eは主電源であり、出力段素子Q_(1)の開閉に伴なって負荷Rに電力を供給し」という記載から、引用発明の「NPNバイポーラトランジスタQ_(1)で構成されている出力段素子部1」は、「駆動回路部2」に結合されており、当該「駆動回路部2」によってターンオン/ターンオフされることが明らかである。
また、「ICチップ3」上で、互いに接続されたN個の「NPNバイポーラトランジスタQ_(1)で構成されている出力段素子部1」が全体として一つのNPNバイポーラトランジスタとして機能していることも、当業者にとって明らかである。
したがって、引用発明のN個の「第1及び第2のMOS型電界効果トランジスタQ_(2),Q_(3)で構成され、前記Q_(1)を駆動するためのバイポーラトランジスタの制御端子であるベースに接続される駆動回路部2」からなる部分と、補正発明の「前記ゲートドライバ(52)にゲートが結合され、前記ゲートドライバ(52)によってターンオン/ターンオフされる出力トランジスタ(54)」とは、「前記ドライバに結合され、前記ドライバによってターンオン/ターンオフされる出力トランジスタ」である点で一致する。
さらに、引用発明の「単一の半導体基板に集積化されたパワーIC」が補正発明の「基板上に作製された電源集積回路(50)」に相当することは自明である。

(3-3)引用発明の各「単位セル5」における「NPNバイポーラトランジスタQ_(1)で構成されている出力段素子部1」は、補正発明の「トランジスタセグメント(OS1?OS4)」に相当する。
したがって、引用発明と補正発明とは、「前記出力トランジスタは複数のトランジスタセグメント(OS1?OS4)から構成され」ている点で一致する。
また、引用発明においては、「各前記単位セル5は、前記出力段素子部1及び当該出力段素子部1に隣接する前記駆動回路部2とからなり、前記出力段素子部1どうし及び前記駆動回路部2どうしが各々隣接するように、一列に並んで配置されている」のであるから、引用発明も補正発明と同様に、「前記各トランジスタセグメントは互いに平行に設けられ」ているものと認められる。

(3-4)引用発明の各「単位セル5」における「第1及び第2のMOS型電界効果トランジスタQ_(2),Q_(3)で構成され、前記Q_(1)を駆動するためのバイポーラトランジスタの制御端子であるベースに接続される駆動回路部2」と、補正発明の「ゲートドライバセグメント(GS1?GS4)」とは、「ドライバセグメント」である点で一致する。
そして、引用発明においては、「NPNバイポーラトランジスタQ_(1)で構成されている出力段素子部1」と「第1及び第2のMOS型電界効果トランジスタQ_(2),Q_(3)で構成され、前記Q_(1)を駆動するためのバイポーラトランジスタの制御端子であるベースに接続される駆動回路部2」が同一の「単位セル5」に含まれているから、「出力段素子部1」と「駆動回路部2」とが同数であることは明らかである。
また、引用発明は、「各前記単位セル5は、前記出力段素子部1及び当該出力段素子部1に隣接する前記駆動回路部2とからな」るものであるから、「出力段素子部1」と「駆動回路部2」とが隣接していることも明らかである。
さらに、引用発明において、各「駆動回路部2」が、「信号回路4」によって生成された信号により並列に駆動されていることは、引用例の第3図の記載、及び上記(2-1)摘記事項f.の「つまり、第1図、第2図に示した1,2がM個(M≧2)半導体基板に並設され、配線手段によってM個のうちのN個(1≦N≦M)のQ_(1)のコレクタ・エミッタ電流路が並列に接続され、かつ、N個の入力端子が共通に信号回路4の図示しない出力端子に接続される。」という記載等から明らかである。
したがって、引用発明と補正発明とは、「前記ドライバは、前記各トランジスタセグメント(OS1?OS4)と同数のドライバセグメントから構成され、各ドライバセグメントは、対応するトランジスタセグメント(OS1?OS4)に隣接するように設けられ、前記各ドライバセグメントは前記制御回路(51)によって生成された信号によって並列に駆動される」ものである点で一致する。

(3-5)したがって、補正発明と引用発明とは、
「制御回路(51)と、前記制御回路(51)によって生成された信号によって駆動されるドライバと、前記ドライバに結合され、前記ドライバによってターンオン/ターンオフされる出力トランジスタとを含む、基板上に作製された電源集積回路(50)であって、
前記出力トランジスタは複数のトランジスタセグメント(OS1?OS4)から構成され、前記各トランジスタセグメントは互いに平行に設けられ、
前記ドライバは、前記各トランジスタセグメント(OS1?OS4)と同数のドライバセグメントから構成され、各ドライバセグメントは、対応するトランジスタセグメント(OS1?OS4)に隣接するように設けられ、前記各ドライバセグメントは前記制御回路(51)によって生成された信号によって並列に駆動されることを特徴とする電源集積回路。」

である点で一致し、次の点で相違する。

(相違点1)
補正発明は、「出力トランジスタ」が「ゲート」を備えた「出力トランジスタ(54)」であり、「ドライバ」が「出力トランジスタ(54)」の「ゲート」に「結合され」た「ゲートドライバ(52)であるのに対して、引用発明は、「出力トランジスタ」が「NPNバイポーラトランジスタQ_(1)」であり、「ドライバ」が「NPNバイポーラトランジスタQ_(1)」の「制御端子であるベースに接続される駆動回路部2」である点。

(相違点2)
補正発明は、「前記各トランジスタセグメントを構成するソース及びドレインは指状に配置されるとともに、ソースパッド(55)及びドレインパッド(56)が、各トランジスタセグメントのソースパッド(55)が同じ側に、各トランジスタセグメント(OS1?OS4)のドレインパッド(56)が同じ側にそれぞれ配置されるよう各トランジスタセグメント(OS1?OS4)の対向する端部に設けられ」ているのに対して、引用発明はそのような構成を備えていない点。

(4)相違点についての当審の判断
(4-1)相違点1について
(4-1-1)相違点1は、電源集積回路(パワーIC)の出力段に用いるトランジスタとして、補正発明がMOSトランジスタを使用しているのに対して、引用発明がバイポーラトランジスタを使用していることに起因するものと認められるが、一般に、パワーICの出力段に用いるパワートランジスタとしてMOSトランジスタを用いることは、例えば本願の優先権主張の日前に日本国内において頒布された刊行物である周知例1及び2にも記載されているように、当業者における周知技術である。

a.周知例1:特開2002-43521号公報

上記周知例1には、図1?3と共に次の記載がある。
「【0015】
【発明の実施の形態】(第1実施形態)図1に本発明の一実施形態を適用した半導体装置の回路構成を示す。また、図2に、図1に示した半導体装置の一部の断面構成を模式的に表した図を示し、図3に、図1に示した半導体装置のレイアウトの一部を示す。」
「【0018】また、出力段1には、半導体スイッチング素子としての横型パワーMOSFET(以下、LDMOSという)6が備えられている。このLDMOS6が駆動時に発熱を伴う発熱素子に相当し、このLDMOS6のドレインにつがる端子6aに負荷Aが接続される。このLDMOS6のゲートにトランジスタ2と抵抗3の間の電位が印加され、選択ロジック部5によるMOSFET4のオン、オフ制御によって、LDMOS6がオン、オフ制御され、負荷Aへの電圧供給が制御されるようになっている。なお、負荷Aとしては、例えば電磁弁駆動用のソレノイド等が該当する。」
「【0022】図2は、このように構成された半導体装置のうちのLDMOS6及び温度保護回路7に備えられたダイオード9の模式的断面構成を示している。
【0023】図2に示すように、LDMOS6及び温度保護回路7は、支持基板11上に絶縁層12を介してp-型の活性層13が配置されたSOI基板14上に形成されている。」

ここにおいて、図1及び2に記載された半導体装置が、ソレノイド等の負荷に電力を供給するパワーICであることは明らかであるから、上記周知例1には、パワーICにおいて、出力段にMOSトランジスタ(横型パワーMOSFET)を用いることが記載されているものと認められる。

b.周知例2:特開平5-343620号公報

上記周知例2には、図1と共に以下の記載がある。
「【0001】
【産業上の利用分野】本発明は、一つの半導体素体に集積された半導体素子、抵抗体、コンデンサ等によって電気回路を構成する半導体装置の製造方法に関する。
【0002】
【従来の技術】回路要素を一つの半導体素体に集積した半導体装置は集積回路装置ICとして広く用いられ、パワーデバイスも一体にしたパワーICも開発されている。このような半導体装置は、一つの電気回路を構成するに必要な半導体素子およびその他の回路要素を一つの半導体基体に集積したものである。」
「【0007】
【実施例】図1は本発明の一実施例に用いる半導体基板を概念的に示し、シリコン基板一に論理回路、駆動回路その他の回路と内部電源を含む機能回路部とそれに接続されるスイッチング素子としてのNチャネルMOSFET21、22、NAND回路31、否定回路32が集積されている。電源端子41は機能回路部2およびMOSFET21のドレインと、出力端子42はMOSFET21のソースと接続され、MOSFET21のゲートおよびGND (グランド) 端子43が機能回路部に接続されている。」

したがって、上記周知例2には、パワーICにおいて、出力段にMOSトランジスタ(MOSFET21)を用いることが記載されているものと認められる。

(4-1-2)したがって、上記(4-1-1)に記載した周知技術を勘案すると、引用発明において、出力段に用いるトランジスタとして、「NPNバイポーラトランジスタQ_(1)」に換えてMOSトランジスタを採用すること、すなわち、補正発明のように、「出力トランジスタ」が「ゲート」を備えた「出力トランジスタ(54)」であり、「ドライバ」が「出力トランジスタ(54)」の「ゲート」に「結合され」た「ゲートドライバ(52)である構成とすることは、当業者が適宜なし得たことである。
したがって、相違点1は当業者が適宜なし得た事項に含まれる程度のものである。

(4-2)相違点2について
(4-2-1)一般に、大電力を供給するMOSトランジスタにおいて、ソース及びドレインを指状に形成するとともに、ソースパッド及びドレインパッドを両端に配置する構造とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された周知例1及び3にも記載されているように、当業者における周知技術である。

a.周知例1(再掲):特開2002-43521号公報

上記周知例1には、図1?3と共に次の記載がある。
「【0015】
【発明の実施の形態】(第1実施形態)図1に本発明の一実施形態を適用した半導体装置の回路構成を示す。また、図2に、図1に示した半導体装置の一部の断面構成を模式的に表した図を示し、図3に、図1に示した半導体装置のレイアウトの一部を示す。」
「【0018】また、出力段1には、半導体スイッチング素子としての横型パワーMOSFET(以下、LDMOSという)6が備えられている。このLDMOS6が駆動時に発熱を伴う発熱素子に相当し、このLDMOS6のドレインにつがる端子6aに負荷Aが接続される。このLDMOS6のゲートにトランジスタ2と抵抗3の間の電位が印加され、選択ロジック部5によるMOSFET4のオン、オフ制御によって、LDMOS6がオン、オフ制御され、負荷Aへの電圧供給が制御されるようになっている。なお、負荷Aとしては、例えば電磁弁駆動用のソレノイド等が該当する。」
「【0026】図3は、これらLDMOS6及びダイオード9のレイアウトを示している。
【0027】図2に示したLDMOS6のソース領域15やドレイン領域16は、図3に示すソース電極25やドレイン電極26に電気的に接続されるが、これらソース電極25及びドレイン電極26は、例えば櫛歯状に構成され、互いの櫛歯が噛み合わさるようなレイアウトとされる。そして、櫛歯がまとめられた領域、すなわち櫛歯に対して垂直方向に延設された領域にソース電極25のパッド25a及びドレイン電極26のパッド26aが備えられたレイアウトとされている。」

したがって、上記周知例1には、電磁弁駆動用のソレノイド等の大電力を供給するMOSトランジスタ(LDMOS)において、ソース及びドレインを、櫛歯が噛み合わさるように、すなわち指状に形成するとともに、ソースパッド及びドレインパッドを両端に設けることが記載されているものと認められる。

b.周知例3:特開平8-139318号公報

上記周知例3には、図10及び11と共に次の記載がある。
「【0001】
【産業上の利用分野】本発明は、低オン抵抗を必要とする例えば電源用IC、モータ駆動用ICなどに適用される、半導体基板の一方の主面側にソース電極とドレイン電極とを有する横型電界効果トランジスタ、とくにその電極構造に関する。」
「【0003】従来のMOS(金属-酸化膜-半導体)型のゲートを有する横型電界効果トランジスタすなわちMOSFETのチップ100の要部断面図を図10に、平面図を図11に示す。」
「【0004】実際の横型MOSFETでは、nソース領域105とnドレイン領域107とが対向する長さを長くとれるように、nソース領域105とnドレイン領域107とをストライプ状に形成し、しかも図10のF-F’、G-G’線で囲まれた部分を反転、繰り返しして多数配置し、それぞれの領域に接触する電極をストライプ状に設け、更に各ストライプの端を接続した櫛歯状の電極とすることが多い。nソース領域105とnドレイン領域107とを櫛歯状とすることもある。図10のpベース領域104の左側部分は、最外側のpベース領域であるため、表面が厚いLOCOS酸化膜112で覆われている。更に左側には、この素子の耐圧を担う耐圧構造部があるが、本発明の趣旨とは直接関係しないので図示および記述を省略する。図11において、点線が図10のnソース領域105、nドレイン領域107とそれぞれ接触しているソースコンタクト114、ドレインコンタクト115、太線がソース電極110とドレイン電極111である。ソース電極110とドレイン電極111との端の部分には、ワイヤボンディングのためパッシベーション膜で覆われていないソースパッド116、ドレインパッド117が設けられている。124はゲート電極109と接続されているゲートパッドである。」

したがって、上記周知例3には、電源用IC等の大電力を供給するMOSトランジスタ(横型MOSFET)において、ソース及びドレインを、櫛歯状すなわち指状に形成するとともに、ソースパッド及びドレインパッドを両端に設けることが記載されているものと認められる。

(4-2-2)したがって、上記(4-2-1)に記載した周知技術を勘案すると、引用発明において、出力段に用いるトランジスタとして、「NPNバイポーラトランジスタQ_(1)」に換えてMOSトランジスタを採用するに当たり、MOSトランジスタとして、ソース及びドレインを指状に形成するとともに、ソースパッド及びドレインパッドを両端に配置する構造とすることは、当業者が容易になし得たことである。
そして、引用発明においては、出力段に用いる各トランジスタを並列に接続するものであるところ、そのような接続のためには、各トランジスタのソースパッド及びドレインパッドが各々同じ側になるように配置することが好ましいことは、当業者にとって自明である。
したがって、引用発明において、出力段に用いるトランジスタとして、「NPNバイポーラトランジスタQ_(1)」に換えてMOSトランジスタを採用するに当たり、補正発明のように、「前記各トランジスタセグメントを構成するソース及びドレインは指状に配置されるとともに、ソースパッド(55)及びドレインパッド(56)が、各トランジスタセグメントのソースパッド(55)が同じ側に、各トランジスタセグメント(OS1?OS4)のドレインパッド(56)が同じ側にそれぞれ配置されるよう各トランジスタセグメント(OS1?OS4)の対向する端部に設けられ」る構成とすることは、当業者が容易になし得たことである。
よって、相違点2は当業者が容易になし得た範囲に含まれる程度のものである。

(4-3)相違点についての判断のまとめ
以上検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。

(5)独立特許要件についてのまとめ
請求項1についての補正による補正後の請求項1に係る発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。
したがって、請求項1についての補正以外の補正について検討するまでもなく、本件補正は、特許法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

4.補正の却下の決定のむすび
本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明
平成21年10月22日に提出された手続補正書による補正は上記のとおり却下され、平成21年5月26日に提出された手続補正補による補正は原審において却下されているから、本願の請求項1?13に係る発明は、平成19年3月29日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?13に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。
そして、本願発明の発明特定事項を限定した発明である補正発明は、上記第2.3.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-10-11 
結審通知日 2011-10-13 
審決日 2011-10-27 
出願番号 特願2003-115516(P2003-115516)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 河口 雅英後谷 陽一棚田 一也  
特許庁審判長 北島 健次
特許庁審判官 近藤 幸浩
小川 将之
発明の名称 分散されたゲートドライバを備えた電源集積回路  
代理人 熊倉 禎男  
代理人 箱田 篤  
代理人 西島 孝喜  
代理人 中村 稔  
代理人 大塚 文昭  
代理人 小川 信夫  

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