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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1253300
審判番号 不服2009-24476  
総通号数 148 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-04-27 
種別 拒絶査定不服の審決 
審判請求日 2009-12-11 
確定日 2012-03-09 
事件の表示 特願2004- 29033「半導体集積回路装置とCMOS回路の高速化方法」拒絶査定不服審判事件〔平成17年 2月 3日出願公開、特開2005- 33169〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成16年2月5日(優先権主張平成15年3月28日,平成15年6月17日)の出願であって,平成21年7月10日付けの拒絶理由通知に対して,同年9月10日に手続補正書及び意見書が提出されたが,同年10月2日付けで拒絶査定がされ,これに対し,同年12月11日に審判請求がされたものである。

第2 本願発明に対する判断
1 本願の請求項1に係る発明は,平成21年9月10日に提出された手続補正書により補正された請求項1に記載された事項により特定される,次のとおりのものである。(以下「本願発明」という。)

【請求項1】
「クロック信号により信号の取り込みと保持を行なう複数のフリップフロップ回路と,上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられたCMOS構成の複数の論理ゲート回路を含む複数の信号伝達経路とを備え,
上記複数の信号伝達経路は,
上記複数の論理ゲート回路がエンハンスメント型MOSFETで構成されて,その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第1信号伝達経路と,
上記複数の論理ゲート回路のうちエンハンスメント型MOSFETで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが,ディプレッション型MOSFETに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる第2信号伝達経路を含み,
上記置き換えられる論理ゲート回路を構成するディプレッション型MOSFETは,置き換えられる前の上記エンハンスメント型MOSFETと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加されるものであり,
既存のCMOS回路およびレイアウト済みのCMOS回路の少なくともいずれか一方について上記の論理ゲート回路の置き換えをした場合にレイアウトルール違反が発生しないことを特徴とする半導体集積回路装置。」

2 引用例の表示
引用例1:特開2000-22078号公報

3 引用例1の記載と,引用発明
3-1 原査定の拒絶の理由に引用された,本願の優先権主張日前に日本国内において頒布された刊行物である特開2000-22078号公報(以下「引用例1」という。)には,「半導体回路」(発明の名称)に関して,図1?図3,図7,図11,図12とともに,次の記載がある。(下線は当審において付加。以下同様。)

ア 発明の背景等
・「【0001】
【発明の属する技術分野】本発明は,複数の伝送経路を有し,各伝送経路には設定されるしきい値電圧の絶対値が小さい程,遅延量が小さい伝送素子が配置された半導体回路に関するものである。
【0002】
【従来の技術】近年,半導体回路では,低電力化のために,電源電圧V_(DD)を下げる方法が一般的に取られている。そして,電圧が下がったことによる伝送速度の劣化を補うために,各伝送配線経路に配置される伝送素子としての転送ゲートやロジック回路を構成するトランジスタとして,しきい値電圧Vthが通常のトランジスタより低い低しきい値電圧トランジスタが使われている。」
・「【0009】従来,この低しきい値電圧トランジスタは半導体チップに対して全体的,またはかなり広範囲に適用されており,チップの規模が大きくなるとリークを発生する低しきい値電圧トランジスタの数も増大し,そのリーク電流が電力の観点で問題となっている。」
・「【0012】さらに,従来必要以上に広範囲に低しきい値電圧トランジスタを適用しているため,速度改善の必要のないクリティカルパスからはずれた速度の速い遅延の小さいパス群まで低しきい値電圧トランジスタが使われることにより,不必要に多くのリーク電流が発生しているという根本的問題があった。この問題について,図面に関連付けてさらに説明する。
【0013】図11および図12は全面的に低しきい値電圧のトランジスタからなる伝送素子を適用した場合の遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。図において,横軸が遅延値を表し,縦軸が遅延分布を表している。そして,図中,1が低しきい値電圧化前の遅延分布,2が低しきい値電圧化後の遅延分布,3が低しきい値電圧化前の最大遅延値,4が低しきい値電圧化後の最大遅延値(最大遅延値の改善値)をそれぞれ示している。
【0014】図11に示すように,低しきい値電圧化を適用した場合には,遅延パス全体で高速化されることになる。しかし,最大遅延値の改善値4より速い領域は低Vthを適用して高速化しても速度的に意味のない部分になる。すなわち,図12のハッチングを施した部分は,不要に高速化され,つまり不必要にリークを発生している領域となる。このように,電力,電圧を下げるため低しきい値電圧化した伝送素子を遅延パスに適用した場合のリーク電流の増大を効率よく抑える解決策が求められていた。
【0015】本発明は,かかる事情に鑑みてなされたものであり,その目的は,低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる半導体回路を提供することにある。」

イ 第1実施形態
・「【0033】
【発明の実施の形態】第1実施形態
図1は,本発明に係る半導体回路の第1の実施形態を示すブロック図である。
【0034】本半導体回路10は,同期系回路であって,信号送信側のフリップフロップ(FF)11-1,11-2,11-3,受信側のフリップフロップ12-1,12-2,12-3,送信側と受信側のフリップフロップを接続する主伝送経路(伝送パス)13,14,15,分岐パス13-1,15-1,高しきい値電圧の伝送素子としてのゲート素子16-1,16-2,16-3,16-4,および低しきい値電圧化された伝送素子としてのゲート素子17-1,17-2,17-3,17-4,17-5,17-6,17-7により構成されている。
【0035】主伝送パス13は,信号送信側フリップフロップ11-1の出力と受信側フリップフロップ12-1の入力との間に接続されている。そして,主伝送パス13の分岐点13aから分岐パス13-1が分岐され,この分岐パス13-1がゲート素子17-2の一方の入力端子に接続されている。そして,フリップフロップ11-1の出力と分岐点13aとの間の主伝送パス13にゲート素子16-1,16-2が配置され,分岐点13aと受信側フリップフロップ12-2の入力との間の主伝送パス13にゲート素子16-3が配置されている。
【0036】主伝送パス14は,信号送信側フリップフロップ11-2の出力と受信側フリップフロップ12-2の入力との間に接続されている。そして,フリップフロップ11-2の出力と受信側フリップフロップ12-2の入力との間の主伝送パス14にゲート素子16-4,17-1?17-5が配置されている。具体的には,ゲート素子17-1の一方の入力がゲート素子16-4の出力に接続され,ゲート素子17-1の出力がゲート素子17-2の他方の入力に接続され,ゲート素子17-2の出力側にゲート素子17-3?17-5が接続されている。
【0037】主伝送パス15は,信号送信側フリップフロップ11-3の出力と受信側フリップフロップ12-3の入力との間に接続されている。そして,主伝送パス15の分岐点15aから分岐パス15-1が分岐され,この分岐パス15-1がゲート素子17-1の一方の入力端子に接続されている。そして,フリップフロップ11-3の出力と分岐点15aとの間の主伝送パス15にゲート素子17-6,17-7が配置されている。
【0038】ゲート素子16-1,16-2,16-3,16-4は,たとえば絶縁ゲート型電界効果トランジスタ,すなわちMIS系回路を用いて構成され,そのしきい値電圧Vthはゲート素子17-1?17-7より高い値,たとえばNMOSトランジスタの場合には,通常のトランジスタと同様の0.8V程度に設定されている。
【0039】ゲート素子は17-1?17-7は,たとえば絶縁ゲート型電界効果トランジスタ,すなわちMIS系回路を用いて構成され,そのしきい値電圧Vthはゲート素子16-1?16-74り低い値,たとえばNMOS系のエンハンスメント型トランジスタの場合には,通常のトランジスタの0.8V程度より低いしきい値電圧,たとえば0.3V?0.6V度に設定される。また,低しきい値電圧トランジスタとしては,遅延パスの遅延値によっては,デプレッション型トランジスタにより構成される。
【0040】なお,MOSトランジスタのしきい値電圧の設定は,たとえば製造工程において不純物の添加濃度の調整により行われる。また,通常のしきい値電圧を有するMOSトランジスタの基板電圧を,少なくとも信号伝送時に,たとえばある負電位からより高い電圧に切り換えることにより低しきい値電圧化を図るように構成することも可能である。また,低しきい値電圧化は,トランジスタ単位あるいはセル単位で適用される。
【0041】図2は,ゲート素子17-1(または17-2)の構成例を示す回路図である。図2はゲート素子をNAND回路として構成した場合の一例である。
【0042】図2に示すNAND回路は,低しきい値電圧化されたpチャネルMOS(PMOS)トランジスタPT_(171) ,PT_(172) およびエンハンスメント型NMOSトランジスタNT_(171) ,NT_(172) により構成されている。」
・「【0044】上記したエンハンスメント型トランジスタの低しきい値電圧をいずれの値に設定するか,あるいはデプレッション型トランジスタを用いるかは,低Vしきい値電圧化した伝送素子としてのゲート素子の適用により,その遅延パスの不要な高速化やそれに伴う不要なリーク発生,スタンバイ時対応の必要性といった問題を解決し,低しきい値電圧化したゲート素子を適用したことによる速度改善効果を最大限に発揮しつつリーク電流を最小化できる,最適な範囲に限定できるか否かを考慮して決められる。
【0045】以下に,本第1の実施形態に係る低しきい値電圧化の最適な適用範囲について,図3に関連付けて説明する。図3は,本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために,遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。図において,横軸が遅延値を表し,縦軸が遅延分布を表している。そして,図中,21が低しきい値電圧化前の遅延パスの分布状態(その遅延でどれだけの遅延パスが存在するか),22が低しきい値電圧化後の遅延分布状態,23が低しきい値電圧化前の最大遅延値,24が低しきい値電圧化後の最大遅延値(最大遅延値の改善値),25が低しきい値電圧化適用領域をそれぞれ示している。
【0046】図1の同期系半導体回路10では,元々の遅延値が最大の遅延パスは,フリップフロップ11-3→主伝送パス15→ゲート素子17-6,17-7→分岐パス15-1→ゲート素子17-1→主伝送パス14→ゲート素子17-2?17-5→フリップフロップ12-2の伝送経路である。そして,低しきい値電圧化されたゲート素子ゲート素子17-1?17-7の適用で,その最大遅延値が24の位置になっている。この遅延値24が,チップ全体に低しきい値電圧化したゲート素子を適用し改善された最大遅延でもあり,他の全ての低しきい値電圧化したゲート素子を適用した遅延パスはこの最大値24の位置より高速なパスとなり,無用なリーク等の要因となる。そこで,本第1の実施形態では,低しきい値電圧化したゲート素子を適用する遅延パス領域を,低しきい値電圧化される前の最大遅延値23から(これより高速で)これに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値24までの(これより遅い)範囲にある遅延パスに限定している。図3において,ハッチングを施した部分がその適用範囲である。
【0047】すなわち,低しきい値電圧化したゲート素子をこの領域に適用して24で示す遅延値以下に高速化してシフトさせる,すなわち,新最大遅延値24以下に隠蔽させる。この領域にある遅延パスにのみ低しきい値電圧化したゲート素子を限定して適用することで低しきい値電圧化による速度改善効果を最大限引き出し,つまりチップ全体に低しきい値電圧化したゲート素子を適用したのと同様の遅延となる。そして,この最小限に限られた領域の遅延パスにのみ低しきい値電圧化したゲート素子が適用されているので,低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられ,不要なリーク電流の発生が防止される。さらに,スタンバイ時のリーク電流も許容範囲に収まる可能性が高くなる。」

ウ 第4実施形態
・「【0064】第4実施形態
図7は,本発明に係る半導体回路の第4の実施形態を示すブロック図である。
【0065】本第4の実施形態と上述した第1の実施形態と異なる点は,元々の遅延値が最大の遅延パスである,フリップフロップ11-3→主伝送パス15→分岐パス15-1→主伝送パス14→フリップフロップ12-2の伝送パスに配置されるゲート素子の全てを低しきい値電圧化するのではなく,その一部のみのゲート素子を低しきい値電圧化したことにある。具体的には,図7において,低しきい値電圧化したゲート素子17-2の出力とフリップフロップ12-2の入力との間に配置されるゲート素子17-3,17-4,17-5の代わりに,高しきい値電圧のままのトランジスタを用いて構成したゲート素子16-5,16-6,16-7を配置している。
【0066】図8は,本発明に係る半導体回路の第4の実施形態を説明するための図であって,本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために,遅延伝送経路(遅延パス)の遅延分布を概念的に示す図である。図において,横軸が遅延値を表し,縦軸が遅延分布を表している。そして,図中,51が低しきい値電圧化前の遅延パスの分布状態(その遅延でどれだけの遅延パスが存在するか)を示している。
【0067】本第4の実施形態では,遅延パス512,513を遅延最大伝送パスの遅延値Aより高速な範囲で低しきい値電圧化するトランジスタやセルを調整する。これにより,低しきい値電圧化による速度改善効果を十分発揮した上で,さらに低しきい値電圧化する対象を減らしリーク電流を抑えることができる。
【0068】以上のように,本第4の実施形態によれば,低しきい値電圧化する対象遅延パス内の全ての素子でなく,最大遅延をクリアーする範囲で選択的に低しきい値電圧化を適用することから,効率よく速度改善効果を保ったままリーク電流を抑えることができる。」

エ 発明の効果
・「【0077】
【発明の効果】以上説明したように,本発明によれば,低しきい値電圧化の適用を限定範囲に適用することで,低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる。また,遅延パスのトランジスタやセルレベルで低しきい値電圧化を適用するので,低しきい値電圧化の対象を最適に最小化できる利点がある。」
・「【0079】さらに,本発明によれば,低しきい値電圧化の対象遅延パス内の全ての素子でなく,最大遅延をクリアーする範囲で低しきい値電圧化する伝送素子を選択して,適用することで,より効率よく速度改善効果を保ったままリーク電流を抑えることができる。」

3-2 引用発明
上記ア?エによれば,引用例1には,次の発明(以下「引用発明」という。)が開示されているといえる。

「同期系回路であって,複数の信号送信側のフリップフロップ11-1,11-2,11-3と,複数の信号受信側のフリップフロップ12-1,12-2,12-3と,前記信号送信側のフリップフロップ11-1,11-2,11-3と前記信号受信側のフリップフロップ12-1,12-2,12-3を接続する複数の主伝送パス13,14,15と,複数の分岐パス13-1,15-1と,前記主伝送パス13,14に配置されたエンハンスメント型MOSトランジスタからなる高しきい値電圧の伝送素子としての複数のゲート素子16-1,16-2,16-3,16-4と,前記主伝送パス14,15に配置されたデプレッション型MOSトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子17-1,17-2,17-3,17-4,17-5,17-6,17-7により構成され,
前記主伝送パス13は,前記信号送信側のフリップフロップ11-1の出力と前記信号受信側のフリップフロップ12-1の入力との間に接続され,前記信号送信側のフリップフロップ11-1の出力と分岐点13aとの間に前記ゲート素子16-1,16-2が配置され,前記分岐点13aと前記信号送信側のフリップフロップ12-2の入力との間に前記ゲート素子16-3が配置され,
前記主伝送パス14は,前記信号送信側のフリップフロップ11-2の出力と前記信号受信側のフリップフロップ12-2の入力との間に接続され,前記信号送信側のフリップフロップ11-2の出力と前記信号受信側のフリップフロップ12-2の入力との間に前記ゲート素子16-4,17-1,17-2,17-3,17-4,17-5が配置され,前記ゲート素子17-1の一方の入力が前記ゲート素子16-4の出力に接続され,前記ゲート素子17-1の出力が前記ゲート素子17-2の他方の入力に接続され,前記ゲート素子17-2の出力側に前記ゲート素子17-3,17-4,17-5が接続され,
前記主伝送パス15は,前記信号送信側のフリップフロップ11-3の出力と前記信号受信側のフリップフロップ12-3の入力との間に接続され,前記主伝送パス15の分岐点15aから前記分岐パス15-1が分岐され,この分岐パス15-1が前記ゲート素子17-1の一方の入力端子に接続され,前記信号送信側のフリップフロップ11-3の出力と前記分岐点15aとの間に前記ゲート素子17-6,17-7が配置され,
前記MOSトランジスタのしきい値電圧の設定は,トランジスタ単位あるいはセル単位で,製造工程において不純物の添加濃度の調整により行われ,前記デプレッション型MOSトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子17-1,17-2,17-3,17-4,17-5,17-6,17-7のうちのゲート素子17-1,17-2には,低しきい値電圧化されたPMOSトランジスタPT_(171) ,PT_(172) およびエンハンスメント型NMOSトランジスタNT_(171) ,NT_(172) により構成されているNAND回路を含み,
前記低しきい値電圧化したゲート素子17-1,17-2,17-3,17-4,17-5,17-6,17-7を適用する遅延パス領域を,低しきい値電圧化される前の最大遅延値からこれに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値までの範囲にある遅延パスに限定していることを特徴とする半導体回路。」

4 対比
(1)次に,本願発明と引用発明とを対比する。
ア 引用発明の「複数の信号送信側のフリップフロップ11-1,11-2,11-3と,複数の信号受信側のフリップフロップ12-1,12-2,12-3」は,本願発明の「複数のフリップフロップ回路」に対応し,また,引用発明が「同期系回路」であることは,本願発明の「クロック信号により信号の取り込みと保持を行なう」ことに相当する。よって,引用発明の「同期系回路であ」る「複数の信号送信側のフリップフロップ11-1,11-2,11-3と,複数の信号受信側のフリップフロップ12-1,12-2,12-3」は,本願発明の「クロック信号により信号の取り込みと保持を行なう複数のフリップフロップ回路」に相当する。

イ 引用発明の「前記信号送信側フリップフロップ11-1,11-2,11-3と前記信号受信側のフリップフロップ12-1,12-2,12-3を接続する複数の主伝送パス13,14,15」において,「主伝送パス」は,本願発明の「信号伝達経路」に相当するので,引用発明の「前記信号送信側フリップフロップ11-1,11-2,11-3と前記信号受信側のフリップフロップ12-1,12-2,12-3を接続する複数の主伝送パス13,14,15」は,本願発明の「上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられた」「複数の信号伝達経路」に相当する。また,引用発明の「前記主伝送パス13,14,15に配置されたエンハンスメント型MOSトランジスタからなる高しきい値電圧の伝送素子としての複数のゲート素子16-1,16-2,16-3,16-4と,前記主伝送パス13,14,15に配置されたデプレッション型MOSトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子17-1,17-2,17-3,17-4,17-5,17-6,17-7」は,本願発明の「複数の論理ゲート回路」に相当する。それゆえ,引用発明の「前記信号送信側フリップフロップ11-1,11-2,11-3と前記信号受信側のフリップフロップ12-1,12-2,12-3を接続する複数の主伝送パス13,14,15」と,「前記主伝送パス13,14,15に配置されたエンハンスメント型MOSトランジスタからなる高しきい値電圧の伝送素子としての複数のゲート素子16-1,16-2,16-3,16-4と,前記主伝送パス13,14,15に配置されたデプレッション型MOSトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子17-1,17-2,17-3,17-4,17-5,17-6,17-7」とを併せたものは,本願発明の「上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられた」「複数の論理ゲート回路を含む複数の信号伝達経路」に相当する。

ウ 引用発明の「前記主伝送パス13は,前記信号送信側のフリップフロップ11-1の出力と前記信号受信側のフリップフロップ12-1の入力との間に接続され,前記信号送信側のフリップフロップ11-1の出力と分岐点13aとの間に前記ゲート素子16-1,16-2が配置され,前記分岐点13aと前記信号送信側のフリップフロップ12-2の入力との間に前記ゲート素子16-3が配置され」ることにおいて,引用発明の「前記主伝送パス13」は,本願発明の「第1信号伝達経路」に相当し,引用発明の「前記ゲート素子16-1,16-2,16-3」は,「エンハンスメント型MOSトランジスタからなる高しきい値電圧の伝送素子」であり,引用発明の「前記主伝送パス13」は,「エンハンスメント型MOSトランジスタからなる高しきい値電圧の伝送素子」のみで構成されているとともに,当該「前記主伝送パス13」における遅延が「新たな最大遅延値」よりも小さいことは明らかであるので,引用発明も本願発明のように,「上記複数の論理ゲート回路がエンハンスメント型MOSFETで構成されて,その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる」ものと認められる。よって,引用発明の「前記信号送信側のフリップフロップ11-1の出力と前記信号受信側のフリップフロップ12-1の入力との間に接続され,前記信号送信側のフリップフロップ11-1の出力と分岐点13aとの間に前記ゲート素子16-1,16-2が配置され,前記分岐点13aと前記信号送信側のフリップフロップ12-2の入力との間に前記ゲート素子16-3が配置され」る「前記主伝送パス13」は,本願発明の「上記複数の論理ゲート回路がエンハンスメント型MOSFETで構成されて,その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第1信号伝達経路」に相当する。

エ 引用発明の「前記主伝送パス14は,前記信号送信側のフリップフロップ11-2の出力と前記信号受信側のフリップフロップ12-2の入力との間に接続され,前記信号送信側のフリップフロップ11-2の出力と前記信号受信側のフリップフロップ12-2の入力との間に前記ゲート素子16-4,17-1,17-2,17-3,17-4,17-5が配置され,前記ゲート素子17-1の一方の入力が前記ゲート素子16-4の出力に接続され,前記ゲート素子17-1の出力が前記ゲート素子17-2の他方の入力に接続され,前記ゲート素子17-2の出力側に前記ゲート素子17-3,17-4,17-5が接続され」ることにおいて,引用発明の「前記主伝送パス14」は,本願発明の「第2信号伝達経路」に相当し,引用発明の「前記ゲート素子17-1,17-2,17-3,17-4,17-5」は,「前記デプレッション型MOSトランジスタにより低しきい値電圧化された伝送素子」であり,「前記低しきい値電圧化したゲート素子17-1,17-2,17-3,17-4,17-5,17-6,17-7を適用する遅延パス領域を,低しきい値電圧化される前の最大遅延値からこれに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値までの範囲にある遅延パスに限定している」ので,引用発明も本願発明と同様に,「上記複数の論理ゲート回路のうちエンハンスメント型MOSFETで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが,ディプレッション型MOSFETに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる」ものと認められる。よって,引用発明の「前記主伝送パス14は,前記信号送信側のフリップフロップ11-2の出力と前記信号受信側のフリップフロップ12-2の入力との間に接続され,前記信号送信側のフリップフロップ11-2の出力と前記信号受信側のフリップフロップ12-2の入力との間に前記ゲート素子16-4,17-1,17-2,17-3,17-4,17-5が配置され,前記ゲート素子17-1の一方の入力が前記ゲート素子16-4の出力に接続され,前記ゲート素子17-1の出力が前記ゲート素子17-2の他方の入力に接続され,前記ゲート素子17-2の出力側に前記ゲート素子17-3,17-4,17-5が接続され」る「前記主伝送パス14」は,本願発明の「上記複数の論理ゲート回路のうちエンハンスメント型MOSFETで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが,ディプレッション型MOSFETに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる第2信号伝達経路」に相当する。

オ 引用発明の「半導体回路」は,本願発明の「半導体集積回路装置」に相当する。

(2)そうすると,本願発明と引用発明の一致点及び相違点は,次のとおりとなる。

《一致点》
「クロック信号により信号の取り込みと保持を行なう複数のフリップフロップ回路と,上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられた複数の論理ゲート回路を含む複数の信号伝達経路とを備え,
上記複数の信号伝達経路は,
上記複数の論理ゲート回路がエンハンスメント型MOSFETで構成されて,その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第1信号伝達経路と,
上記複数の論理ゲート回路のうちエンハンスメント型MOSFETで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが,ディプレッション型MOSFETに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる第2信号伝達経路を含むことを特徴とする半導体集積回路装置。」

《相違点》
《相違点1》
本願発明は,「上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられたCMOS構成の複数の論理ゲート回路を含む複数の信号伝達経路とを備え」ているのに対して,引用発明は,本願発明の「複数の信号伝達経路」に含まれる「複数の論理ゲート回路」に相当する「エンハンスメント型MOSトランジスタからなる高しきい値電圧の伝送素子としての複数のゲート素子16-1,16-2,16-3,16-4と,」「デプレッション型MOSトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子17-1,17-2,17-3,17-4,17-5,17-6,17-7」が,CMOS構成であるかどうか不明である点。
《相違点2》
本願発明は,「上記置き換えられる論理ゲート回路を構成するディプレッション型MOSFETは,置き換えられる前の上記エンハンスメント型MOSFETと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加されるものであ」るのに対して,引用発明は,そのような特定がなされていない点。
《相違点3》
本願発明は,「既存のCMOS回路およびレイアウト済みのCMOS回路の少なくともいずれか一方について上記の論理ゲート回路の置き換えをした場合にレイアウトルール違反が発生しない」のに対して,引用発明は,そのような特定がなされていない点。

5 当審の判断
(1)相違点1についての検討
ア 引用発明は,「前記デプレッション型MOSトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子17-1,17-2,17-3,17-4,17-5,17-6,17-7のうちのゲート素子17-1,17-2には,低しきい値電圧化されたPMOSトランジスタPT_(171) ,PT_(172) およびエンハンスメント型NMOSトランジスタNT_(171) ,NT_(172) により構成されているNAND回路を含」んでおり,当該「ゲート素子17-1」及び「ゲート素子17-2」がCMOS構成であることは,引用例の図2等から当業者にとって明らかである。

イ また,半導体集積回路において,PMOSトランジスタ及びNMOSトランジスタを用いてCMOS構成の論理ゲート回路を構成することは,従来より周知の技術である。

ウ したがって,引用発明においても,「ゲート素子17-1」及び「ゲート素子17-2」のみならず,他の「ゲート素子」もCMOS構成とすること,すなわち,本願発明のように「上記複数のフリップフロップ回路のうちの一対のフリップフロップ回路の間に設けられたCMOS構成の複数の論理ゲート回路を含む複数の信号伝達経路とを備え」ている構成とすることは当業者が適宜なし得たことである。
よって,相違点1に係る本願発明の構成は,当業者が適宜になし得たことである。

(2)相違点2についての検討
ア 本願発明の「上記置き換えられる論理ゲート回路を構成するディプレッション型MOSFETは,置き換えられる前の上記エンハンスメント型MOSFETと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加されるものであ」ることは,物の発明として,引用発明の「デプレッション型MOSトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子17-1,17-2,17-3,17-4,17-5,17-6,17-7」と区別がつかないので,相違点2は,物の発明としては実質的な相違点ではない。

イ 相違点2については以上のとおりであるが,仮に相違点2が実質的なものではないとまではいえないものであった場合についても一応検討する。
引用発明は,「デプレッション型MOSトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子17-1,17-2,17-3,17-4,17-5,17-6,17-7」の「前記MOSトランジスタのしきい値電圧の設定は,トランジスタ単位あるいはセル単位で,製造工程において不純物の添加濃度の調整により行われ」るものである。
また,引用発明は,ゲート素子として,NAND回路を含んでいる。

ウ そして,引用発明の「トランジスタ単位あるいはセル単位で,製造工程において不純物の添加濃度の調整」することは,デプレッション型MOSトランジスタにより低しきい値電圧化される前のエンハンスメント型MOSトランジスタの形状・大きさを変えることなく,不純物の添加濃度の調整を行うことと理解でき,また,各MOSトランジスタの形状・大きさを変えないことから,そのようなMOSトランジスタで構成されたNAND回路等の回路についても同じ回路パターンとすることは極めて自然なことといえる。

エ したがって,引用発明において,本願発明のように,「上記置き換えられる論理ゲート回路を構成するディプレッション型MOSFETは,置き換えられる前の上記エンハンスメント型MOSFETと同じ回路パターンで同じサイズのままのものにディプレッション化のための製造工程が追加されるものであ」るようになすことは,当業者が適宜なし得たことといえる。
よって,仮に相違点2が実質的なものであったとしても,当該相違点2に係る本願発明の構成は当業者が適宜になし得たこととである。

(3)相違点3についての検討
ア 本願発明の「既存のCMOS回路およびレイアウト済みのCMOS回路の少なくともいずれか一方について上記の論理ゲート回路の置き換えをした場合にレイアウトルール違反が発生しないこと」は,物の発明として,引用発明と区別がつかないので,相違点3は,物の発明としては実質的な相違点ではない。

イ 相違点3については以上のとおりであるが,仮に相違点3が実質的なものではないとまではいえないものであった場合についても一応検討する。
引用発明においてCMOS構成の論理ゲート回路を構成することは,相違点1について検討したとおり,当業者が適宜なし得たことである。

ウ また,相違点2について検討したとおり,引用発明の「トランジスタ単位あるいはセル単位で,製造工程において不純物の添加濃度の調整」は,MOSトランジスタの形状・大きさを変えないことから,そのようなトランジスタで構成された回路についても同じ回路パターンとすることは極めて自然なことといえる。それゆえ,引用発明において,既存のCMOS回路またはレイアウト済みのCMOS回路を採用するとともに,それらの少なくともいずれか一方について,「デプレッション型MOSトランジスタにより低しきい値電圧化された伝送素子としての複数のゲート素子」を「エンハンスメント型MOSトランジスタからなる高しきい値電圧の伝送素子としての複数のゲート素子」のかわりに用いた場合にあっても,レイアウトルール違反は発生しないものといえる。

エ したがって,相違点3に係る本願発明の構成は,相違点1及び2に係る本願発明の構成を充足することにより,おのずと備わるものと言える。
よって,仮に相違点3が実質的なものであったとしても,当該相違点3に係る本願発明の構成は当業者が適宜なし得たことである。

(3)したがって,引用発明において上記相違点1?3に係る構成とすることは,当業者が容易に想到し得たものである。

第3 結言
以上のとおり,本願発明は,引用例1に記載された発明及び従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない。
したがって,本願は,他の請求項について検討するまでもなく,拒絶すべきものである。

よって,結論のとおり審決する。
 
審理終結日 2012-01-10 
結審通知日 2012-01-11 
審決日 2012-01-24 
出願番号 特願2004-29033(P2004-29033)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 棚田 一也  
特許庁審判長 北島 健次
特許庁審判官 小川 将之
近藤 幸浩
発明の名称 半導体集積回路装置とCMOS回路の高速化方法  
代理人 徳若 光政  

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