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審決分類 審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1253981
審判番号 不服2010-4172  
総通号数 149 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-05-25 
種別 拒絶査定不服の審決 
審判請求日 2010-02-25 
確定日 2012-03-14 
事件の表示 特願2002-234003「浮遊トラップ型セルを有する不揮発性半導体メモリ装置及びその製造方法」拒絶査定不服審判事件〔平成15年 5月16日出願公開、特開2003-142656〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成14年8月9日(パリ条約に基づく優先権主張 2001年8月9日、大韓民国)の出願であって、平成20年12月16日付けの拒絶理由通知に対して平成21年4月20日に意見書及び手続補正書が提出されたが、同年10月28日付けで拒絶査定がなされた。
これに対して、平成22年2月25日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成23年6月20日付けで審尋がなされ、同年9月5日に回答書が提出された。

第2.補正の却下の決定
【結論】
平成22年2月25日に提出された手続補正書による補正を却下する。

【理由】
1.手続補正の内容
平成22年2月25日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の明細書の特許請求の範囲の請求項1?48を、補正後の明細書の特許請求の範囲の請求項1?48と補正するものであり、補正前後の請求項1及び12は各々以下のとおりである。

(補正前)
「【請求項1】
半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置において、
前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層を含む三重層と第2導電層を備え、
前記高電圧型ゲートパターンはパターン内に高電圧用ゲート絶縁層、第1導電層、前記三重層、前記第2導電層を備え、
前記低電圧型ゲートパターンはパターン内に低電圧用ゲート絶縁層、前記第1導電層、前記三重層、前記第2導電層を備えることを特徴とする不揮発性半導体メモリ装置。」
「【請求項12】
半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置において、
前記高電圧型ゲートパターンは高電圧用ゲート絶縁層と、第1導電層と、低抵抗導電層とを含み、
前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層と、第2導電層と、前記低抵抗導電層とを含み、
前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、前記第1導電層と、前記低抵抗導電層とを含むことを特徴とする不揮発性半導体メモリ装置。」

(補正後)
「【請求項1】
半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置において、
前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層を含む三重層と第2導電層を備え、
前記高電圧型ゲートパターンはパターン内に高電圧用ゲート絶縁層、第1導電層、前記三重層、前記第2導電層を備え、
前記低電圧型ゲートパターンはパターン内に低電圧用ゲート絶縁層、前記第1導電層、前記三重層、前記第2導電層を備え、
前記第1導電層と前記第2導電層が異なる材料で構成されることを特徴とする不揮発性半導体メモリ装置。」
「【請求項12】
半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置において、
前記高電圧型ゲートパターンは高電圧用ゲート絶縁層と、第1導電層と、低抵抗導電層とを含み、
前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層と、第2導電層と、前記低抵抗導電層とを含み、
前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、前記第1導電層と、前記低抵抗導電層とを含み、
前記第1導電層と前記第2導電層が異なる材料で構成されることを特徴とする不揮発性半導体メモリ装置。」

2.補正事項の整理
本件補正における補正事項を整理すると、以下のとおりである。
(1)補正事項1
補正前の請求項1の「前記低電圧型ゲートパターンはパターン内に低電圧用ゲート絶縁層、前記第1導電層、前記三重層、前記第2導電層を備えることを特徴とする」を、「前記低電圧型ゲートパターンはパターン内に低電圧用ゲート絶縁層、前記第1導電層、前記三重層、前記第2導電層を備え、 前記第1導電層と前記第2導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項7の「前記低電圧型ゲートパターンと前記高電圧型ゲートパターン各々の前記第1導電層と前記第2導電層に同時に接続されるように形成されるバッティングコンタクトが備えられることを特徴とする」を、「前記低電圧型ゲートパターンの前記第1導電層及び前記第2導電層に接続されるバッティングコンタクトと、前記高電圧型ゲートパターンの前記第1導電層及び前記第2導電層に接続されるバッティングコンタクトが備えられることを特徴とする」と補正して、補正後の請求項7とすること。

(3)補正事項3
補正前の請求項12の「前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、前記第1導電層と、前記低抵抗導電層とを含むことを特徴とする」を、「前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、前記第1導電層と、前記低抵抗導電層とを含み、 前記第1導電層と前記第2導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項12とすること。

(4)補正事項4
補正前の請求項26の「前記抵抗パターンのコンタクト領域の導電層上に前記ライン領域の金属シリサイド層及びポリシリコン層が接しないように形成される第2コンタクトプラグとを備えることを特徴とする」を、「前記抵抗パターンのコンタクト領域の導電層上に前記ライン領域の金属シリサイド層及びポリシリコン層が接しないように形成される第2コンタクトプラグとを備え、 前記ポリシリコン層と前記導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項26とすること。

(5)補正事項5
補正前の請求項27の「前記抵抗パターンの前記コンタクト領域に前記ライン領域の前記金属シリサイド層、前記ポリシリコン層及び前記第2導電層が接しないように形成されるコンタクトプラグとを備えることを特徴とする」を、「前記抵抗パターンの前記コンタクト領域に前記ライン領域の前記金属シリサイド層、前記ポリシリコン層及び前記第2導電層が接しないように形成されるコンタクトプラグとを備え、 前記第1導電層と前記第2導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項27とすること。

(6)補正事項6
補正前の請求項28の「前記基板の全面にトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層の三重層と第2導電層を順次に形成する段階とを備えることを特徴とする」を、「前記基板の全面にトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層の三重層と第2導電層を順次に形成する段階とを備え、 前記第1導電層と前記第2導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項28とすること。

(7)補正事項7
補正前の請求項29の「前記コンタクトホールを満たすコンタクトプラグを形成する段階とを備えることを特徴とする」を、「前記コンタクトホールを満たすコンタクトプラグを形成する段階とを備え、 前記第1導電層と前記第2導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項29とすること。

(8)補正事項8
補正前の請求項34の「前記コンタクトホールを満たすコンタクトプラグを形成する段階とを備えることを特徴とする」を、「前記コンタクトホールを満たすコンタクトプラグを形成する段階とを備え、 前記第1導電層と前記第2導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項34とすること。

(9)補正事項9
補正前の請求項39の「前記低抵抗導電層が形成された基板をパターニングして前記セルアレイ領域にセルゲートパターンを、前記周辺部高電圧及び低電圧領域に各々高電圧型ゲートパターン、低電圧型ゲートパターンを形成するゲートパターン形成段階とを備えることを特徴とする」を、「前記低抵抗導電層が形成された基板をパターニングして前記セルアレイ領域にセルゲートパターンを、前記周辺部高電圧及び低電圧領域に各々高電圧型ゲートパターン、低電圧型ゲートパターンを形成するゲートパターン形成段階とを備え、 前記第1導電層と前記第2導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項39とすること。

(10)補正事項10
補正前の請求項43の「前記コンタクトホールを満たすコンタクトプラグを形成する段階とを備えることを特徴とする」を、「前記コンタクトホールを満たすコンタクトプラグを形成する段階とを備え、 前記第1導電層と前記第2導電層が異なる材料で構成されることを特徴とする」と補正して、補正後の請求項43とすること。

3.新規事項の追加の有無についての検討
(1)補正事項1について
(1-1)本願の願書に最初に添付した明細書又は図面(以下「当初明細書等」という)には、補正事項1により追加された「前記第1導電層と前記第2導電層が異なる材料で構成される」という構成に関連すると認められるものとして、次の記載がある(ここにおいて、下線は当合議体が付加したものである。以下同じ。)。

a.「【請求項6】 前記第2導電層は下部ポリシリコン層と上部金属シリサイド層の二重層からなることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。」
「【請求項10】 前記下部導電層はポリシリコン層であり、前記上部導電層は下部のポリシリコン層と上部の金属シリサイド層からなる二重層であることを特徴とする請求項9に記載の不揮発性半導体メモリ装置。」
「【請求項20】 前記低抵抗導電層は下部ポリシリコン層と上部金属シリサイド層を含むことを特徴とする請求項19に記載の不揮発性半導体メモリ装置。
【請求項21】 前記セルゲートパターン領域において、前記基板に形成されたトレンチ型素子分離膜の上面の高さは第2導電層の上面より高く、前記下部ポリシリコン層の上面の高さより低く、
前記高電圧型ゲートパターン及び前記低電圧型ゲートパターン領域において、前記トレンチ型素子分離膜の上面の高さは第1導電層の上面の高さより高く、前記下部ポリシリコン層の上面の高さより低いことを特徴とする請求項20に記載の不揮発性半導体メモリ装置。」
【請求項25】 前記メモリ素子用ゲートパターン領域において、前記基板に形成されたトレンチ型素子分離膜の上面の高さは前記第2導電層の上面の高さより高く、前記下部ポリシリコン層の上面の高さより低く、
前記高電圧型ゲートパターン及び前記低電圧型ゲートパターン領域において、前記トレンチ型素子分離膜の上面の高さは前記第1導電層の上面の高さより高く、前記下部ポリシリコン層の上面の高さより低いことを特徴とする請求項22に記載の不揮発性半導体メモリ装置。
【請求項26】 半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターン、周辺部低電圧領域の低電圧型ゲートパターン及び周辺部ライン型抵抗パターンを備える不揮発性半導体メモリ装置において、
前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層、ポリシリコン層、金属シリサイド層を備え、
前記高電圧型ゲートパターンは高電圧用ゲート絶縁層、導電層、前記三重層、ポリシリコン層、金属シリサイド層を備え、
前記低電圧型ゲートパターンは低電圧用ゲート絶縁層、導電層、前記三重層、前記ポリシリコン層、金属シリサイド層を備え、
前記抵抗パターンは前記高電圧用ゲート絶縁膜、前記導電層、前記三重層、前記ポリシリコン層、前記金属シリサイド層が備えられたライン領域と前記高電圧用ゲート絶縁層、前記導電層が備えられたコンタクト領域を含み、
前記セルアレイ領域において、前記三重層の上面の高さは前記基板に形成されたトレンチ型素子分離膜の上面より低く、
前記高電圧型ゲートパターン領域及び前記低電圧型ゲートパターン領域において、前記三重層の下面は前記トレンチ型素子分離膜の上面の高さより高く、
前記セルゲートパターン、前記高電圧型ゲートパターン、前記低電圧型ゲートパターン、前記抵抗パターンの側壁に形成される絶縁膜スペーサと、
前記低電圧型ゲートパターンと前記高電圧型ゲートパターン各々の前記コンタクト領域で前記導電層と前記ポリシリコン層及び前記金属シリサイド層に同時に接続されるバッティングコンタクトプラグと、
前記セルゲートパターンの前記金属シリサイド層に連結される第1コンタクトプラグと、
前記抵抗パターンのコンタクト領域の導電層上に前記ライン領域の金属シリサイド層及びポリシリコン層が接しないように形成される第2コンタクトプラグとを備えることを特徴とする不揮発性半導体メモリ装置。
【請求項27】 半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターン、周辺部低電圧領域の低電圧型ゲートパターン及び周辺部ライン型抵抗パターンを備える不揮発性半導体メモリ装置において、
前記セルゲートパターンはパターン内にトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層、第2導電層、ポリシリコン層、金属シリサイド層を備え、
前記高電圧型ゲートパターンは高電圧用ゲート絶縁層、第1導電層、前記三重層、前記ポリシリコン層、金属シリサイド層を備え、
前記低電圧型ゲートパターンは低電圧用ゲート絶縁層、第1導電層、前記三重層、前記ポリシリコン層、金属シリサイド層を備え、
前記抵抗パターンは前記高電圧用ゲート絶縁膜、前記第1導電層、前記三重層、前記第2導電層、前記ポリシリコン層、前記金属シリサイド層を備えるライン領域と、前記高電圧用ゲート絶縁膜、前記第1導電層を備えるコンタクト領域を含み、
前記セルゲートパターン領域において、前記三重層の上面の高さは前記基板に形成されたトレンチ型素子分離膜の上面の高さより低く、
前記高電圧型ゲートパターン及び前記低電圧型ゲートパターン領域において、前記トレンチ型素子分離膜の上面の高さは前記第2導電層の上面の高さより高く、前記ポリシリコン層の上面の高さより低く、
前記セルゲートパターン、前記高電圧型ゲートパターン、前記低電圧型ゲートパターン、前記抵抗パターンの側壁に形成される絶縁膜スペーサと、
前記低電圧型ゲートパターンと前記高電圧型ゲートパターン各々のコンタクト領域の一部で前記金属シリサイド層、前記ポリシリコン層、前記第2導電層と前記三重層が除去されて前記コンタクト領域で前記第1導電層と前記第2導電層、前記金属シリサイド層、前記ポリシリコン層に同時に接続されるバッティングコンタクトと、
前記セルゲートパターンの金属シリサイド層に連結されるコンタクトプラグと、
前記抵抗パターンのコンタクト領域に前記ライン領域の前記金属シリサイド層、前記ポリシリコン層及び前記第2導電層が接しないように形成されるコンタクトプラグとを備えることを特徴とする不揮発性半導体メモリ装置。」
「【請求項33】 前記素子分離膜の形成段階において、抵抗領域にトレンチ型素子分離膜が形成され、
前記ゲートパターン形成段階において、前記抵抗領域に抵抗パターンが形成され、
前記コンタクト予備段階において、前記抵抗パターンの全領域で前記金属元素を含む導電層が除去され、
前記コンタクトホール形成段階において、前記抵抗パターンのポリシリコン層を露出させるコンタクトホールが形成されることを特徴とする請求項32に記載の不揮発性半導体メモリ装置の形成方法。」
「【請求項46】 前記低抵抗導電層はポリシリコン層と金属元素を含む導電層を順次に形成することを特徴とする請求項43に記載の不揮発性半導体メモリ装置の形成方法。
【請求項47】 前記素子分離膜の形成段階において、抵抗領域に素子分離膜が形成され、
前記ゲートパターン形成段階において、前記抵抗領域に前記低抵抗導電層からなる抵抗パターンが形成され、
前記層間絶縁膜の形成前に、前記抵抗パターンの全領域で前記金属元素を含む導電層が除去され、
前記コンタクトホール形成段階において、前記抵抗領域には前記ポリシリコン層を露出させるコンタクトホールが形成されることを特徴とする請求項46に記載の不揮発性半導体メモリ装置の形成方法。」

b.「【0010】
【課題を解決するための手段】上述の課題を解決するための本発明の不揮発性半導体メモリ装置の第1構成は、半導体基板上にセルアレイ領域のセルゲートパターンと、周辺部高電圧領域の高電圧型ゲートパターンと周辺部低電圧領域の低電圧型ゲートパターンとを備える。ここで、セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層と第2導電層を備える。高電圧型ゲートパターンは高電圧用ゲート絶縁層、第1導電層、三重層及び第2導電層を備える。そして、低電圧型ゲートパターンは低電圧用ゲート絶縁層、第1導電層、三重層、第2導電層を備える。
【0011】本発明装置の第1構成において、単一電源から高電圧及び低電圧電源を形成するために、メモリ装置の周辺部には、ライン型抵抗パターンが通常備えられる。この時、抵抗パターンはゲートパターンと共に形成されることが工程の段階を減らし、効率を高めるために望ましい。抵抗パターンは抵抗の役割を果たすように所定の比抵抗を有する抵抗層を有しなければならない。抵抗層は一つ以上の物質層で形成されることもできる。第1導電層は不純物ドーピング濃度を調節したポリシリコンで形成して抵抗層の役割を果たすようにすることができる。抵抗パターン内の抵抗層は基板との電気的な分離のために絶縁膜上に形成され、絶縁膜はトレンチ型素子分離膜または高電圧型ゲート絶縁層のうちの一つで形成されることが望ましい。また、抵抗層は金属、金属シリサイドなどの低抵抗導電層を有することができない。したがって、パターニング過程において、ゲートパターンと共に形成される抵抗パターンに低抵抗導電層があれば、抵抗層とは絶縁層を通じて分離され、コンタクトプラグと接しないように形成されたり、メモリ装置形成のための後続段階で除去されたりしなければならない。
【0012】本発明装置の第1構成において、第2導電層は下部のポリシリコン層と上部の金属シリサイド層からなる二重層になることができる。先ず、ゲートパターンの一部層を形成した後に、トレンチ型素子分離膜を形成する自己整列型フラッシュメモリなどにおいて、第2導電層は下部導電層と上部導電層に分けられ、上部導電層は下方のポリシリコン層と上方の金属シリサイド層で形成されることができる。金属シリサイド層は金属を含む低抵抗導電層の一例であり、主に、ゲートパターンを流れる信号の伝達効率を高めるために、そしてゲート電極に接続されるコンタクトとの界面抵抗を低めるために用いられる。」

c.「【0026】図3及び図4を参照すると、厚いゲート絶縁膜13と薄いゲート絶縁膜15が形成された基板10の全面に第1ポリシリコン層17を形成する。第1ポリシリコン層17は不純物がドーピングされたことを用いる。これは、以後に抵抗を形成するようになることを考慮して第1ポリシリコン層17のドーピング濃度を調節する。第1ポリシリコン層17上にセルアレイ領域を露出させるエッチングマスクパターン(図示しない)を形成し、エッチングを実施する。セルアレイ領域で第1ポリシリコン層17と薄いゲート絶縁膜15が全部除去される。エッチングマスクパターンを除去する。
【0027】図5を参照すると、セルアレイ領域に基板10が露出された状態で熱酸化を実施する。次に、CVD方法を通じてシリコン窒化膜を積層し、再び、シリコン酸化膜を積層する。結果的に、セルアレイ領域の基板の基底層及びその他の領域の第1ポリシリコン層上にONO三重層19が形成される。再び、ONO三重層19上に第2ポリシリコン層21を形成する。第2ポリシリコン層21上に金属層を形成し、熱処理、又は直接CVD方法を通じて金属シリサイド層23を形成する。」

d.「【0037】図12及び図13を参照すると、厚いゲート絶縁膜13と薄いゲート絶縁膜15が形成された基板10の全面に第1ポリシリコン層17を形成する。第1ポリシリコン層17は形成される抵抗の抵抗値を考慮してドーピング濃度を調節する。第1ポリシリコン層17上にセルアレイ領域を露出させるエッチングマスクパターン(図示しない)を形成し、エッチングを実施して第1ポリシリコン層17と薄いゲート絶縁膜15を全部除去する。
【0038】図14を参照すると、セルアレイ領域に基板10の基底層が露出された状態でセルアレイ領域の基板10及びその他の領域の第1ポリシリコン層17上にONO三重層19を形成する。三重層19上に再び第2ポリシリコン層21を形成する。」

(1-2)以上の記載を総合すると、補正後の請求項1の「第1導電層」及び「第2導電層」の材料について、当初明細書等に記載されている事項は、次のとおりであると認められる。
(1-2-1)「第1導電層」及び「第2導電層」が、共にポリシリコンであること。
(1-2-2)「第1導電層」の材料であるポリシリコンは不純物がドーピングされており、「第2導電層」の材料であるポリシリコンは不純物がドープされているか否かについて特定されていないこと。

(1-3)一方、補正事項1により、補正後の請求項1には、「第1導電層」及び「第2導電層」の材料について、「前記第1導電層と前記第2導電層が異なる材料で構成される」という事項が追加されている。
そこで、当該事項が当初明細書等に記載されているか否かについて検討すると、「第1導電層」及び「第2導電層」について当初明細書等に記載されているのは、上記(1-2)に記載された事項にとどまり、「第2導電層」の材料であるポリシリコンについては、不純物がドープされているか否かについての特定がなされていないのであるから、当初明細書等に、「第2導電層」の材料が、「第1導電層」の材料である不純物がドープされたポリシリコンと異なるものであるということが記載されているとは認められない。

更に言えば、一般に、ドープされていないシリコンの導電率は極めて小さく、絶縁体に近い特性を有することは当業者における技術常識であるから、仮に「第2導電層」がドープされていないポリシリコンであるとすれば、そもそも「第2導電層」は「導電層」とはなり得ないことに加え、一般に、絶縁ゲート型トランジスタのゲートは、導電性を有していなければ所期の機能を果たすことができないから、補正後の請求項1のように、「第2導電層」を「セルゲートパターン」として用いることは不可能である。
したがって、たとえ、当初明細書等に「第2導電層」の不純物についての記載がなかったとしても、当該「第2導電層」が不純物がドープされたものであることは、当業者にとって明らかである。
よって、このような点からみても、当初明細書等に、「第2導電層」の材料が、「第1導電層」の材料である不純物がドープされたポリシリコンと異なるものであるということが記載されているとは認められない。

(1-4)また、上記(1-1)において摘記した部分以外も含め、当初明細書等全般の記載を精査しても、「第2導電層」の材料が、「第1導電層」の材料である不純物がドープされたポリシリコンと異なるものであるということを当業者が認識できる記載は見いだせない。
したがって、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。

(1-5)補正事項1については以上のとおりであるが、当初明細書等に、「第1導電層」の材料が不純物がドープされているポリシリコンであり、「第2導電層」の材料が不純物がドープされていないポリシリコンであることが記載されていると仮定した場合についても予備的に検討する。
上記のように仮定した場合であっても、当初明細書等に記載されている事項は、「第1導電層」の材料が不純物がドープされているポリシリコンであり、「第2導電層」の材料が不純物がドープされていないポリシリコンであるということにとどまり、補正後の請求項1のように、「前記第1導電層と前記第2導電層が異なる材料で構成される」という技術思想が当初明細書等に記載されているとは認められない。
すなわち、補正後の請求項1に係る発明には、「第1導電層」及び「第2導電層」の材料が異なるものでありさえすれば、それらが具体的にどのような材料を用いているものであっても、発明の範囲に含まれることが明らかであるが、当初明細書等に記載されている事項は、「第1導電層」の材料が不純物がドープされているポリシリコンであり、「第2導電層」の材料が不純物がドープされていないポリシリコンであるということにとどまり、当初明細書等の記載全般を精査しても、不純物がドープされているポリシリコン及び不純物がドープされていないポリシリコンという具体的材料を離れて、「第1導電層」の材料と「第2導電層」の材料とが相対的に異なるものであるという技術思想が記載されていることを当業者が認識できる記載は見いだせない。
したがって、たとえ、当初明細書等に、「第1導電層」の材料が不純物がドープされているポリシリコンであり、「第2導電層」の材料が不純物がドープされていないポリシリコンであることが記載されていると仮定した場合であっても、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。

(1-6)以上検討したとおり、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものではないから、特許法第17条の2第3項(本件補正は、平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たしていない。

(2)補正事項2について
補正事項2は、補正前の請求項7のやや不明瞭な記載を明瞭にしたものにすぎず、実質的にみて補正前後で記載内容に違いはないものと認められるから、特許法第17条の2第3項に規定する要件を満たすことは明らかである。

(3)補正事項3?10について
補正事項3?10により追加された事項は、補正事項1と実質的に同じであるから、補正事項3?10についても、補正事項1と同様に、特許法第17条の2第3項に規定する要件を満たしていない。

(4)新規事項の追加の有無についてのまとめ
以上検討したとおりであるから、本件補正は特許法第17条の2第3項に規定する要件を満たしていない。

4.補正の却下の決定のむすび
本件補正は、特許法第17条の2第3項に規定する要件を満たしていないから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明
平成22年2月25日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?48に係る発明は、平成21年4月20日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?48に記載されている事項により特定されるとおりのものであり、そのうちの請求項12に係る発明(以下「本願発明」という。)は、請求項12に記載されている事項により特定される、上記第2.1.に補正前の請求項12として記載したとおりのものであり、再掲すると次のとおりである。
「【請求項12】
半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置において、
前記高電圧型ゲートパターンは高電圧用ゲート絶縁層と、第1導電層と、低抵抗導電層とを含み、
前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層と、第2導電層と、前記低抵抗導電層とを含み、
前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、前記第1導電層と、前記低抵抗導電層とを含むことを特徴とする不揮発性半導体メモリ装置。」

第4.引用刊行物に記載された発明
1.本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-102553号公報には、図1、5、7、及び9?16と共に次の記載がある。

a.「【0001】
【発明の属する技術分野】本発明は、内部に電荷蓄積手段を含む絶縁膜を介してゲート電極が半導体基板またはウエル上に積層された不揮発性メモリトランジスタを有する半導体装置、および、論理回路ブロックをメモリブロックと混載してなる半導体装置に関する。また、本発明は、上記半導体装置の駆動方法および製造方法に関する。
【0002】
【従来の技術】不揮発性メモリ装置では、そのメモリトランジスタ内における電荷蓄積手段の種類および電荷蓄積手段を内包する絶縁膜の積層構造の種類に応じて、FG(Floating Gate) 型、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor) 型、MNOS(Metal-Nitride-Oxide-Semiconductor) 型などが知られている。
【0003】FG型の不揮発性メモリトランジスタでは、半導体基板またはウエル上にゲート絶縁膜を介してポリシリコンなどからなるフローティングゲートが積層され、さらに、フローティングゲート上に、たとえばONO(Oxide-Nitride-Oxide) 膜などからなるゲート間絶縁膜を介してコントロールゲートが積層されている。
【0004】MONOS型の不揮発性メモリトランジスタでは、半導体基板またはウエル上に、たとえば、酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる中間絶縁膜、酸化シリコン膜からなるトップ絶縁膜が順に積層され、このトップ絶縁膜上にゲート電極が形成されている。」

b.「【0011】
【発明が解決しようとする課題】ところが、このような書き込み・消去方法が採用された従来の不揮発性メモリ装置では、負電圧の昇圧が不要で昇圧回路の構成を簡単に出来るということは利点として挙げることができるものの、いわゆるV_(PP)系トランジスタと称される高耐圧仕様のトランジスタが必要となり、このため製造工程が複雑で、コスト低減が進まない現状にある。
【0012】たとえば、ワード線電位またはウエル電位を駆動する回路の出力トランジスタなどは、書き込み時と消去時で高電圧V_(PP)またはV_(PP)’をフルレンジで切り換えて出力する必要があり、そのため、V_(PP)系トランジスタの使用が必須となる。
【0013】V_(PP)系トランジスタは、メモリトランジスタやV_(CC)(外部電源電圧)系のトランジスタと比較すると、その必要耐圧に応じてゲート長およびゲート絶縁膜厚が大きく設定され、必要な駆動能力を得るためにゲート長に比例してゲート幅も大きく設定されている。また、ソース・ドレイン不純物領域も、メモリトランジスタまたはV_(CC)系トランジスタなどに比べると深く設定する必要がある。さらに、いわゆるオフセット構造と称される、高濃度のソース・ドレイン不純物領域をゲート端から離して形成した構造も多く採用されている。したがって、トランジスタの占有面積が大きいうえ、メモリトランジスタやV_(CC)系トランジスタの製造にない専用工程が必要となり、これが不揮発性メモリ装置のコスト低減がなかなか進まない大きな要因の一つとなっている。
【0014】その一方、いわゆるシステムLSIなどでは、論理回路ブロックをメモリブロックとともに混載した半導体装置が近年盛んに開発されている。論理回路ブロックではトランジスタ数が多く動作速度が重視されるために、論理演算用のトランジスタとして、メモリトランジスタと同様に解像限界で形成し、かつ、ゲート絶縁膜を薄膜化したV_(CC)系の高速トランジスタが採用される。このようなLSIでは、論理回路ブロック内でトランジスタを最適化して面積を極力小さくしているが、その一方で、ゲート絶縁膜をメモリトランジスタ用、高電圧用、低電圧かつ高速用の3種類にウエハ内で作り分ける必要があり、製造プロセスが一層煩雑化している。
【0015】本発明の目的は、異なる種類のトランジスタ間で製造プロセスの共通性を高め、コスト低減が可能な構成の半導体装置と、その駆動方法および製造方法を提供することにある。」

c.「【0027】
【発明の実施の形態】以下、MONOS型メモリトランジスタを有し、ソース線およびビット線が階層化されたNOR型(以下、便宜上、AND型と称する)の不揮発性メモリ装置を例として、本発明の実施形態を説明する。本発明の実施形態に係る半導体装置は、メモリブロックと、論理回路ブロックとを有する。図1に、メモリブロックの概略構成を示す。
【0028】メモリブロック内に、図1に示すように、メモリセルアレイ1、ロウバッファ2、ロウデコーダ3、カラムバッファ4、カラムデコーダ5、カラムゲート6、入出力バッファ及びセンスアンプ群(以下、入出力回路という)7、書き込み・消去回路(ワード線駆動回路8およびウエル電圧供給回路9)を有する。」

d.「【0039】図5において、副ビット線SBLと副ソース線SSLとの間のｐウエル部分と、各ワード線との交差部分がメモリトランジスタのチャネル形成領域となる。チャネル形成領域に接する副ビット線SBL部分がドレイン、副ソース線SSL部分がソースとして機能する。なお、副ビット線SBLおよび副ソース線SSLのチャネル形成領域に臨む基板表面位置に、LDD(Lightly Doped Drain) と称する低濃度領域を具備させてもよい。
【0040】チャネル形成領域上に、トンネル絶縁膜14、窒化膜15、トップ絶縁膜16、ゲート電極(ワード線WL)が順に積層されている。トンネル絶縁膜14として、ウエルおよび基板の表面を熱酸化して形成した、2?5nm程度の膜厚の酸化シリコン膜を用いる。また、熱酸化シリコン膜の一部または全部を窒化処理して用いてもよい。窒化膜15は、例えば5?8nmの窒化シリコン膜から構成されている。この窒化膜15は、たとえば減圧CVD(LP-CVD)により作製され、膜中にキャリアトラップが多く含まれ、プールフレンケル型(PF型)の電気伝導特性を示す。トップ絶縁膜16は、窒化膜15との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、例えば熱酸化法またはHTO(High Temperature chemical vapor deposited Oxide)法により形成する。ワード線WLは、ｐ型またはn型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si) からなる。ワード線WLは、doped poly-Si と高融点金属シリサイドとの積層膜から構成してもよい。」

e.「【0064】最後に、本実施形態に係る半導体装置の製造方法例を説明する。図9?図13は、この半導体装置の製造途中における断面図である。また、図14は、この半導体装置の製造に用いるフォトマスクの一覧表である。
(途中略)
【0071】レジスト除去後、図13の工程では、まず、全面にポリシリコンからなるゲート導電膜を成膜する。その上に第11マスク“1PS”を用いたレジストの形成し、異方性エッチングを行って、ワード線WLおよびゲート電極18,19を形成する。レジストの除去後、メモリトランジスタ領域のみ開口するレジストを第12マスク“Ch-ｓｔｐ”を用いて形成する。このレジストをマスクにｐ型不純物を浅くイオン注入する。このとき、ワード線WLおよび素子分離絶縁層ISOが自己整合マスクとなり、ワード線WL間のｐウエル表面にチャネルストップ用のｐ型不純物領域が形成される。」

f.「【0075】図15は、比較例として従来の製造方法で作った半導体装置の構造を示す断面図である。また、図16は、トランジスタサイズ変更におけるゲート長とゲート幅の関係を示す説明図である。この半導体装置100では、メモリトランジスタMTは二重ウエル構造で本実施形態と基本的に同じであるが、ワード線WLに書き込み電圧V_(PP)または消去電圧V_(PP)’をフルレンジで印加するための高耐圧トランジスタHTが必要である。図15に示す高耐圧トランジスタHTは、ゲート絶縁膜101の膜厚が20nm以上必要であり、ゲート長も1μmを越えるものが用いられる。また、そのソース・ドレイン不純物領域102が、接合耐圧を大きくする必要から緩慢な傾斜の濃度勾配で基板深くまで形成する必要がある。したがって、このような深い不純物領域を形成するための加熱条件が他の不純物領域形成時と大きく異なり、他のトランジスタのソース・ドレイン不純物領域との同時形成は極めて困難である。
【0076】一方、論理回路用の低耐圧・高速トランジスタは、nMOSトランジスタNLTおよびｐMOSトランジスタPLTともに、それぞれ最適化された濃度のウエル103または104に形成され、ソース・ドレイン不純物領域105,106も極限まで高濃度,薄層化されている。さらに、ゲート絶縁膜厚も3?8nm、ゲート長も0.25μm程度とスケーリングされている。
【0077】本実施形態に係る半導体装置では、ワード線WLおよびウエルPWへの電圧印加方法を正と負で分割して行うことにより、たとえば図7の回路のレベル変換回路33のインバータを構成する各トランジスタに対し、そのソース・ドレイン間への印加電圧を従来の半分にまで低下できる。したがって、そのぶん、ゲート絶縁膜厚およびゲート長をスケーリングすることができる。図16に示す式のように、ドレイン電流Idはリニア領域,飽和領域ともW/Lに比例する。したがって、同じ駆動能力を得るとした場合、ゲート長Lを短くすると、同じ割合でゲート幅Wも短くできる。その結果、トランジスタへの印加電圧を半分にすると、下ゲート電極面積を単純計算では1/4程度にでき、そのぶん、小さなサイズのトランジスタが使用できる。論理回路ブロックでは、その逆に、従来最適化されて微細化されていたトランジスタのサイズが大きくなってしまう。通常、論理回路ブロック内のトランジスタ数が多いので、全体としては面積が若干大きくなる。」

2.ここにおいて、図15に記載された「比較例として従来の製造方法で作った半導体装置」に注目すると、0075段落の「この半導体装置100では、メモリトランジスタMTは二重ウエル構造で本実施形態と基本的に同じであるが・・・」という記載から、当該半導体装置における「メモリトランジスタMT」は、図5に記載されたものと同様に、0040段落に記載されたように、「チャネル形成領域上に、トンネル絶縁膜14、窒化膜15、トップ絶縁膜16、ゲート電極(ワード線WL)が順に積層されている」構造を備えていることが明らかである。
また、0004段落の「MONOS型の不揮発性メモリトランジスタでは、半導体基板またはウエル上に、たとえば、酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる中間絶縁膜、酸化シリコン膜からなるトップ絶縁膜が順に積層され、このトップ絶縁膜上にゲート電極が形成されている。」という記載、及び図15の記載から、図15に記載された半導体装置における「メモリトランジスタMT」、「高耐圧トランジスタHT」並びに「論理回路用の低耐圧・高速トランジスタ」である「nMOSトランジスタNLT」及び「ｐMOSトランジスタPLT」は、いずれも「半導体基板」上に形成されていることが明らかである。
さらに、図15に記載された半導体装置における「高耐圧トランジスタHT」並びに「論理回路用の低耐圧・高速トランジスタ」である「nMOSトランジスタNLT」及び「ｐMOSトランジスタPLT」が、各々ゲート絶縁膜の上にゲート電極を有していることは当業者にとって自明である。

3.したがって、引用例には、次の発明(以下「引用発明」という。)が記載されているものと認められる。
「半導体基板上に、酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる中間絶縁膜、酸化シリコン膜からなるトップ絶縁膜が順に積層され、このトップ絶縁膜上にゲート電極が形成されているメモリトランジスタMTと、膜厚が20nm以上のゲート絶縁膜及びゲート電極を有する高耐圧トランジスタHTと、膜厚が3?8nmのゲート絶縁膜及びゲート電極を有する論理回路用の低耐圧・高速トランジスタであるnMOSトランジスタNLT及びｐMOSトランジスタPLTとを備える不揮発性メモリ装置。」

第5.本願発明と引用発明との対比
1.引用発明の「半導体基板」において、「メモリトランジスタMT」が形成されている領域、「高耐圧トランジスタHT」が形成されている領域、「論理回路用の低耐圧・高速トランジスタであるnMOSトランジスタNLT及びｐMOSトランジスタPLT」が形成されている領域は、各々本願発明の「セルアレイ領域」、「周辺部高電圧領域」、「周辺部低電圧領域」に相当する。
さらに、引用発明の「酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる中間絶縁膜、酸化シリコン膜からなるトップ絶縁膜が順に積層され」た膜及び「トップ絶縁膜上」に形成された「ゲート電極」は、本願発明の「セルゲートパターン」に相当し、引用発明の「膜厚が20nm以上のゲート絶縁膜101及びゲート電極」は、本願発明の「高電圧型ゲートパターン」に相当し、引用発明の「膜厚が3?8nmのゲート絶縁膜及びゲート電極」は、本願発明の「低電圧型ゲートパターン」に相当する。
したがって、本願発明と引用発明とは、「半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置」である点で一致する。

2.引用発明の「膜厚が20nm以上のゲート絶縁膜」は、本願発明の「高電圧用ゲート絶縁層」に相当し、引用発明の「高耐圧トランジスタHT」が有している「ゲート電極」は、本願発明の「前記高電圧型ゲートパターン」が含んでいる「第1導電層」に相当する。
したがって、本願発明と引用発明とは、「前記高電圧型ゲートパターンは高電圧用ゲート絶縁層と、第1導電層と」を含むものである点で一致する。

3.引用発明の「酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜」、「窒化膜あるいは窒化酸化膜などからなる中間絶縁膜」、「酸化シリコン膜からなるトップ絶縁膜」は、各々本願発明の「トンネリング絶縁層」、「電荷貯蔵層」、「ブロッキング絶縁層」に相当するから、引用発明の「酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる中間絶縁膜、酸化シリコン膜からなるトップ絶縁膜が順に積層され」た膜は、本願発明の「トンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層」に相当する。
また、引用発明の「トップ絶縁膜上」に形成された「ゲート電極」は、本願発明の「第2導電層」に相当する。
したがって、本願発明と引用発明とは、「前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層と、第2導電層と」を含むものである点で一致する。

4.引用発明の「膜厚が3?8nmのゲート絶縁膜」は、本願発明の「低電圧用ゲート絶縁層」に相当する。
また、引用発明の「論理回路用の低耐圧・高速トランジスタであるnMOSトランジスタNLT及びｐMOSトランジスタPLT」が有している「ゲート電極」と、本願発明の「前記低電圧型ゲートパターン」が含んでいる「前記第1導電層」とは、「導電層」である点で一致する。
したがって、本願発明と引用発明とは、「前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、導電層と」を含むものである点で一致する。

5.以上を総合すると、本願発明と引用発明とは、
「半導体基板上にセルアレイ領域のセルゲートパターン、周辺部高電圧領域の高電圧型ゲートパターンと、周辺部低電圧領域の低電圧型ゲートパターンとを備える不揮発性半導体メモリ装置において、
前記高電圧型ゲートパターンは高電圧用ゲート絶縁層と、第1導電層とを含み、
前記セルゲートパターンはトンネリング絶縁層、電荷貯蔵層、ブロッキング絶縁層からなる三重層と、第2導電層とを含み、
前記低電圧型ゲートパターンは低電圧用ゲート絶縁層と、導電層とを含むことを特徴とする不揮発性半導体メモリ装置。」

である点で一致し、以下の点で相違する。

(相違点1)
本願発明は、「高電圧型ゲートパターン」、「セルゲートパターン」及び「低電圧型ゲートパターン」が、いずれも「低抵抗導電層」を含むものであるのに対して、引用発明はそのような構成を備えていない点。

(相違点2)
本願発明は、「前記低電圧型ゲートパターン」が「前記第1導電層」を含むものであるのに対して、引用発明は、「論理回路用の低耐圧・高速トランジスタであるnMOSトランジスタNLT及びｐMOSトランジスタPLT」の「ゲート電極」が、「高耐圧トランジスタHT」の「ゲート電極」と同じ層であることが特定されていない点。

第6.相違点についての当審の判断
1.相違点1について
(1)一般に、ポリシリコンゲートを備えた絶縁ゲート型トランジスタにおいて、ゲート電極の抵抗を低減して信号の伝達速度を向上させるため、ゲート電極を構成するポリシリコン上に低抵抗のシリサイド層を形成することは、例えば、引用例の0040段落の「ワード線WLは、doped poly-Si と高融点金属シリサイドとの積層膜から構成してもよい。」という記載、及び本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例の次の記載からも分かるように、当業者における周知技術である。

周知例:特開平11-265987号公報

「【0001】
【発明の属する技術分野】本発明は、電気的に書き込み可能な不揮発性メモリとDRAMあるいはLｏgic IC等他素子との混載素子に関するものである。」
「【0020】ここで、図3にメモリセルと、第1のポリシリコン膜107をゲート電極に用いる周辺回路(図中の1G NMOS/PMOS)との拡大図を示す。第1のポリシリコン膜107をゲート電極に用いる周辺回路(図中の1GNMOS/PMOS)のゲート酸化膜はは、メモリセルの第1のゲート酸化膜106を用いている。また、メモリセルにおいては第2のポリシリコン膜111の直上に、周辺回路(図中の1G NMOS/PMOS)においては第1のポリシリコン膜107の直上に、シリサイド膜112が形成されている。すなわち、メモリセルは、第1のゲート酸化膜106、第1のポリシリコン膜107、IPD絶縁膜109、第2のポリシリコン膜111、シリサイド膜112の構造となる。また、周辺回路(図中の1G NMOS/PMOS)は、第1のゲート酸化膜106、第1のポリシリコン膜107、シリサイド膜112、及びソースドレインからなる構造となる。なお、周辺回路はLDD構造となっているが、これに限定されるものではない。」

(2)したがって、当該周知技術を勘案すれば、引用発明において、「メモリトランジスタMT」、「高耐圧トランジスタHT」並びに「前記論理回路用の低耐圧・高速トランジスタであるnMOSトランジスタNLT及びｐMOSトランジスタPLT」の各ゲート電極を、共に低抵抗のシリサイド構造とすること、すなわち、本願発明のように、「高電圧型ゲートパターン」、「セルゲートパターン」及び「低電圧型ゲートパターン」が、いずれも「低抵抗導電層」を含む構成とすることは、当業者が容易になし得たことである。
したがって、相違点1は、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれるものである。

2.相違点2について
引用例には、引用発明が「比較例として従来の製造方法で作った半導体装置」として記載され、引用発明を改良した不揮発性半導体メモリ装置についても記載されているが、引用発明を改良した不揮発性半導体メモリの製造方法に関する図13及び0071段落の記載、並びに、引用発明の製造方法と引用発明を改良した不揮発性半導体メモリ装置の製造方法とを比較した図14の記載から明らかなように、引用発明においても、全面に成膜されたポリシリコンを「第11マスク“IPS”」を用いて異方性エッチングすることにより、一括して「論理回路用の低耐圧・高速トランジスタであるnMOSトランジスタNLT及びｐMOSトランジスタPLT」の「ゲート電極」、並びに「高耐圧トランジスタHT」の「ゲート電極」が形成されているものと解される。
したがって、引用発明の「論理回路用の低耐圧・高速トランジスタであるnMOSトランジスタNLT及びｐMOSトランジスタPLT」の「ゲート電極」と、「高耐圧トランジスタHT」の「ゲート電極」とは同じ層であることが明らかであるから、引用発明も本願発明と同様に、「前記低電圧型ゲートパターン」が「前記第1導電層」を含むという構成を備えているものと認められる。
よって、相違点2は実質的なものではない。
また、仮に、相違点2が実質的なものではないとまではいえないものであったとしても、当業者が適宜なし得た範囲に含まれる程度のものである。

3.相違点についての判断のまとめ
以上検討したとおりであるから、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は特許法第29条第2項の規定により特許を受けることができない。

第7.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2011-10-17 
結審通知日 2011-10-18 
審決日 2011-11-02 
出願番号 特願2002-234003(P2002-234003)
審決分類 P 1 8・ 561- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 小森 重樹  
特許庁審判長 北島 健次
特許庁審判官 松田 成正
恩田 春香
発明の名称 浮遊トラップ型セルを有する不揮発性半導体メモリ装置及びその製造方法  
代理人 志賀 正武  
代理人 渡邊 隆  
代理人 実広 信哉  

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