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審決分類 審判 査定不服 4項4号特許請求の範囲における明りょうでない記載の釈明 特許、登録しない。 H01L
審判 査定不服 4項3号特許請求の範囲における誤記の訂正 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L
審判 査定不服 4項1号請求項の削除 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1254242
審判番号 不服2009-17956  
総通号数 149 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-05-25 
種別 拒絶査定不服の審決 
審判請求日 2009-09-24 
確定日 2012-03-21 
事件の表示 特願2002- 54033「非常に短いゲート形状を有するトランジスタとメモリセルの製造方法」拒絶査定不服審判事件〔平成14年10月25日出願公開、特開2002-313971〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成14年2月28日(パリ条約による優先権主張2001年3月1日、米国)の出願であって、平成20年9月22日付けの拒絶理由通知に対して、平成21年3月2日付けで手続補正書及び意見書が提出されたが、同年5月12日付けで拒絶査定がなされ、これに対し、同年9月24日付けで審判請求がなされるとともに、同日付けで手続補正書が提出されたものである。
そして、同年12月11日付けで特許法第164条第3項の規定による前置報告がなされ、平成23年1月19日付けで当審よりなされた審尋に対して、同年6月24日付けで回答書が提出されたものである。


第2.平成21年9月24日に提出された手続補正書によりなされた手続補正(以下、「本件補正」という。)についての補正却下の決定

[補正却下の決定の結論]
本件補正を却下する。

[理由]
1.本件補正の内容
本件補正は、特許請求の範囲と発明の名称を補正するものであり、このうち、特許請求の範囲については、以下のとおりである。

〈補正事項a〉
・補正前の請求項1の
「前記第1及び第2トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程と、
前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」を、
補正後の請求項1の
「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、
前記オフセットスペーサ形成の後に、前記第1及び第2トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」と、
補正する。

〈補正事項b〉
・補正前の請求項9?請求項26を削除する。

2.補正目的の適否
(1)補正事項aについて
補正前の請求項1においては、「前記第1及び第2トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程と、
前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」と記載され、補正前の請求項1の記載を、その記載の通りに解すれば、「前記第1及び第2トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」の後に、「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」を行うという、工程の順序であった。

これに対して、補正事項aについての補正により、補正後の請求項1においては、「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、
前記オフセットスペーサ形成の後に、前記第1及び第2トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」と記載され、「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」を行い、「前記オフセットスペーサ形成の後に、前記第1及び第2トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」を行うという、工程の順序である。

したがって、補正事項aについての補正は、「工程」の順序を入れ替えており、請求項1に係る発明になる「製造方法」を変更する補正であることは明らかである。

さらに、
補正前の「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」は、「DDDイオン注入及びLDDイオン注入を行う工程」と「第1ソース/ドレイン(S/D)イオン注入を行う工程」との間に行われるものである。そうすると、本願明細書の段落【0035】に「オフセットスペーサが形成された後、HV(high voltage)トランジスタに対してDDD接合が形成され、LV(low voltage)トランジスタに対してLDD接合を形成する工程が後に続く。そうしてから、メインオキサイドスペーサが形成されS/Dイオン注入が後に続く。」と記載されていることから、補正前の前記「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」は、本願明細書の発明の詳細な説明に記載された「メインオキサイドスペーサ」を「形成」する工程に対応する。
一方、補正後の「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」は、「DDDイオン注入及びLDDイオン注入を行う工程」の前に行われるものである。してみれば、補正後の「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」は、本願明細書における、段落【0031】の「図1cに示すように、ゲート130の側壁に沿ってオフセットオキサイドスペーサ110a、110bを形成する」工程、前記段落【0035】の「オフセットスペーサ」う「形成」する工程、段落【0042】の「図2bに示すように、ポリシリコンスタック側壁に沿ってオフセットオキサイドスペーサ210a、210bを形成する」工程に対応している。
すなわち、上記のとおり、「製造方法」の「工程」の順序を入れ替えたことにより、同一の「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」であっても、「製造方法」全体における当該「工程」の意義や目的が変更されているから、補正事項aについての補正は、請求項1に係る発明を変更し、その意義や課題・目的を変更する補正である。

以上から、補正事項aについての補正は、特許請求の範囲の減縮を目的とする補正ではない。
また、補正事項aについての補正は、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とする補正にも該当しない。
よって、補正事項aについての補正は、特許法第17条の2第4項の各号に掲げるいずれかの事項を目的とするものではない。

(2)補正事項bについて
補正事項bについての補正は、請求項の削除を目的とする補正である。

(3)補正目的の適否のまとめ
以上のとおりであるから、前記の補正事項aについての補正を含む特許請求の範囲についての本件補正は、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.独立特許要件を満たすかどうかの検討
次に、仮に、本件補正が、特許法17条の2第4項に規定する要件を満たすものとして、以下、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか(平成18年法律55号改正附則3条1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項に規定する独立特許要件を満たすか)どうかを、請求項1に係る発明(以下、「本願補正発明」という。)について検討する。
(1)本願補正発明
本件補正後の請求項1に係る発明(本願補正発明)は、次のとおりである。

【請求項1】
「半導体トランジスタを製造する方法であって、
第1及び第2トランジスタの各々について半導体基板領域上に該半導体基板領域から絶縁されたゲート電極を形成する工程と、
前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、
前記オフセットスペーサ形成の後に、前記第1及び第2トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程と、
前記DDD及びLDDソース領域並びにDDD及びLDDドレイン領域内に前記DDD及びLDD領域と同じ導電型でそれらより高いドーピング濃度を有する第1ソース及びドレインを形成するために第1ソース/ドレイン(S/D)イオン注入を行う工程と
を含んでなる製造方法。」

(2)引用例の表示
引用例1:特開平03-066171号公報
引用例2:特開平08-204186号公報
引用例3:特開平11-330274号公報
引用例4:特開2001-044393号公報

(3)引用例1の記載及び引用発明と、引用例2?4の記載
(3-1)引用例1の記載
原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平03-066171号公報(以下「引用例1」という。)には、「半導体集積回路装置の製造方法」(発明の名称)に関して、第1図?第8図とともに、次の記載がある。

ア.発明の背景等
・「〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、不揮発性記憶機能を備えた半導体集積回路装置に適用して有効な技術に関するものである。
〔従来の技術〕
電気的消去型不揮発性記憶装置(E1ectrically Erasable Programmable Read Only Memory)として、メモリセルが1個の電界効果型トランジスタで形成され、ビット(bit)又はバイト(byte)単位の情報の書込みを一括消去が可能な所謂フラッシュ(F1ash)型がある。」(2頁左上欄5?15行)
・「本発明の目的は、不揮発性記憶回路を有する半導体集積回路装置において、製造上の歩留りを向上することが可能な技術を提供することにある。
本発明の他の目的は、前記半導体集積回路装置において、加工寸法精度を向上することが可能な技術を提供することにある。
本発明の他の目的は、前記半導体集積回路装置において、素子の特性を安定化し、又素子の性能を向上することが可能な技術を提供することにある。
本発明の他の目的は、前記半導体集積回路装置において、製造工程数を低減することが可能な技術を提供することにある。」(4頁右上欄12行?同頁左下欄4行)

イ.実施例
・「〔発明の実施例〕
本発明の一実施例であるEEPROMの構成を第1図(要部断面図)で示す。第1図は、左側にフラッシュ型のメモリセル、中央に周辺回路を構成する低絶縁耐圧のMISFET、右側に高絶縁耐圧のMISFETの夫々を示す。前記周辺回路は、相補型MISFET(CMOS)で構成されるが、本実施例においてはそのうちnチャネルMISFETのみ説明する。」(5頁右上欄18行?同頁左下欄6行)
・「フラッシュ構造を採用するメモリセルQmは、フィールド絶縁膜3及びp^(-)型チャネルストッパ領域4で周囲を規定された領域内において、p^(-)型ウェル領域2の主面に構成される。メモリセルQmは、1個の電界効果型トランジスタで構成され、1[bit]の情報を記憶する。つまり、メモリセルQmは、p^(-)型ウェル領域2、p^(+)型半導体領域15、ゲート絶縁膜7、情報蓄積用ゲート電極(フローティングゲート電極)8、ゲート絶縁膜10、制御用ゲート電極(コントロールゲート電極)11、ソース領域及びドレイン領域で構成される。」(5頁左下欄19行?同頁右上欄9行)
・(メモリセルQmの)「ソース領域は高不純物濃度のn^(+)型半導体領域13及びその周囲に沿って設けられた低不純物濃度のn型半導体領域14で構成される。つまり、ソース領域は所謂2重拡散構造で構成される。」(6頁左上欄20行?同頁右上欄3行)
・「低絶縁耐圧MISFETQlは、p^(-)型ウエル領域2、ゲート絶縁膜9、ゲート電極11、ソース領域及びドレイン領域である一対のn型半導体領域16及びn^(+)型半導体領域18で構成される。
……(中略)……ソース領域及びドレイン領域はLDD構造で構成される。」(7頁左上欄1?11行)
・「高絶縁耐圧MISFETQhは、p^(-)型ウェル領域2、ゲート絶縁膜6、ゲート電極8、ソース領域及びドレイン領域で構成される。
……(中略)……ソース領域は低不純物濃度のn型半導体領域16及び高不純物濃度のn^(+)型半導体領域18で構成される。つまり、ソース領域はLDD構造で構成される。ドレイン領域は低不純物濃度のn型半導体領域16、高不純物濃度のn^(+)型半導体領域18及び低不純物濃度のn型半導体領域5で構成される。低不純物濃度のn型半導体領域5は、n型半導体領域16及びn^(+)型半導体領域18の周囲に沿って設けられ、ドレイン領域のpn接合耐圧を高めるために設けられる。このn型半導体領域5は2重拡散構造のドレイン領域を構成する。」(7頁左下欄19行?右上欄20行)
・「次に、前述のEEPROMの製造方法について、第2図乃至第8図(各製造工程毎に示す要部断面図)を用いて簡単に説明する。
まず、p^(-)型半導体基板1を用意する。
次に、メモリセルQm、低絶縁耐圧MISFETQl、高絶縁耐圧MISFETQhの夫々の形成領域において、p^(-)型半導体基板1の主面部にp^(-)型ウエル領域2を形成する。なお、p^(-)型ウエル領域2とほぼ同一製造工程により、p^(-)型半導体基板1のpチャネルMISFETの形成領域の主面部にn^(-)型ウエル領域が形成される。」(7頁左下欄2?12行)
・「次に、メモリセルQmの形成領域のゲート絶縁膜7上に情報蓄積用ゲート電極8を形成すると共に、高絶縁耐圧MISFETQhの形成領域のゲート絶縁膜6上にゲート電極8を形成する。」(8頁左上欄7?10行)
・「次に、高絶縁耐圧MISFETQhのドレイン領域の形成領域において、P^(-)型ウエル領域2の主面部にn型不純物5n例えばPをイオン打込み法により導入する。このn型不純物5nは、例えば10^(13)[atoms/cm^(2)]程度の不純物濃度で、イオン打込み法により導入される。」(8頁左上欄16行?同頁右上欄1行)
・「次に、第5図に示すように、前記メモリセルQmの形成領域のゲート絶縁膜10上に情報蓄積用ゲート電極11を形成すると共に、低絶縁耐圧MISFETQlの形成領域のゲート絶縁膜9上にゲート電極11を形成する。」(8頁左下欄18行?同頁右下欄2行)
・「次に、前記メモリセルQmの形成領域において、制御用ゲート電極11のゲート長方向の加工を行う。そして、この制御用ゲート電極11をマスクとしてその下層の情報蓄積用ゲート電極8のゲート長方向の加工を行う。この制御用ゲート電極11、情報蓄積用ゲート電極8の夫々の加工は、異方性エッチング技術で行い、所謂重ね切りで行われる。この後、熱酸化処理を行い、第6図に示すように、情報蓄積用ゲート電極8、制御用ゲート電極11、ゲート電極8、11の夫々の表面を覆う絶縁膜12を形成する。この絶縁膜12はメモリセルQmの情報保持特性を向上する目的で形威される。」(8頁右下欄11行?9頁左上欄2行)
・「次に、メモリセルQmのソース領域の形成領域において、p^(-)型ウエル領域2の主面部にn型不純物13n、14nの夫々を導入する。n型不純物13nは、例えば10^(15)?10^(16)[atoms/cm^(2)]程度の不純物濃度のAsを使用し、60[KeV]程度のエネルギのイオン打込み法で導入する。n型不純物14nは、例えば10^(14)?10^(15)[atoms/cm^(2)]程度の不純物濃度のPを使用し、50[KeV]程度のエネルギのイオン打込み法で導入する。
次に、メモリセルQmのドレイン領域の形成領域において、p^(-)型ウエル領域2の主面部にp型不純物15pを導入する。p型不純物15pは、例えば10^(13)?10^(14)[atoms/cm^(2)]程度の不純物濃度のBF_(2)を使用し、60[KeV]程度のエネルギのイオン打込み法で導入する。
次に、第7図に示すように、メモリセルQm、低絶縁耐圧MISFETQl、高絶縁耐圧MISFETQhの夫々の形成領域において、p^(-)型ウエル領域2の主面部にn型不純物16nを導入する。メモリセルQmの形成領域において、n型不純物16nは、例えば10^(15)[atoms/cm^(2)]程度の不純物濃度のAsを使用し、60[KeV]程度のエネルギのイオン打込み法で導入する。低絶縁耐圧MISFETQl、高絶縁耐圧MISFETQhの夫々の形成領域において、n型不純物16nは、例えば10^(13)[atoms/cm^(2)]程度の不純物濃度のPを使用し、50[KeV]程度のエネルギのイオン打込み法で導入する。
前記導入された各不純物は、この後に施されるアニール処理により拡散され半導体領域を形成する。つまり、n型不純物13nはn^(+)型半導体領域13、n型不純物14nはn型半導体領域14、p型不純物15nはp^(+)型半導体領域15、n型不純物16nはn型半導体領域16の夫々を形成する。
次に、情報蓄積用ゲート電極8、制御用ゲート電極11、ゲート電極8、11の夫々の側壁にサイドウォールスペーサ17を形成する。サイドウォールスペーサ17は、例えば基板全面にCVD法で酸化珪素膜を堆積し、この堆積した膜厚に相当する分基板全面にRIE等の異方性エッチングを施すことにより形成される。
次に、メモリセルQm、低絶縁耐圧MISFETQl、高絶縁耐圧MISFETQhの夫々の形成領域において、p^(-)型ウエル領域2の主面部にn型不純物18nを導入する。n型不純物18nは、例えば10^(15)?10^(16)[atoms/cm^(2)]程度の不純物濃度のAsを使用し、60[KeV]程度のエネルギのイオン打込み法で導入する。このn型不純物18nは、アニール処理を行うことにより拡散され、n^(+)型半導体領域18を形成する。」(9頁左上欄11行?同頁左下欄20行)

ウ.発明の効果
・「〔発明の効果〕
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
不揮発性記憶回路を有する半導体集積回路装置において、製造上の歩留りを向上することができる。
前記半導体集積回路装置において、加工寸法精度を向上することができる。
前記半導体集積回路装置において、素子の特性を安定化し、又素子の性能を向上することができる。
前記半導体集積回路装置において、製造工程数を低減することができる。」(10頁右下欄13行?11頁左上欄6行)

(3-2)引用発明
前記ア?ウによれば、引用例には、次の発明(以下、「引用発明」という。)が記載されているといえる。

「周辺回路を構成する高絶縁耐圧MISFETQhの形成領域のp^(-)型半導体基板1の主面に形成されたゲート絶縁膜6上にゲート電極8を形成する工程と、
周辺回路を構成する低絶縁耐圧MISFETQlの形成領域の前記p^(-)型半導体基板1の主面に形成されたゲート絶縁膜9上にゲート電極11を形成する工程と、
フラッシュ型のメモリセルQmの形成領域の前記p^(-)型半導体基板1の主面に形成されたゲート絶縁膜7上において、制御用ゲート電極11のゲート長方向の加工を行い、前記制御用ゲート電極11をマスクとしてその下層の情報蓄積用ゲート電極8のゲート長方向の加工を行う工程と、
前記高絶縁耐圧MISFETQhのドレイン領域の形成領域にn型不純物5nをイオン打込み法により導入する工程と、
前記メモリセルQmの前記情報蓄積用ゲート電極8と前記制御用ゲート電極11、前記高絶縁耐圧MISFETQhの前記ゲート電極8、前記低絶縁耐圧MISFETQlの前記ゲート電極11の夫々の表面を覆う絶縁膜12を形成する工程と、
前記絶縁膜12の形成の後に、前記メモリセルQmのソース領域の形成領域において、n型不純物13n、14nの夫々をイオン打込み法で導入して、高不純物濃度のn^(+)型半導体領域13及びその周囲に沿って設けられた低不純物濃度のn型半導体領域14からなる、2重拡散構造を形成する工程と、
前記絶縁膜12の形成の後に、前記低絶縁耐圧MISFETQl、前記高絶縁耐圧MISFETQhの夫々の形成領域において、n型不純物16nをイオン打込み法で導入する工程と、
前記メモリセルQmの前記情報蓄積用ゲート電極8と前記制御用ゲート電極11、前記高絶縁耐圧MISFETQhの前記ゲート電極8、前記低絶縁耐圧MISFETQlの前記ゲート電極11の夫々の側壁にサイドウォールスペーサ17を形成する工程と、
前記メモリセルQm、前記低絶縁耐圧MISFETQl、前記高絶縁耐圧MISFETQhの夫々の形成領域にn型不純物18nを導入してn^(+)型半導体領域18を形成する工程とからなり、
前記低絶縁耐圧MISFETQlのソース領域及びドレイン領域はLDD構造で形成され、前記高絶縁耐圧MISFETQhのソース領域はLDD構造で形成され、前記高絶縁耐圧MISFETQhのドレイン領域は2重拡散構造で形成されることを特徴とする半導体集積回路装置の製造方法。」

(3-3)引用例2の記載
原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平08-204186号公報(以下「引用例2」という。)には、「半導体装置の製造方法」(発明の名称)に関して、図1、図2とともに、次の記載がある。

ア.発明の背景等
・「【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に係り、特に自己整合的シリサイド層を製造するもので、例えばポリシリコンにより側壁を形成しソース/ドレインイオン注入後酸化により絶縁性の側壁とすることで、簡単な工程で側壁上での短絡を防止することを可能とした半導体装置の製造方法に関する。」
・「【0005】
【発明が解決しようとする課題】そこで、本発明は以上のような点に鑑みてなされたもので、特に自己整合的シリサイド層を製造する際に、例えばポリシリコンにより側壁を形成し、ソース/ドレイン領域へのイオン注入後酸化により絶縁性の側壁とすることで、簡単な工程で側壁上での短絡を防止することを可能とした半導体装置の製造方法を提供することを目的としている。」

イ.実施例
・「【0011】
【実施例】以下図面を参照して本発明の実施例について説明する。初めに、図1及び図2により本発明の第1の実施例による半導体装置の製造方法を説明する。
【0012】先ず、図1(a)に示すように、公知の方法によりシリコン基板1上に素子分離絶縁膜2、ゲート酸化膜3、ゲート電極4を形成する。ここで、ゲート電極4は単層のポリシリコン膜で形成されていても、あるいは、いわゆるポリサイド構造(ポリシリコン/高融点金属シリサイドからなる2層構造)であってもよい。
【0013】その後、電界緩和層として低濃度拡散層6形成の為に例えばP^(+) をイオン注入した後、ゲート電極の側面及び上面を酸化膜等の絶縁膜5により覆う。本構造は、例えばゲート電極4を水蒸気雰囲気中、875℃程度で0.5?1時間程度熱酸化することにより、その周囲に100?200nm程度の熱酸化膜を形成するか、あるいはゲート電極としてポリシリコンを全面に堆積した後引き続きその上にCVD法によって100nm程度の絶縁膜層を全面に堆積しゲート電極のパターニングによって2層膜のエッチングを行ってから改めてゲート電極の側壁に絶縁膜を形成することによって実現することができる。
【0014】前述の電界緩和層6形成の為のイオン注入はこの段階で行ってもよい。次に、図1(b)に示すようにポリシリコンによる側壁7を形成する。これは、例えば全面にCVD法によってポリシリコンを200nm程度堆積した後、反応性イオンエッチング法により異方性エッチングすることによってゲート電極の側壁部のみにポリシリコンを残した構造とすることができる。
【0015】ここで、側壁材料としてはポリシリコン以外にアモルファス(非晶質)シリコン、微結晶シリコンであってもよい。その後、高濃度拡散層8形成の為に例えばAs^(+) をイオン注入し、ソース/ドレイン領域とする。」

ウ.発明の効果
・「【0034】
【発明の効果】従って、以上詳述したように本発明によれば、特に自己整合的シリサイド層を製造する際に、例えばポリシリコンにより側壁を形成し、ソース/ドレイン領域へのイオン注入後酸化により絶縁性の側壁とすることで、簡単な工程で側壁上での短絡を防止することを可能とした半導体装置の製造方法を提供することができる。」

(3-4)引用例3の記載
原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開平11-330274号公報(以下「引用例3」という。)には、「半導体装置の製造方法」(発明の名称)に関して、図1?図9とともに、次の記載がある。

ア.発明の背景等
・「【0001】
【発明の属する技術分野】本発明は、半導体装置の製造方法に関し、より詳しくは、不揮発性メモリを有する半導体装置の製造方法に関する。」
・「【0005】次に、図9(b) に示すように、フローティングゲート電極fgを構成する第一の多結晶シリコン膜104 とコントロールゲート配線cgを構成する第二の多結晶シリコン膜106 のそれぞれの露出した側面を熱酸化して被覆絶縁膜109 を形成する。その熱酸化によりシリコン基板101 表面のSiO2膜110 の膜厚が増加する。コントロールゲート配線cgとフローティングゲート電極fgの側面に被覆絶縁膜108 を形成したのは、後の工程においてイオン注入による不純物の導入を抑制するためと、素子完成後にフローティングゲート電極fgに注入された電荷の抜けを防止するためである。
【0006】その後に、不純物をシリコン基板101 にイオン注入して低濃度で浅い不純物拡散層を形成する。次に、図9(c) に示すように、コントロールゲート配線cg及びフローティングゲートfgの側面に絶縁性サイドウォール111 を形成する。さらに、保護絶縁膜108 及び絶縁性サイドウォール111 をマスクにしてシリコン基板101 に2回目の不純物をイオン注入する。
【0007】2回の不純物イオン注入によって、図7(c) に示すようなLDD構造のソース層112s、ドレイン層112dがフローティングゲート電極fgの両側のシリコン基板101 に形成される。
【0008】
【発明が解決しようとする課題】ところで、コントロールゲート配線cg、フローティングゲート電極fgの側面を熱酸化して被覆絶縁膜109 を形成する際に、シリコン基板101 の表面も酸化されてSiO2膜110 の底がゲート絶縁膜103 よりも深くなり、しかも、フローティングゲートゲート電極fgとシリコン基板101 の間の境界側部が酸化される。
【0009】このため、ドレイン層111dの端部で発生したホットキャリアがゲート絶縁膜103 をトンネルしにくくなって、フローティングゲート電極fgにホットキャリアが注入されにくくなる。さらに、LDD構造のソース層112s、ドレイン層112dの端部がフローティングゲート電極fgから遠くなりドレイン電流が減少するなど、トランジスタ特性を劣化させるといった不都合がある。
【0010】そのような不都合は、素子の微細化が進むほど顕著に現れてくる。本発明の目的は、トランジスタ特性の劣化を防止するとともに、フローティングゲートへのホットキャリア注入を容易にする構造を得るための半導体装置の製造方法を提供することにある。」

イ.発明の実施の形態
・「【0017】
【発明の実施の形態】そこで、以下に本発明の実施形態を図面に基づいて説明する。図1?図4は、本発明の実施形態に係る半導体装置のメモリセルの形成工程を示す断面図、図5、図6は、その平面図を示している。また、図7、図8は、半導体装置のロジック回路領域でのMOSトランジスタの形成工程を示す断面図である。」
・「【0023】続いて、図1(c) 、図6(a) に示すように、保護絶縁膜9からゲート絶縁膜4までをフォトリソグラフィー技術によりパターニングすることにより、X方向に延びる幅0.5μm?0.8μmのストライプパターン11を形成する。ストライプパターン11は、ストライプ形状の保護絶縁膜9からゲート絶縁膜4までを含む多層構造のパターンである。
【0024】これによって、第二の多結晶シリコン膜7はコントロールゲートCGの形状になる。コントロールゲートCGは図6(a) に示すように素子形成領域3の中央を横切るストライプ形状となる。コントロールゲートCGの下方にある第一の多結晶シリコン膜5は、コントロールゲートCGと同一幅にパターニングされて素子形成領域3で他の素子形成領域から孤立し、フローティングゲートFGとして使用される。
【0025】次に、図示しないCVD装置にシリコン基板1を入れ、さらにCVD装置のチャンバ内に二酸化窒素(N_(2)O)とシラン(SiH_(4))を含む反応ガスを導入し、そのチャンバ内のガス圧力を0.1Torrに減圧するとともに、シリコン基板1を800℃で加熱する。この条件により、図2(a) 、図6(b) に示すようにストライプパターン11の上面及び側面とシリコン基板1上面とフィールド酸化膜2の上面に沿って二酸化シリコンよりなる膜厚5?50nm、例えば10nmの被覆絶縁膜10を成長する。
【0026】その被覆絶縁膜10の成長としては、反応ガスとしてしてアンモニア(NH_(3))又はシラン(SiH_(4))を使用して窒化シリコンを成長してもよい。また、その被覆絶縁膜10は、図2(a) に示すように二酸化シリコン8a又は窒化シリコン8bの二層構造膜であってもよい。二層構造膜の下層部は、二酸化シリコン8aと窒化シリコン8bのどちらであってもよい。また、被覆絶縁膜10は、SiH_(4)、N_(2)O及びNH_(3)の反応ガスを用いて成長する窒化酸化シリコンから構成してもよい。
【0027】被覆絶縁膜10の形成工程では、窒化シリコン膜又は酸化シリコン膜又は二層構造膜を形成した後に、酸素含有雰囲気中で加熱する処理を含めてもよい。さらに、被覆絶縁膜10は、膜厚5nm程度のシリコン膜をCVDにより形成した後に、酸素含有雰囲気中で加熱により酸化して得られた膜であってもよい。被覆絶縁膜10を形成する工程では、反応ガスが、コントロールゲートCG、フローティングゲートFG及び基板1を構成するシリコンとは反応しないので、シリコン基板1の表面が酸化されず、フローティングゲートFGの底及び側部には図9(b) に示すようなSiO_(2)層のバーズビークが生じることはない。
【0028】以上のような被覆絶縁膜10の形成の後に、加速エネルギー60keV 、ドーズ量2×10^(13) atoms/cm^(2) の条件でリンをシリコン基板1の素子形成領域3にイオン注入する。この場合、ストライプパターン11、フィールド酸化膜2はエッチング用のマスクとして機能する。これによりフローティングゲートFGの両側のシリコン基板1には図2(b) に示すような低濃度の不純物導入層12s、12dが形成される。なお、フローティングゲートFG、コントロールゲートCGは、被覆絶縁膜10によってイオン注入を直に受けることはないので、イオン注入によるダメージが少ない。また、被覆絶縁膜10が50nm程度であれば、シリコン基板1への不純物イオン注入が阻止されることはない。
【0029】この後に、図2(c) に示すように、CVD法により全体にSiO_(2)膜13を250nmの厚さに成長する。さらに、反応性イオンエッチングによってSiO_(2)膜13を垂直方向にエッチングし、パターン11の側面に残存させる。これにより図3(a) 、図6(c) に示すような絶縁性のサイドウォール13sを形成する。このエッチングによって素子形成領域3ではシリコン基板1の表面が露出するので、その表面を850℃の酸素雰囲気で加熱して図3(b) に示すような膜厚5nmのSiO_(2)膜14を形成する。
【0030】続いて、加速エネルギー50keV 、ドーズ量3×10^(15) atoms/cm^(2) の条件で砒素をシリコン基板1の素子形成領域3にイオン注入する。この場合、ストライプパターン11、サイドウォール13s及びフィールド酸化膜2はイオン注入防御用のマスクとして機能する。これによりフローティングゲートFGの両側のシリコン基板1には高濃度の不純物導入層15s、15dが形成される。
【0031】続いて、窒素雰囲気中にシリコン基板1を置き、そこでシリコン基板1を1000℃で10秒間加熱して低濃度不純物導入層11s、11dと高濃度不純物導入層15s、15dを活性化し、これによりLDD構造のソース層16s、ドレイン層16dを形成する。以上のメモリセルの形成と並行して、シリコン基板1のロジック回路領域ではMOSトランジスタが図7、図8に示すような工程で形成される。
【0032】まず、図7(a) に示すフィールド酸化膜2に囲まれた素子形成領域23では、図1(a) に示したゲート絶縁膜4、第一の多結晶シリコン膜5などが形成される。しかし、第一の多結晶シリコン膜5のパターニングの際に、それらの膜は素子形成領域23からエッチングされて残らないようにする。そして、図5(a) に示すように第一の多結晶シリコン膜5のパターニングが終了した後に、シリコン基板1のうち素子形成領域23の表面を熱酸化してゲート絶縁膜24を形成する。この熱酸化により図1(a) に示す中間絶縁膜6の膜厚が増すことになる。
【0033】その後に、上記した第二の多結晶シリコン膜7、タングステンンシリサイド膜8、保護絶縁膜9をロジック素子形成領域23にも同じように形成する。そして、それらの膜を図1(c) に示すようにパターニングする際に素子形成領域23のそれらの膜も同時にパターニングして図7(a) に示すようにロジック回路用のMOSトランジスタのゲート電極21を形成する。ゲート電極21は、第二の多結晶シリコン膜7と高融点金属シリサイド膜8からなり、その上には保護絶縁膜9が形成され、その下にはゲート絶縁膜24が存在した状態になる。
【0034】その後に、図7(b) に示すように、上記した被覆絶縁膜10によってゲート電極21とシリコン基板1を覆う。さらに、ゲート電極21の両側のシリコン基板1には低濃度の不純物導入層31s、31dを形成する。次に、ゲート電極21の両側には、図3(a) に示したサイドウォール13sの形成の際に、図7(c) に示すサイドウォール13tが形成される。
【0035】続いて、図8(a) に示すように、ゲート電極21、サイドウォール13dをマスクに使用して自己整合的にシリコン基板1に高濃度の不純物導入層34s、34dを形成する。低濃度及び高濃度の不純物導入層31s、31d、34s、34dは熱処理により活性化されてLDD構造のソース層35sとドレイン層35dとなる。」

ウ.発明の効果
・「【0040】
【発明の効果】以上述べたように本発明によれば、コントロールゲートとフローティングゲートをそれぞれ不純物含有半導体膜によって形成する場合に、フローティングゲートとコントロールゲートの側面を気相成長した被覆絶縁膜で覆い、しかも、その被覆絶縁膜の膜厚を50nm以下、5nm以上の厚さにしている。
【0041】このため、フローティングゲートと半導体基板の間のゲート絶縁膜の側部が酸素との反応によって厚くなることを回避できる。したがって、半導体基板内のドレインから出たホットキャリアがゲート絶縁膜をトンネルしてフローティングゲートに移動しやすくなり、しかもフローティングゲートの両側の半導体基板にゲート絶縁膜よりも深い絶縁膜が形成されにくくなるので、そこに形成されるソース/ドレイン層とフローティングゲートとの距離の増加を防止できる。
【0042】また、その被覆絶縁膜の膜厚を50nm以下にしているので、ソース/ドレイン層を形成するために不純物を半導体基板にイオン注入する際に、不純物の半導体基板への注入を被覆絶縁膜が遮ることを防止できる。」

(3-5)引用例4の記載
平成21年5月12日付けの拒絶査定及び平成21年12月11日に作成した前置報告書において、新たに提示された、本願の優先権主張日前に日本国内において頒布された刊行物である、特開2001-044393号公報(以下「引用例4」という。)には、「半導体装置の製造方法及び半導体装置」(発明の名称)に関して、図1、図2とともに、次の記載がある。

ア.発明の背景等
・「【0001】
【発明の属する技術分野】本発明は、半導体装置の製造方法及び半導体装置に関し、より詳細には、メモリセル部と周辺回路部とからなる半導体装置におけるメモリセル部のトランジスタのゲートにシングルサイドウォールスペーサを、周辺回路部のトランジスタのゲートにデュアルサイドウォールスペーサを有する半導体装置の製造方法及び半導体装置に関する。」
・「【0008】本発明は、上記課題に鑑みなされたものであり、新たなマスク工程を増やすことなく、耐圧仕様の厳しい周辺回路部におけるトランジスタのサイドウォールに比較して、メモリセル部におけるトランジスタのサイドウォールを薄膜化することができる半導体装置の製造方法及び半導体装置を提供することを目的とする。」

イ.発明の実施の形態
・「【0012】工程(a)において、上記で得られた半導体基板上の周辺回路部におけるトランジスタのゲートを形成する。」
・「【0014】工程(b)において、周辺回路部のトランジスタのゲート側壁に第1サイドウォールスペーサを形成する。」
・「【0016】工程(c)において、メモリセル部にゲートを形成する。」
・「【0017】工程(d)において、周辺回路部及びメモリセル部におけるゲート側壁に第2サイドウォールスペーサを形成する。ここでの周辺回路部のゲート側壁には、すでに第1のサイドウォールスペーサが形成されているので、この工程において、第1のサイドウォールスペーサ上に第2のサイドウォールスペーサが形成され、デュアルサイドウォールスペーサ構造とすることができる。また、メモリセル部におけるフローティングゲート及びコントロールゲートの側壁は、第2のサイドウォールスペーサのみが形成されることとなる。」
・「【0018】本発明の半導体装置の製造方法では、上記各工程の前、中、後の任意の工程において、メモリセル部のソース/ドレイン領域、周辺回路部のソース/ドレイン領域、層間絶縁膜、コンタクトホール、コンタクトプラグ又は配線層等の形成を適宜組み合わせて行うことにより、半導体装置を製造することができる。なお、メモリセル部及び周辺回路部のソース/ドレイン領域は、LDD構造、DDD構造、非対称のLDD又はDDD構造等として形成してもよい。これらの形成は、半導体装置の製造方法によって行われる公知の方法を適宜選択して行うことができる。」

ウ.実施例
・「【0019】以下、本発明の半導体装置の製造方法及びこの方法によって製造された半導体装置の実施例を図1及び図2に基づいて説明する。なお、図1(a)?図2(j)はメモリセル部、図1(a’)?図2(j’)は周辺回路部を示す。まず、図1(a)及び(a’)に示したように、周辺回路部Aにおいて素子分離領域4、メモリセル部M及び周辺回路部Aにおいて膜厚100Å程度のトンネル酸化膜5が形成されたp型シリコン基板1に、所定のマスクパターンを用いて、p型及びn型の不純物をそれぞれ注入することにより、シリコン基板1表面に、p^(-)ウェル2及びn^(-)ウェル3を形成する。その後、シリコン基板1上全面に1200?1500Å程度の膜厚のポリシリコン膜を形成し、所定のマスクパターンを用いて、ポリシリコン膜をパターニングし、メモリセル部Mのトンネル酸化膜5上にフローティングゲート6aを形成する。
【0020】次に、図1(b)及び(b’)に示したように、メモリセル部Mのフローティングゲート6a上に膜厚40Å/70Å/70Å程度のONO膜8を形成するとともに、周辺回路部Aにゲート酸化膜9を形成する。続いて、NON膜8及びゲート酸化膜9上全面に、2000?3000Å程度の膜厚のポリシリコン膜7aを形成する。続いて、図1(c)及び(c’)に示したように、周辺回路部Aにおいてのみ、ポリシリコン膜7aをパターニングして、ゲート電極7bを形成する。
【0021】次いで、図1(d)及び(d’)に示したように、シリコン基板1上全面に膜厚1500?2000Å程度のHTO膜を形成し、異方性エッチングによりエッチバックを行うことにより、周辺回路部Aにおけるゲート電極7bの側壁にサイドウォールスペーサ10を形成する。この際のサイドウォールスペーサ10のシリコン基板1上での幅は1000?1500Å程度である。
【0022】その後、図2(e)及び(e’)[審決注:原文には「図1(e)及び(e’)」と記載されていたが、図1(e)及び(e’)は存在しないことから、「図1」の記載は図2の誤記であることは明らかである。]に示したように、メモリセル部Mにおいてのみ、トンネル酸化膜5、フローティングゲート6a、NON膜8及びポリシリコン膜7aを連続的にパターニングして、フローティングゲート6とコントロールゲート7を形成する。
【0023】次に、図2(f)及び(f’)[審決注:原文には「図1(f)及び(f’)」と記載されていたが、図1(f)及び(f’)は存在しないことから、「図1」の記載は図2の誤記であることは明らかである。]に示したように、周辺回路部A及びメモリセル部のドレイン領域をレジスト(図示せず)によりマスクして、メモリセル部Mのソース領域にn^(-)層12を形成し、周辺回路部Aをレジストによりマスクして、n^(+)層11を形成することにより、ソース領域側にn^(-)層12及びn^(+)層11の2重拡散層と、ドレイン領域側にn^(+)層11とを形成する。
【0024】続いて、図2(g)及び(g’)[審決注:原文には「図1(g)及び(g’)」と記載されていたが、図1(g)及び(g’)は存在しないことから、「図1」の記載は図2の誤記であることは明らかである。]に示したように、メモリセル部M及び周辺回路部Aのn^(-)ウエル3をレジスト(図示せず)によりマスクして、周辺回路部Aのp^(-)ウェル2にn^(-)層14を、メモリセル部M及び周辺回路部Aのp^(-)ウエル2をレジストによりマスクしてn^(-)ウェル3にp^(-)層13をそれぞれ形成する。
【0025】次いで、図2(h)及び(h’)[審決注:原文には「図1(h)及び(h’)」と記載されていたが、図1(h)及び(h’)は存在しないことから、「図1」の記載は図2の誤記であることは明らかである。]に示したように、シリコン基板1上全面に膜厚1000?1500Å程度のSiN膜を形成し、異方性エッチングによりエッチバックを行うことによって、メモリセル部Mにおいては、フローティングゲート6及びコントロールゲート7の側壁にサイドウォールスペーサ15を形成し、周辺回路部Aにおいては、ゲート電極7bの側壁にHTO膜によるサイドウォールスペーサ10とSiN膜によるサイドウォールスペーサ15とからなるデュアルサイドウォールを形成する。この際のSiN膜でのサイドウォールスペーサのシリコン基板1上での幅は500?1000Å程度である。
【0026】次に、図2(i)及び(i’)[審決注:原文には「図1(i)及び(i’)」と記載されていたが、図1(i)及び(i’)は存在しないことから、「図1」の記載は図2の誤記であることは明らかである。]に示したように、メモリセル部M及び周辺回路部Aのn-ウエル3をレジスト(図示せず)によりマスクして、周辺回路部Aのp^(-)ウェル2にn^(+)層17を、メモリセル部M及び周辺回路部Aのp-ウエル2をレジストによりマスクしてn^(-)ウェル3にp^(+)層16をそれぞれ形成することにより、LDD構造のソース/ドレイン領域を形成する。」

エ.発明の効果
・「【0029】
【発明の効果】本発明の半導体装置の製造方法によれば、マスク工程を特に増大させることなく周辺回路部のトランジスタとメモリセル部のトランジスタを同時に形成することができ、しかも、耐圧仕様の厳しい周辺回路部のトランジスタのサイドウォールを厚膜化に形成して耐圧仕様を確保できるとともに、メモリセル部の高集積化及び微細化を実現することができる。また、第2のサイドウォールスペーサとしてシリコン窒化膜を使用した場合には、層間絶縁膜19形成後のメモリセル部のコンタクト開口の時に、酸化膜のサイドウォールスペーサの場合にはゲート側部が露出する可能性があるが、シリコン窒化膜の場合には確実にゲート側部を保護することができる。」

(4)対比
(4-1)次に、本願補正発明と引用発明とを対比する。
ア.引用発明の「フラッシュ型のメモリセルQm」、「周辺回路を構成する高絶縁耐圧MISFETQh」、「周辺回路を構成する低絶縁耐圧MISFETQl」のうちの2つは、本願補正発明の「第1及び第2トランジスタ」に対応する。
また、引用発明の「p^(-)型半導体基板1」は、本願補正発明の「半導体基板領域」に対応する。
また、引用発明の「ゲート絶縁膜6上にゲート電極8」、「ゲート絶縁膜9上にゲート電極11」、「制御用ゲート電極11」と「情報蓄積用ゲート電極8」は、いずれも、本願補正発明の「半導体基板領域から絶縁されたゲート電極」に対応する。
したがって、引用発明の「周辺回路を構成する高絶縁耐圧MISFETQhの形成領域のp^(-)型半導体基板1の主面に形成されたゲート絶縁膜6上にゲート電極8を形成する工程と、
周辺回路を構成する低絶縁耐圧MISFETQlの形成領域の前記p^(-)型半導体基板1の主面に形成されたゲート絶縁膜9上にゲート電極11を形成する工程と、
フラッシュ型のメモリセルQmの形成領域の前記p^(-)型半導体基板1の主面に形成されたゲート絶縁膜7上において、制御用ゲート電極11のゲート長方向の加工を行い、前記制御用ゲート電極11をマスクとしてその下層の情報蓄積用ゲート電極8のゲート長方向の加工を行う工程」は、本願補正発明の「第1及び第2トランジスタの各々について半導体基板領域上に該半導体基板領域から絶縁されたゲート電極を形成する工程」に相当する。

イ.引用発明の「絶縁膜12」と本願補正発明の「オフセットスペーサ」とは、「ゲート電極」の「表面」すなわち側壁に形成される膜である点で共通する。
したがって、引用発明の「前記メモリセルQmの前記情報蓄積用ゲート電極8と前記制御用ゲート電極11、前記高絶縁耐圧MISFETQhの前記ゲート電極8、前記低絶縁耐圧MISFETQlの前記ゲート電極11の夫々の表面を覆う絶縁膜12を形成する工程」と、本願補正発明の「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」とは、いずれも、「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に」膜を「形成する工程」である点で共通する。

ウ.引用発明の「絶縁膜12の形成の後」は、本願補正発明の膜の「形成の後」に対応し、また、引用発明の「2重拡散構造」は、本願補正発明の「DDD」「領域」に対応するので、引用発明の「前記絶縁膜12の形成の後に、前記メモリセルQmのソース領域の形成領域において、n型不純物13n、14nの夫々をイオン打込み法で導入して、高不純物濃度のn^(+)型半導体領域13及びその周囲に沿って設けられた低不純物濃度のn型半導体領域14からなる、2重拡散構造を形成する工程」における、「前記メモリセルQmのソース領域の形成領域において、n型不純物」「14n」「をイオン打込み法で導入して、」「低不純物濃度のn型半導体領域14からなる、」「構造を形成する工程」は、本願補正発明の「前記」膜の「形成の後に、前記」「トランジスタについて前記半導体基板領域内にDDD」「ソース領域」「を形成するためにDDDイオン注入」「を行う工程」に相当する。
また、引用発明の「前記絶縁膜12の形成の後に、前記低絶縁耐圧MISFETQl、前記高絶縁耐圧MISFETQhの夫々の形成領域において、n型不純物16nをイオン打込み法で導入する工程」は、引用発明の「前記低絶縁耐圧MISFETQlのソース領域及びドレイン領域はLDD構造で形成され、前記高絶縁耐圧MISFETQhのソース領域はLDD構造で形成される」ことを加味すると、本願補正発明の「前記」膜の「形成の後に、前記」「トランジスタについて前記半導体基板領域内に」「LDDソース領域並びに」「LDDドレイン領域を形成するために」「LDDイオン注入を行う工程」に相当する。
したがって、引用発明の「前記絶縁膜12の形成の後に、前記メモリセルQmのソース領域の形成領域において、n型不純物」「14n」「をイオン打込み法で導入して、」「低不純物濃度のn型半導体領域14からなる、」「構造を形成する工程と、
前記絶縁膜12の形成の後に、前記低絶縁耐圧MISFETQl、前記高絶縁耐圧MISFETQhの夫々の形成領域において、n型不純物16nをイオン打込み法で導入する工程」と、本願補正発明の「前記オフセットスペーサ形成の後に、前記第1及び第2トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」とは、いずれも、「前記」膜の「形成の後に、前記第1及び第2トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びに」「LDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」である点で共通する。

エ.引用発明の「前記メモリセルQmのソース領域の形成領域において、n型不純物13n」「をイオン打込み法で導入して、高不純物濃度のn^(+)型半導体領域13」「を形成する工程」と、「前記メモリセルQm、前記低絶縁耐圧MISFETQl、前記高絶縁耐圧MISFETQhの夫々の形成領域にn型不純物18nを導入してn^(+)型半導体領域18を形成する工程」とを併せた工程は、「前記メモリセルQmのソース領域の形成領域において、n型不純物13n、14nの夫々をイオン打込み法で導入して、高不純物濃度のn^(+)型半導体領域13及びその周囲に沿って設けられた低不純物濃度のn型半導体領域14からなる、2重拡散構造を形成する」とともに、「前記低絶縁耐圧MISFETQlのソース領域及びドレイン領域はLDD構造で形成され、前記高絶縁耐圧MISFETQhのソース領域はLDD構造で形成され、前記高絶縁耐圧MISFETQhのドレイン領域は2重拡散構造で形成される」ので、本願補正発明の「前記DDD及びLDDソース領域並びにDDD及びLDDドレイン領域内に前記DDD及びLDD領域と同じ導電型でそれらより高いドーピング濃度を有する第1ソース及びドレインを形成するために第1ソース/ドレイン(S/D)イオン注入を行う工程」に相当する。

オ.引用発明の「半導体集積回路装置の製造方法」は、本願補正発明の「半導体トランジスタを製造する方法」に相当する。

(4-2)そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。

《一致点》
「半導体トランジスタを製造する方法であって、
第1及び第2トランジスタの各々について半導体基板領域上に該半導体基板領域から絶縁されたゲート電極を形成する工程と、
前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に膜を形成する工程と、
前記膜の形成の後に、前記第1及び第2トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程と、
前記DDD及びLDDソース領域並びにDDD及びLDDドレイン領域内に前記DDD及びLDD領域と同じ導電型でそれらより高いドーピング濃度を有する第1ソース及びドレインを形成するために第1ソース/ドレイン(S/D)イオン注入を行う工程と
を含んでなる製造方法。」

《相違点》
《相違点1》
本願補正発明は、「ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する」のに対して、引用発明は、「ゲート電極」「の表面を覆う絶縁膜12を形成する」点。

《相違点2》
本願補正発明は、「オフセットスペーサ形成の後に、」「DDD」「ドレイン領域を形成するためにDDDイオン注入」「を行う」のに対して、引用発明は、「前記高絶縁耐圧MISFETQhのドレイン領域は2重拡散構造で形成される」ものの、絶縁膜12の形成の後に、DDDイオン注入を行うものではない点。

(5)相違点1、2についての判断
(5-1)相違点1について
ア.引用発明の「絶縁膜12」は、各ゲート電極の表面を覆っており、各ゲート電極の表面のうちの側面も覆うものである(例えば、引用例1の第6図の記載を参照のこと)。
そして、引用発明の「絶縁膜12」のゲート電極の側面における厚さは、「絶縁膜12」の形成に続く、メモリセルQm、高絶縁耐圧MISFETQh、低絶縁耐圧MISFETQlの各トランジスタのソース領域とドレイン領域に、不純物をイオン打込み法で導入する際に、何らかのスペーサとなることは、明らかである。

イ.また、引用例2には、「その後、電界緩和層として低濃度拡散層6形成の為に例えばP^(+) をイオン注入した後、ゲート電極の側面及び上面を酸化膜等の絶縁膜5により覆う。本構造は、例えばゲート電極4を水蒸気雰囲気中、875℃程度で0.5?1時間程度熱酸化することにより、その周囲に100?200nm程度の熱酸化膜を形成するか、あるいはゲート電極としてポリシリコンを全面に堆積した後引き続きその上にCVD法によって100nm程度の絶縁膜層を全面に堆積しゲート電極のパターニングによって2層膜のエッチングを行ってから改めてゲート電極の側壁に絶縁膜を形成することによって実現することができる。」(段落【0013】)こと、「前述の電界緩和層6形成の為のイオン注入はこの段階で行ってもよい。」(段落【0014】)ことが、記載されている。
そして、引用例2に記載の前記「前述の電界緩和層6形成の為のイオン注入はこの段階で行ってもよい。」ということは、ゲート電極の側面及び上面を酸化膜等の絶縁膜5により覆った後に、電界緩和層6形成の為のイオン注入を行うことを意味している。また、「絶縁膜5」の厚さは100?200nm程度であり、この厚さは、本願明細書の発明の詳細な説明の段落【0039】の「多くの本工程技術に対して、オフセットオキサイド層の厚さの範囲は、装置チャネル長さ及びそれの全体的な最適条件に応じて100-500Åになり得る。オフセットスペーサ厚さは、技術体系におけるスケーリングが次世代工程に移動することによって、20-50Åに縮小できる。」という記載のオフセットスペーサ厚さと比べても十分な厚さであるから、引用例2には、本願補正発明の「トランジスタ」「の前記ゲート電極の側壁(side-walls)に」「オフセットスペーサを形成する工程」が、示されているといえる。

ウ.また、引用例3には、「図2(a) 、図6(b) に示すようにストライプパターン11の上面及び側面とシリコン基板1上面とフィールド酸化膜2の上面に沿って二酸化シリコンよりなる膜厚5?50nm、例えば10nmの被覆絶縁膜10を成長する。」(段落【0025】)ことが、記載されており、「以上のような被覆絶縁膜10の形成の後に、加速エネルギー60keV 、ドーズ量2×10^(13) atoms/cm^(2) の条件でリンをシリコン基板1の素子形成領域3にイオン注入する。この場合、ストライプパターン11、フィールド酸化膜2はエッチング用のマスクとして機能する。これによりフローティングゲートFGの両側のシリコン基板1には図2(b) に示すような低濃度の不純物導入層12s、12dが形成される。」(段落【0028】)ことも、記載されている。
そして、引用例3に記載の「ストライプパターン11」は、コントロールゲートCGとフローティングゲートFGを有している(段落【0024】を参照)ので、メモリセルのゲート電極であり、「ストライプパターン11の上面及び側面とシリコン基板1上面とフィールド酸化膜2の上面に沿って二酸化シリコンよりなる膜厚5?50nm、例えば10nmの被覆絶縁膜10を成長する」ものである。しかも、「被覆絶縁膜10」の厚さは「膜厚5?50nm、例えば10nm」であり、本願明細書の発明の詳細な説明の段落【0039】の「多くの本工程技術に対して、オフセットオキサイド層の厚さの範囲は、装置チャネル長さ及びそれの全体的な最適条件に応じて100-500Åになり得る。オフセットスペーサ厚さは、技術体系におけるスケーリングが次世代工程に移動することによって、20-50Åに縮小できる。」という記載のオフセットスペーサ厚さと同様の厚さであるから、引用例3にも、本願補正発明の「トランジスタ」「の前記ゲート電極の側壁(side-walls)に」「オフセットスペーサを形成する工程」が、示されているといえる。

エ.また、引用発明の「絶縁膜12」、前記イ、ウの引用例2、3に記載のものは、いずれも、「前記ゲート電極の側壁(side-walls)に沿って」「スペーサを形成する」ものであり、この点では、本願補正発明と相違しない。
さらに、一般に、異方性エッチング等を行うことにより、「前記ゲート電極の側壁(side-walls)」のみ「に沿って」「スペーサを形成する」ことも、当該技術分野の慣用技術である。

オ.したがって、引用発明の「前記メモリセルQmの前記情報蓄積用ゲート電極8と前記制御用ゲート電極11、前記高絶縁耐圧MISFETQhの前記ゲート電極8、前記低絶縁耐圧MISFETQlの前記ゲート電極11の夫々の表面を覆う絶縁膜12を形成する」ことにおける、「絶縁膜12」に代えて、引用例2に記載の「絶縁膜5」、又は、引用例3に記載の「被覆絶縁膜10」を適用して、本願補正発明の「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する」ようになすことは、当業者が適宜なし得たことと認められる。

(5-2)相違点2について
ア.平成21年5月12日付けの拒絶査定及び平成21年12月11日に作成した前置報告書において、周知例として新たに提示された、引用例4には、「メモリセル部及び周辺回路部のソース/ドレイン領域は、LDD構造、DDD構造、非対称のLDD又はDDD構造等として形成してもよい。これらの形成は、半導体装置の製造方法によって行われる公知の方法を適宜選択して行うことができる。」(段落【0018】)ことが、記載されている。
すなわち、メモリセル部及び周辺回路部のソース/ドレイン領域は、必要に応じて、LDD又はDDD構造として形成してよく、これらの形成は、半導体装置の製造方法によって行われる公知の方法を適宜選択して行うことができることになる。
そして、引用例4には、「(3-5)引用例4の記載」の項の「ウ」に挙げた通り、前記周辺回路部のソース/ドレイン領域のLDD構造を、「周辺回路部Aにおけるゲート電極7bの側壁にサイドウォールスペーサ10を形成」した後、「メモリセル部M及び周辺回路部Aのn^(-)ウエル3をレジスト(図示せず)によりマスクして、周辺回路部Aのp^(-)ウェル2にn^(-)層14を、メモリセル部M及び周辺回路部Aのp^(-)ウエル2をレジストによりマスクしてn^(-)ウェル3にp^(-)層13をそれぞれ形成」し、次いで、「周辺回路部Aにおいては、ゲート電極7bの側壁にHTO膜によるサイドウォールスペーサ10とSiN膜によるサイドウォールスペーサ15とからなるデュアルサイドウォールを形成」してから、「メモリセル部M及び周辺回路部Aのn^(-)ウエル3をレジスト(図示せず)によりマスクして、周辺回路部Aのp^(-)ウェル2にn^(+)層17を、メモリセル部M及び周辺回路部Aのp^(-)ウエル2をレジストによりマスクしてn^(-)ウェル3にp^(+)層16をそれぞれ形成することにより、LDD構造のソース/ドレイン領域を形成する。」ことで形成することが記載され、周辺回路部の2個のトランジスタについて、それぞれ、LDD構造のソース/ドレイン領域を形成することが開示されている。

イ.また、引用発明は、「前記絶縁膜12の形成の後に、前記メモリセルQmのソース領域の形成領域において、n型不純物13n、14nの夫々をイオン打込み法で導入して、高不純物濃度のn^(+)型半導体領域13及びその周囲に沿って設けられた低不純物濃度のn型半導体領域14からなる、2重拡散構造を形成する」ものである。

ウ.すると、引用発明の「前記高絶縁耐圧MISFETQhのドレイン領域は2重拡散構造で形成される」際に、前記アの引用例4に示されるように、ソース/ドレイン領域が、必要に応じて、LDD又はDDD構造として形成してよく、これらの形成は、半導体装置の製造方法によって行われる公知の方法を適宜選択して行うことができることになるから、引用発明の「前記絶縁膜12の形成の後に、前記メモリセルQmのソース領域の形成領域において、」「2重拡散構造を形成する」ことと同様に、前記高絶縁耐圧MISFETQhのドレイン領域の形成領域においても、絶縁膜12の形成の後に、2重拡散構造、すなわち、DDD構造を形成するようにして、本願補正発明の、「オフセットスペーサ形成の後に、」「DDD」「ドレイン領域を形成するためにDDDイオン注入」「を行う」ようになすことは、当業者が適宜なし得たことと認められる。

(6)独立特許要件を満たすかどうかの検討のまとめ
以上のとおり、本願補正発明の前記相違点1、2に係る構成とすることは、引用発明及び引用例2?4の記載に基づいて、当業者が容易に想到できたものであり、相違点1、2は、いずれも格別のものではない。
したがって、本願補正発明は、引用発明及び引用例2?4の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

4.小括
以上のとおりであるから、本件補正は、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
そして、仮に、本件補正が前記改正前の特許法第17条の2第4項の規定に適合するとしても、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3.本願発明について
1.本願発明
以上のとおり、本件補正(平成21年9月24日付けで提出された手続補正書でなされた手続補正)は却下されたので、本願の請求項1?26に係る発明は、平成21年3月2日に提出された手続補正書の請求項1?26に記載されたとおりのものである。
そして、そのうち、請求項1に係る発明(以下「本願発明」という。)は、次のとおりである。

【請求項1】
「半導体トランジスタを製造する方法であって、
第1及び第2トランジスタの各々について半導体基板領域上に該半導体基板領域から絶縁されたゲート電極を形成する工程と、
前記第1及び第2トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程と、
前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程と、
前記DDD及びLDDソース領域並びにDDD及びLDDドレイン領域内に前記DDD及びLDD領域と同じ導電型でそれらより高いドーピング濃度を有する第1ソース及びドレインを形成するために第1ソース/ドレイン(S/D)イオン注入を行う工程と
を含んでなる製造方法。」

2.引用例の記載と引用発明
引用例1の記載、引用発明、及び、引用例2、3の記載については、前記「第2.平成21年9月24日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定」の「3.独立特許要件を満たすかどうかの検討」の「(3)引用例1の記載及び引用発明と、引用例2?4の記載」における、前記「(3-1)引用例1の記載」から「(3-4)引用例3の記載」の各項において、列挙し、認定したとおりである。

3.対比
(1)次に、本願発明と引用発明とを対比する。
ア.引用発明の「フラッシュ型のメモリセルQm」、「周辺回路を構成する高絶縁耐圧MISFETQh」、「周辺回路を構成する低絶縁耐圧MISFETQl」のうちの2つは、本願発明の「第1及び第2トランジスタ」に対応する。
また、引用発明の「p^(-)型半導体基板1」は、本願発明の「半導体基板領域」に対応する。
また、引用発明の「ゲート絶縁膜6上にゲート電極8」、「ゲート絶縁膜9上にゲート電極11」、「制御用ゲート電極11」と「情報蓄積用ゲート電極8」は、いずれも、本願発明の「半導体基板領域から絶縁されたゲート電極」に対応する。
したがって、引用発明の「周辺回路を構成する高絶縁耐圧MISFETQhの形成領域のp^(-)型半導体基板1の主面に形成されたゲート絶縁膜6上にゲート電極8を形成する工程と、
周辺回路を構成する低絶縁耐圧MISFETQlの形成領域の前記p^(-)型半導体基板1の主面に形成されたゲート絶縁膜9上にゲート電極11を形成する工程と、
フラッシュ型のメモリセルQmの形成領域の前記p^(-)型半導体基板1の主面に形成されたゲート絶縁膜7上において、制御用ゲート電極11のゲート長方向の加工を行い、前記制御用ゲート電極11をマスクとしてその下層の情報蓄積用ゲート電極8のゲート長方向の加工を行う工程」は、本願発明の「第1及び第2トランジスタの各々について半導体基板領域上に該半導体基板領域から絶縁されたゲート電極を形成する工程」に相当する。

イ.引用発明の「2重拡散構造」は、本願発明の「DDD」「領域」に対応するので、引用発明の「前記メモリセルQmのソース領域の形成領域において、n型不純物13n、14nの夫々をイオン打込み法で導入して、高不純物濃度のn^(+)型半導体領域13及びその周囲に沿って設けられた低不純物濃度のn型半導体領域14からなる、2重拡散構造を形成する工程」における、「前記メモリセルQmのソース領域の形成領域において、n型不純物」「14n」「をイオン打込み法で導入して、」「低不純物濃度のn型半導体領域14からなる、」「構造を形成する工程」は、本願発明の「前記」「トランジスタについて前記半導体基板領域内にDDD」「ソース領域」「を形成するためにDDDイオン注入」「を行う工程」に対応する。
また、引用発明の「前記高絶縁耐圧MISFETQhのドレイン領域の形成領域にn型不純物5nをイオン打込み法により導入する工程」は、本願発明の「前記」「トランジスタについて前記半導体基板領域内に」「DDD」「ドレイン領域を形成するためにDDDイオン注入」「を行う工程」に対応する。
また、引用発明の「前記低絶縁耐圧MISFETQl、前記高絶縁耐圧MISFETQhの夫々の形成領域において、n型不純物16nをイオン打込み法で導入する工程」は、引用発明の「前記低絶縁耐圧MISFETQlのソース領域及びドレイン領域はLDD構造で形成され、前記高絶縁耐圧MISFETQhのソース領域はLDD構造で形成され」ることを加味すると、本願発明の「前記」「トランジスタについて前記半導体基板領域内に」「LDDソース領域並びに」「LDDドレイン領域を形成するために」「LDDイオン注入を行う工程」に対応する。
したがって、引用発明の「前記メモリセルQmのソース領域の形成領域において、n型不純物」「14n」「をイオン打込み法で導入して、」「低不純物濃度のn型半導体領域14からなる、」「構造を形成する工程と、」「前記低絶縁耐圧MISFETQl、前記高絶縁耐圧MISFETQhの夫々の形成領域において、n型不純物16nをイオン打込み法で導入する工程」と、「前記高絶縁耐圧MISFETQhのドレイン領域の形成領域にn型不純物5nをイオン打込み法により導入する工程」とを併せたことは、本願発明の「前記第1及び第2トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程」に相当する。

ウ.引用発明の「サイドウォールスペーサ17」と本願補正発明の「オフセットスペーサ」とは、スペーサである点で共通する。
したがって、引用発明の「前記メモリセルQmの前記情報蓄積用ゲート電極8と前記制御用ゲート電極11、前記高絶縁耐圧MISFETQhの前記ゲート電極8、前記低絶縁耐圧MISFETQlの前記ゲート電極11の夫々の側壁にサイドウォールスペーサ17を形成する工程」と、本願発明の「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する工程」とは、いずれも、「前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿って」「スペーサを形成する工程」である点で共通する。

エ.引用発明の「前記メモリセルQm、前記低絶縁耐圧MISFETQl、前記高絶縁耐圧MISFETQhの夫々の形成領域にn型不純物18nを導入してn^(+)型半導体領域18を形成する工程とからなり、前記低絶縁耐圧MISFETQlのソース領域及びドレイン領域はLDD構造で形成され、前記高絶縁耐圧MISFETQhのソース領域はLDD構造で形成され、前記高絶縁耐圧MISFETQhのドレイン領域は2重拡散構造で形成される」ことは、引用発明の「前記メモリセルQmのソース領域の形成領域において、n型不純物13n、14nの夫々をイオン打込み法で導入して、高不純物濃度のn^(+)型半導体領域13及びその周囲に沿って設けられた低不純物濃度のn型半導体領域14からなる、2重拡散構造を形成する工程」を加味すると、本願発明の「前記DDD及びLDDソース領域並びにDDD及びLDDドレイン領域内に前記DDD及びLDD領域と同じ導電型でそれらより高いドーピング濃度を有する第1ソース及びドレインを形成するために第1ソース/ドレイン(S/D)イオン注入を行う工程」に相当する。

オ.引用発明の「半導体集積回路装置の製造方法」は、本願発明の「半導体トランジスタを製造する方法」に相当する。

(2)そうすると、本願発明と引用発明の一致点と相違点は、次のとおりとなる。

《一致点》
「半導体トランジスタを製造する方法であって、
第1及び第2トランジスタの各々について半導体基板領域上に該半導体基板領域から絶縁されたゲート電極を形成する工程と、
前記第1及び第2トランジスタについて前記半導体基板領域内にDDD及びLDDソース領域並びにDDD及びLDDドレイン領域を形成するためにDDDイオン注入及びLDDイオン注入を行う工程と、
前記第1及び第2トランジスタ各々の前記ゲート電極の側壁(side-walls)に沿ってスペーサを形成する工程と、
前記DDD及びLDDソース領域並びにDDD及びLDDドレイン領域内に前記DDD及びLDD領域と同じ導電型でそれらより高いドーピング濃度を有する第1ソース及びドレインを形成するために第1ソース/ドレイン(S/D)イオン注入を行う工程と
を含んでなる製造方法。」

《相違点》
《相違点3》
本願発明は、「ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する」のに対して、引用発明は、「ゲート電極」「の側壁にサイドウォールスペーサ17を形成する」点。

4.相違点3についての判断
ア.引用例2には、「その後、電界緩和層として低濃度拡散層6形成の為に例えばP^(+) をイオン注入した後、ゲート電極の側面及び上面を酸化膜等の絶縁膜5により覆う。本構造は、例えばゲート電極4を水蒸気雰囲気中、875℃程度で0.5?1時間程度熱酸化することにより、その周囲に100?200nm程度の熱酸化膜を形成するか、あるいはゲート電極としてポリシリコンを全面に堆積した後引き続きその上にCVD法によって100nm程度の絶縁膜層を全面に堆積しゲート電極のパターニングによって2層膜のエッチングを行ってから改めてゲート電極の側壁に絶縁膜を形成することによって実現することができる。」(段落【0013】)こと、「前述の電界緩和層6形成の為のイオン注入はこの段階で行ってもよい。」(段落【0014】)ことが、記載されている。
そして、引用例2に記載の「前述の電界緩和層6形成の為のイオン注入はこの段階で行ってもよい。」ことは、ゲート電極の側面及び上面を酸化膜等の絶縁膜5により覆った後に、電界緩和層6形成の為のイオン注入を行うことを意味しており、絶縁膜5の厚さは、100?200nm程度であり、本願明細書の発明の詳細な説明の段落【0039】の「多くの本工程技術に対して、オフセットオキサイド層の厚さの範囲は、装置チャネル長さ及びそれの全体的な最適条件に応じて100-500Åになり得る。オフセットスペーサ厚さは、技術体系におけるスケーリングが次世代工程に移動することによって、20-50Åに縮小できる。」という記載のオフセットスペーサ厚さと比べても十分な厚さであるから、引用例2には、本願発明の「トランジスタ」「の前記ゲート電極の側壁(side-walls)に」「オフセットスペーサを形成する工程」が、示されていることになる。

イ.また、引用例3には、「図2(a) 、図6(b) に示すようにストライプパターン11の上面及び側面とシリコン基板1上面とフィールド酸化膜2の上面に沿って二酸化シリコンよりなる膜厚5?50nm、例えば10nmの被覆絶縁膜10を成長する。」(段落【0025】)ことが、記載されており、「以上のような被覆絶縁膜10の形成の後に、加速エネルギー60keV 、ドーズ量2×10^(13) atoms/cm^(2) の条件でリンをシリコン基板1の素子形成領域3にイオン注入する。この場合、ストライプパターン11、フィールド酸化膜2はエッチング用のマスクとして機能する。これによりフローティングゲートFGの両側のシリコン基板1には図2(b) に示すような低濃度の不純物導入層12s、12dが形成される。」(段落【0028】)ことも、記載されている。
そして、引用例3に記載の「ストライプパターン11」は、コントロールゲートCGとフローティングゲートFGを有している(段落【0024】を参照)ので、メモリセルのゲート電極であり、「ストライプパターン11の上面及び側面とシリコン基板1上面とフィールド酸化膜2の上面に沿って二酸化シリコンよりなる膜厚5?50nm、例えば10nmの被覆絶縁膜10を成長する」ものである。しかも、「被覆絶縁膜10」の厚さは、「膜厚5?50nm、例えば10nm」であり、本願明細書の発明の詳細な説明の段落【0039】の「多くの本工程技術に対して、オフセットオキサイド層の厚さの範囲は、装置チャネル長さ及びそれの全体的な最適条件に応じて100-500Åになり得る。オフセットスペーサ厚さは、技術体系におけるスケーリングが次世代工程に移動することによって、20-50Åに縮小できる。」という記載のオフセットスペーサ厚さと同様の厚さであるから、引用例3にも、本願発明の「トランジスタ」「の前記ゲート電極の側壁(side-walls)に」「オフセットスペーサを形成する工程」が、示されていることになる。
すなわち、この点は周知技術である。

ウ.また、引用発明の「サイドウォールスペーサ17」、前記ア、イの引用例2、3に記載のものは、いずれも、「前記ゲート電極の側壁(side-walls)に沿って」「スペーサを形成する」ものであり、この点では、本願発明と相違しない。

エ.すると、引用発明の「サイドウォールスペーサ17」に代えて、前記アの引用例2に記載の「絶縁膜5」、又は、前記イの引用例3に記載の「被覆絶縁膜10」を用いて、本願発明の「ゲート電極の側壁(side-walls)に沿ってオフセットスペーサを形成する」ようになすことは、当業者が必要に応じて適宜設定できた程度のことと認められる。

5.まとめ
以上のとおり、本願発明の前記相違点3に係る構成とすることは、引用発明及び引用例2及び3に記載の周知技術に基づいて、当業者が容易に想到できたものであり、相違点3は格別のものではない。そして、本願発明の効果も、引用発明及び引用例2及び3に記載の周知技術から当業者が予期し得たものである。
したがって、本願発明は、引用発明及び引用例2及び3に記載の周知技術に基づいて当業者が容易に発明をすることができたものである


第4.結言
以上のとおり、本願発明は、引用発明及び引用例2及び3に記載の周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2011-10-19 
結審通知日 2011-10-25 
審決日 2011-11-07 
出願番号 特願2002-54033(P2002-54033)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
P 1 8・ 573- Z (H01L)
P 1 8・ 572- Z (H01L)
P 1 8・ 571- Z (H01L)
P 1 8・ 574- Z (H01L)
最終処分 不成立  
前審関与審査官 小森 重樹  
特許庁審判長 鈴木 匡明
特許庁審判官 小川 将之
近藤 幸浩
発明の名称 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法  
代理人 神谷 牧  
代理人 長谷 照一  

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