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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1254990 |
| 審判番号 | 不服2009-20782 |
| 総通号数 | 149 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-05-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2009-10-28 |
| 確定日 | 2012-04-04 |
| 事件の表示 | 特願2004-545696「キャパシタと好ましくはプレーナ型のトランジスタとを有する集積回路構造およびその製造方法」拒絶査定不服審判事件〔平成16年 5月 6日国際公開,WO2004/038802,平成18年 1月26日国内公表、特表2006-503439〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
1 手続の経緯 本願は,2003年10月10日(パリ条約による優先権主張外国庁受理2002年10月18日,ドイツ連邦共和国)を国際出願日とする出願であって,平成21年2月10日付けで拒絶理由が通知され,同年5月13日に意見書及び手続補正書が提出されたが,同年6月24日付けで拒絶査定され,同年10月28日に拒絶査定不服審判が請求されるとともに,同日付けで誤訳訂正書が提出されたものである。 その後,当審において平成23年1月28日付けで審尋がなされ,同年4月26日に回答書が提出されている。 2 誤訳訂正書の適否等 平成21年10月28日付けの誤訳訂正書による明細書の段落【0046】についての誤訳訂正は,外国語特許出願に係る国際出願日における明細書に記載した事項の範囲内においてなされたものであるから,適法なものである。 また,上記誤訳訂正書による他の訂正事項は,特許請求の範囲について,明りょうでない記載の釈明を行うものであると理解でき,国際出願日における国際特許出願の明細書若しくは図面の翻訳文,国際出願日における国際特許出願の請求の範囲の翻訳文,又は国際出願日における国際特許出願の図面に記載した事項の範囲内においてしたものと認められるから,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項に規定された補正目的に適合するとともに,特許法第17条の2第3項の規定を満足し,適法なものである。 3 本願発明 本願の請求項1-23に係る発明は,平成21年10月28日付けの誤訳訂正書によって訂正された特許請求の範囲の請求項1-23に記載された事項により特定されるとおりのものと認められるところ,その請求項1に係る発明(以下「本願発明」という。)は,次のとおりのものである。 「【請求項1】 電気的に絶縁性の絶縁領域と,少なくとも1つの連続した領域とを有する集積回路構造(140)であって, 上記少なくとも1つの連続した領域は,キャパシタ(144)を形成しているとともに, 上記絶縁領域に近接した電極領域(34)と, 誘電体領域(46)と, 絶縁領域から離れた電極領域(56)とをこの順で有しており, 上記絶縁領域が,平面に配置された絶縁層(14)の一部であり, 上記集積回路構造(140)の上記キャパシタ(144)と,少なくとも1つの能動素子(142)とが,上記絶縁層(14)に対して同じ側に配置されており, 上記能動素子(142)は,各端子領域(80,82)と,上記各端子領域(80,82)の間の活性領域(84)と,上記活性領域(84)上の制御電極(54)を含み, 上記電極領域(34)と,上記活性領域(84)とが,絶縁層(14)の配置されている平面と平行な平面に配置されており, 上記キャパシタと上記能動素子とが,記憶セル(150)を形成しており, スペーサ(60,62)が,上記能動素子(142)の制御電極(54)の両側に配置されており, スペーサ(64,66)が,上記絶縁領域から離れた電極領域(56)の少なくとも一方側に配置されており, 上記各端子領域(80,82)の少なくとも一方の上に,ケイ化物領域(90,94)を有していることを特徴とする,集積回路構造。」 4 引用例とその記載事項,及び,引用発明 (1)特開平8-125034号公報 原査定の拒絶の理由に引用され,本願の優先権主張日前に日本国内で頒布された刊行物である, 特開平8-125034号公報(以下「引用例1」という。)には「半導体記憶装置」(発明の名称)について,図60及び図61とともに以下の事項が記載されている。(なお,下線は,当審において付したものである。以下同じ。) 「【0001】 【産業上の利用分野】この発明は半導体記憶装置に関し,さらに詳しくは,SOI(SilicｏnOn Inｓｕlaｔｏｒ)基板上に形成されたダイナミックランダムアクセスメモリ(DRAM)に関する。」 「【0260】[実施例48]図60は,この発明の実施例48によるDRAMにおけるプレーナ型メモリセル部をビット線方向に切断した断面図である。図61は,図60に示されたメモリセル部をワード線方向に切断した断面図である。 【0261】図60および図61に示されるように,SOI基板6上には,ソース/ドレイン領域44と,LOCOS酸化膜5と,ゲート電極4と,セルプレート電極45とが形成されている。ゲート電極4およびセルプレート電極45は,第1の層間絶縁膜33の中に形成されている。ここで,2つのソース/ドレイン領域44と,その間のボディ領域3と,ゲート電極4とが,1つのNチャネルMOSトランジスタを構成する。1つのソース/ドレイン領域44と,ボディ領域3と,セルプレート電極45とは,1つのNチャネルMOSキャパシタを構成する。 【0262】2つのトランジスタに共通するソース/ドレイン領域44は,ポリパッドなどの中間層32を介してビット線BLに接続されている。第1の層間絶縁膜33および中間層32の上には,第2の層間絶縁膜34が形成されている。この第2の層間絶縁膜34の上にはビット線BLが形成され,このビット線BLはコンタクトホールを介して中間層32と接続されている。ビット線BLの上には第3の層間絶縁膜35が形成され,さらに第3の層間絶縁膜35の上にはアルミニウムからなる杭打ワード線46が形成されている。杭打ワード線46は,一定間隔ごとにコンタクトホールを介してゲート電極4を構成するワード線WLと接続されている。これにより,ワード線WLに駆動電圧が供給されたときに,ワード線WLで生じる信号伝幡遅延が低減される。 【0263】図61に示されるように,トランジスタのボディ領域3の一部には,コンタクト領域31が形成されている。したがって,ボディ領域3は,このコンタクト領域31および中間層32を介してボディ固定線30と接続され,これにより電気的に固定されている。上記のように,メモリセルを構成するトランジスタのボディ領域3は電気的に固定されているため,そのトランジスタのしきい値が不安定にならず,ソース・ドレイン間に大量のリーク電流が流れることはない。したがって,このメモリセルにおけるデータ保持時間が長くなる。また,このSOI基板6にα粒子が入射し,それによりシリコン基板7中に電荷が発生したとしても,その電荷はボディ領域3に侵入することはない。なぜならば,ボディ領域3とシリコン基板7とは,埋込酸化層8によって電気的に分離されているからである。しかも,ボディ領域3は極めて薄いため,そのボディ領域3の中でα粒子によって電荷が発生することはほとんどない。したがって,いわゆるソフトエラーはほとんど発生しない。」 (2) 引用発明 引用例1の上記摘記及び図面の記載を総合勘案すれば,引用例1には,以下の発明(以下「引用発明」という。)が記載されている 「シリコン基板7と埋込酸化層8を有するSOI基板6上に,ソース/ドレイン領域44と,LOCOS酸化膜5と,ゲート電極4と,セルプレート電極45とが形成され,ゲート電極4およびセルプレート電極45は,第1の層間絶縁膜33の中に形成され,2つのソース/ドレイン領域44と,その間のボディ領域3と,ゲート電極4とが,1つのNチャネルMOSトランジスタを構成し,1つのソース/ドレイン領域44と,ボディ領域3と,セルプレート電極45とは,1つのNチャネルMOSキャパシタを構成するDRAMにおけるプレーナ型メモリセル部を有する半導体記憶装置。」 (3)特開2002-134755号公報 原査定の拒絶の理由に引用され,本願の優先権主張日前に日本国内で頒布された刊行物である, 特開2002-134755号公報(以下「引用例2」という。)には,「半導体装置及びその製造方法」(発明の名称)について図1?8とともに,以下の事項が記載されている。 「【0027】 【発明の実施の形態】[第1実施形態]本発明の第1実施形態による半導体装置及びその製造方法について図1乃至図8を用いて説明する。 【0028】図1は本実施形態による半導体装置の構造を示す平面図,図2は本実施形態による半導体装置の構造を示す概略断面図,図3は本実施形態による半導体装置の等価回路を示す回路図,図4は本実施形態による半導体装置及び従来の半導体装置における具体的な装置パラメータの一例を示す平面図,図5乃至図8は本実施形態による半導体装置の製造方法を示す工程断面図である。 【0029】はじめに,本実施形態による半導体装置の構造について図1乃至図4を用いて説明する。なお,図2(a)は図1のA-A′線に沿った断面図,図2(b)は図1(a)のB-B′線に沿った断面図,図2(c)は図1(a)のC-C′線に沿った断面図である。 【0030】SOI基板は,シリコン基板10上に形成されたシリコン酸化膜よりなる絶縁層12と,絶縁層12上に形成された単結晶シリコン層よりなるSOI層14によって構成されている。SOI層14には,素子領域を画定する素子分離膜16が形成されている。素子領域上には,ゲート絶縁膜18を介してゲート電極20が形成されている。素子領域上には,また,ゲート電極20と所定間隔離間して形成されたダミー電極22が形成されている。ゲート電極20及びダミー電極22の側壁にはサイドウォール絶縁膜28が形成されており,ゲート電極20とダミー電極22との間の素子領域はサイドウォール絶縁膜28によって覆われている。図1に点線で示したソース/ドレイン用イオン注入領域24には,ゲート電極20及びサイドウォール絶縁膜28をマスクとしてn形不純物が導入されており,ゲート電極20の両側の素子領域にはn^(+)層よりなるソース/ドレイン領域32が形成されている。図1に2点鎖線で示したボディコンタクト用イオン注入領域34には,ゲート電極20,ダミー電極22及びサイドウォール絶縁膜28をマスクとしてｐ形不純物が導入されており,この領域の素子領域にはｐ^(+)層よりなるボディコンタクト領域36が形成されている。ゲート電極20,ダミー電極22及びサイドウォール絶縁膜28が形成されていない領域の素子領域上には,チタンシリサイド膜38が形成されている。【0031】このように,本実施形態による半導体装置は,トランジスタのゲート電極20とダミー電極22とが分離していることに主たる特徴がある。このようにゲート電極20とダミー電極22とを分離することにより,ダミー電極22により構成される寄生容量素子は,図3に示すように,ゲート電極20により構成される容量素子(MOSFET)と分離されるので,ダミー電極22の面積分だけゲート容量を低減することができる。なお,図3では,ダミー電極22とゲート電極20とが分離されていることを表現するため,回路図中にスイッチの記号を用いている。 ・・・ 【0035】まず,シリコン基板10上に例えばシリコン酸化膜よりなる絶縁層12を介して単結晶シリコン層よりなるSOI層14が形成されたSOI基板を用意する(図5(a),図7(a))。 【0036】次いで,SOI基板のSOI層に,例えばシャロートレンチ法により,絶縁層に達する素子分離膜を形成する(図5(b),図7(b))。こうして,素子分離膜により素子領域を画定する。 【0037】次いで,素子領域に,例えばボロンイオンをイオン注入する。このイオン注入は,MOSFETのしきい値電圧を制御するためのチャネルイオン注入である。 【0038】次いで,例えば熱酸化法によりSOI層14の表面を熱酸化し,素子領域上に,例えば膜厚3nmのゲート絶縁膜18を形成する。 【0039】次いで,例えばCVD法により,例えば膜厚200nmの多結晶シリコン膜を形成する。 【0040】次いで,通常のリソグラフィー技術及びエッチング技術により多結晶シリコン膜をパターニングし,多結晶シリコン膜よりなるゲート電極20及びダミー電極22を形成する(図5(c),図7(c))。このとき,ゲート電極20とダミー電極22との間隔は,例えばゲート加工の最小寸法となるように配置し,後に形成するサイドウォール絶縁膜28によりゲート電極20とダミー電極22との間の素子領域が覆われるように調整する。 【0041】次いで,ソース/ドレイン用イオン注入領域24を露出するフォトレジスト(図示せず)及びゲート電極20をマスクとして,例えば砒素イオン注入を行い,ゲート電極20の両側の素子領域に,エクステンションソース/ドレイン構造の浅い不純物拡散領域26(或いは,LDD構造の低濃度不純物拡散領域)を形成する(図5(d))。 【0042】次いで,全面に,例えばCVD法により,例えば膜厚200nmのシリコン酸化膜を堆積する。 【0043】次いで,シリコン酸化膜をエッチバックし,ゲート電極20及びダミー電極22の側壁にのみシリコン酸化膜を残存させる。こうして,ゲート電極20及びダミー電極22の側壁に,シリコン酸化膜よりなるサイドウォール絶縁膜28を形成する。このとき,ゲート電極20とダミー電極22との間の領域では,ゲート電極20の側壁に形成されたサイドウォール絶縁膜28とダミー電極22の側壁に形成されたサイドウォール絶縁膜28とが互いに接し,SOI層は表面に露出されない(図6(a),図8(a))。 【0044】次いで,ソース/ドレイン用イオン注入領域24を露出するフォトレジスト(図示せず),ゲート電極20及びサイドウォール絶縁膜28をマスクとして,例えば砒素イオンをイオン注入し,ゲート電極20の両側の素子領域に,エクステンションソース/ドレイン構造の深い不純物拡散領域30(或いは,LDD構造の高濃度不純物拡散領域)をそれぞれ形成する。こうして,不純物拡散層26,30により構成されたn^(+)層よりなるソース/ドレイン領域32を形成する(図6(b))。 【0045】次いで,ボディコンタクト用イオン注入領域34を露出するフォトレジスト(図示せず),ゲート電極20,ダミー電極22及びサイドウォール絶縁膜28をマスクとして,例えばボロンイオンをイオン注入し,ｐ^(+)層よりなるボディコンタクト領域36を形成する(図8(b))。なお,ゲート電極20とダミー電極22との間隔によっては,この間の素子領域に浅いボディコンタクト領域36が同時に形成される。 【0046】次いで,サリサイドプロセスにより,ゲート電極20上,ダミー電極22上及び露出するSOI層14上に,選択的にチタンシリサイド膜38を形成する(図6(c),図8(c))。例えば,全面にチタン膜を堆積した後,短時間熱処理を行いゲート電極20上,ダミー電極22上及び露出するSOI層14上を選択的にシリサイド化反応し,次いで未反応のチタン膜を除去することにより,ゲート電極20上,ダミー電極22上及びSOI層14上に選択的にチタンシリサイド膜38を形成することができる。」 したがって,引用例2には,次の技術事項が記載されている。 ア SOI層14には,ゲート電極20及びソース/ドレイン領域32からなるMOSFETが形成されており,また,ゲート電極20と所定間隔離間して形成されたダミー電極22により寄生容量素子が構成される。 イ ゲート電極20及びダミー電極22の側壁にはサイドウォール絶縁膜28が形成されており,ゲート電極20とダミー電極22との間の素子領域はサイドウォール絶縁膜28によって覆われている。 ウ ゲート電極20の両側の素子領域にはn^(+)層よりなるソース/ドレイン領域32が形成されており,ゲート電極20上,ダミー電極22上及び露出するSOI層(ソース・ドレイン領域)上に,サリサイドプロセスにより,チタンシリサイド膜38が形成される。 5 対比 (1)本願発明と引用発明との対応 ア 引用発明の「半導体記憶装置」は,集積回路であることは明らかであるから,本願発明の「集積回路構造」に相当する。 イ 引用発明の「埋込酸化層8」は,本願発明の「電気的に絶縁性の絶縁領域」及び「平面に配置された絶縁層(14)」に相当し,引用発明の「ソース/ドレイン領域44」及び「ボディ領域3」は一体の半導体層であるから,本願発明の「少なくとも1つの連続した領域」に相当する。 ウ 引用発明において,「1つのソース/ドレイン領域44と,ボディ領域3と,セルプレート電極45とは,1つのNチャネルMOSキャパシタを構成する」ものであり,「セルプレート電極45は,第1の層間絶縁膜33の中に形成され」ているから,引用発明の「NチャネルMOSキャパシタ」は本願発明の「キャパシタ(144)」に相当し,引用発明の「1つのソース/ドレイン領域44と,ボディ領域3」,「セルプレート電極45」は,それぞれ,本願発明の「上記絶縁領域に近接した電極領域(34)」,「絶縁領域から離れた電極領域(56)」に相当する。さらに,引用発明の「セルプレート電極45」と「1つのソース/ドレイン領域44と,ボディ領域3」との間に存在する「第1の層間絶縁膜33」は,本願発明の「誘電体領域(46)」に相当する。 エ 引用発明において,「2つのソース/ドレイン領域44と,その間のボディ領域3と,ゲート電極4とが,1つのNチャネルMOSトランジスタを構成」するものであるから,引用発明の「NチャネルMOSトランジスタ」は本願発明の「能動素子(142)」に相当し,引用発明の「2つのソース/ドレイン領域44」,「その間のボディ領域3」,及び「ゲート電極4」は,それぞれ,本願発明の「各端子領域(80,82)」,「上記各端子領域(80,82)の間の活性領域(84)」,及び「上記活性領域(84)上の制御電極(54)」に相当する。 オ そして,引用発明の「DRAMにおけるプレーナ型メモリセル部」は,本願発明の「記憶セル(150)」に相当する。 カ また,引用例1の図60を参照すると,引用発明において,「NチャネルMOSキャパシタ」と「NチャネルMOSトランジスタ」は,両者ともSOI基板6の埋込酸化膜8上に形成されており,「NチャネルMOSキャパシタ」の「1つのソース/ドレイン領域44と,ボディ領域3」と,「NチャネルMOSトランジスタ」の「ボディ領域3」は,埋込酸化膜8の配置されている平面と平行な平面に配置されているものと認められるから,引用発明の上記構成は,本願発明の「上記集積回路構造(140)の上記キャパシタ(144)と,少なくとも1つの能動素子(142)とが,上記絶縁層(14)に対して同じ側に配置されており」,「上記電極領域(34)と,上記活性領域(84)とが,絶縁層(14)の配置されている平面と平行な平面に配置されて」いる構成に相当するものである。 (2)一致点と相違点 上記(1)の対応関係によれば,本願発明と引用発明との一致点と相違点は,次のとおりである。 ＜一致点＞ 「電気的に絶縁性の絶縁領域と,少なくとも1つの連続した領域とを有する集積回路構造であって, 上記少なくとも1つの連続した領域は,キャパシタを形成しているとともに, 上記絶縁領域に近接した電極領域と, 誘電体領域と, 絶縁領域から離れた電極領域とをこの順で有しており, 上記絶縁領域が,平面に配置された絶縁層の一部であり, 上記集積回路構造の上記キャパシタと,少なくとも1つの能動素子とが,上記絶縁層に対して同じ側に配置されており, 上記能動素子は,各端子領域と,上記各端子領域の間の活性領域と,上記活性領域上の制御電極を含み, 上記電極領域と,上記活性領域とが,絶縁層の配置されている平面と平行な平面に配置されており, 上記キャパシタと上記能動素子とが,記憶セルを形成している, 集積回路構造。」 ＜相違点1＞ 本願発明では,「スペーサ(60,62)が,上記能動素子(142)の制御電極(54)の両側に配置されており,スペーサ(64,66)が,上記絶縁領域から離れた電極領域(56)の少なくとも一方側に配置され」ているのに対して,引用発明では,スペーサに関する明確な記載のない点。 ＜相違点2＞ 本願発明では,「上記各端子領域(80,82)の少なくとも一方の上に,ケイ化物領域(90,94)を有している」のに対して,引用発明は,このような構成を備えていない点。 6 相違点についての判断 (1)相違点1について ア 引用発明において,ゲート電極4及びセルプレート電極45は,第1の層間絶縁膜33の中に形成されているから,ゲート電極4及びセルプレート電極45の側面には,第1の層間絶縁膜33が存在している。また,引用例1の図60を参照すると,この電極側面の第1の層間絶縁膜33は,中間層32とゲート電極4(又はセルプレート電極45)とが短絡しないように両者の間に設けられて,ゲート電極4と中間層32との間に距離,即ちスペースを確保するものと認められるから,この第1の層間絶縁膜33は,本願発明の「スペーサ」に相当するといえる。そして,第1の層間絶縁膜33は,ゲート電極4の両側に形成されており,かつ,セルプレート電極45の少なくとも一方側に形成されているから,「スペーサ」を形成する点において,本願発明と引用発明との間に実質的な相違はない。 イ 仮に,引用発明の第1の層間絶縁膜33がスペーサではないとしても,引用例2に,ゲート電極20及びダミー電極22の側壁にサイドウォール絶縁膜28が形成されることが記載されており,引用例2に記載の「サイドウォール絶縁膜」が,本願発明の「スペーサ」に相当することは明らかであるから,MOSトランジスタにおいて,ゲート電極の側面に「スペーサ」を設けること,さらに,他の電極についても,側面に「スペーサ」を設けることは,当業者が必要に応じて適宜なし得ることであるといえる。 したがって,引用発明に,引用例2に記載のサイドウォール絶縁膜(スペーサ)の技術を適用し,本願発明のごとく,「スペーサ(60,62)が,上記能動素子(142)の制御電極(54)の両側に配置されており,スペーサ(64,66)が,上記絶縁領域から離れた電極領域(56)の少なくとも一方側に配置され」るようにすることは,当業者が容易になし得ることである。 (2)相違点2について ア MOSトランジスタのソース/ドレイン領域上にシリサイド膜,すなわちケイ化物領域を形成することは,引用例2に記載されているように周知の技術である。そして,シリサイド膜の形成はソース/ドレイン領域の低抵抗化等に寄与することは明らかであって,引用発明においても当然に適用し得る技術であるから,引用発明のMOSトランジスタのソース/ドレイン領域(本願発明の「各端子領域(80,82)」に相当)の少なくとも一方の上にケイ化物領域を設けることは,当業者が直ちに想到し得ることにすぎない。 イ 請求人は審判請求書において,本願発明では,「ケイ化反応のために準備されたシリコンである,エピタキシャル領域70・74をケイ化反応によりケイ化領域90・94とすることによって,上記ケイ化領域90・94の下のドレイン/ソース領域の少なくとも一部が『取り除かれること』が防止されます。」(第7ページ第9行?第12行)と主張し,また,「引用文献2では,上記SOI層14の端子領域のケイ素を用いて上記チタンシリサイド膜38を形成していますから,上記端子領域内に上記チタンシリサイド膜38を形成しており,補正後の本願の請求項1に記載の発明のように,端子領域上にケイ化物領域を形成したものではありません。」(第8ページ第25行?第28行)と,両者の相違を主張している。 しかしながら,本願発明の実施例として,エピタキシャル領域をケイ化物領域とすることが記載されているとしても,本願明細書には,本願発明の「各端子領域(80,82)の少なくとも一方の上に,ケイ化物領域(90,94)を有していること」が,エピタキシャル領域をケイ化物領域とすることを意味するとの定義は記載されておらず,むしろ,引用例2(段落【0046】)に,「露出するSOI層14上に,選択的にチタンシリサイド膜38を形成する」と記載されているように,半導体層(SOI層)と金属層がシリサイド化反応して,半導体層(SOI層)表面にシリサイド膜が形成されている場合も「?上に」と表現することは通常の表記と認められるから,本願発明の「各端子領域(80,82)の少なくとも一方の上に」を,請求人の主張のとおりに,各端子領域(80,82)上のエピタキシャル領域に設けることと,解釈することはできない。 ウ さらに,本願の請求項1ないし4に係る発明を参照すると,請求項2は請求項1を引用し,請求項4は請求項2又は3を引用しており,請求項4には以下のとおり記載されている。 「【請求項4】 上記トランジスタ(142)の端子領域(80,82)または上記トランジスタ(142)の両方の端子領域(80,82)が,上記絶縁層(14)上に形成されており, 上記ケイ化物領域(90,94)は,上記ケイ化物領域(90,94)と上記端子領域(80,82)との境界線が,上記活性領域(84)の上記絶縁層(14)から離れた側の表面より,上記絶縁層(14)に近くなるように形成されている,請求項2または3に記載の回路構造(140)。」 ここで,「上記活性領域(84)の上記絶縁層(14)から離れた側の表面」とは,ゲート酸化物42の下の面に相当するから,「上記ケイ化物領域(90,94)と上記端子領域(80,82)との境界線が」,その表面より「上記絶縁層(14)に近くなるように形成されている」とは,半導体層(16)の端子領域(80,82)内にケイ化物領域が存在することを意味している。そして,請求項4は,請求項1を間接的に引用する請求項であるから,本願発明は,請求項4の上記構成を含んでいると解さざるを得ない。 エ また,本願明細書の段落【0050】には,「 図11に示す実施例では,エピタキシャル領域70?76が完全にケイ化されている。これに対して,半導体層16および被覆領域56は,ケイ化されていない。他の実施例において,半導体層16と被覆電極56との領域も,ケイ化されていてもよい。」と記載されており,他の実施例において半導体層16がケイ化(シリサイド化)されてもよいことが記載されているから,この記載は,上記ウの請求項の解釈を裏付けるものである。 オ したがって,本願発明は半導体層(16)の端子領域(80,82)内にケイ化物領域を設ける構成を含んでおり,請求人の審判請求書の上記主張は採用できないから,本願発明と引用例2のシリサイド層の形成部位について,相違は認めらない。 カ なお,仮に,本願発明の「各端子領域(80,82)の少なくとも一方の上に,ケイ化物領域(90,94)を有していること」が,エピタキシャル領域をケイ化物領域とすることを意味するとしても,エピタキシャル層を形成し,当該エピタキシャル層をシリサイド化してシリサイド層を設けることは,下記周知例1ないし3に記載されるように,周知の技術であり,引用発明に当該周知の技術を適用することに何らの困難性もないから,引用発明において,必要に応じてソース/ドレイン領域上にエピタキシャル層を形成し,その後シリサイド化処理を行い,本願発明のごとく「上記各端子領域(80,82)の少なくとも一方の上に,ケイ化物領域(90,94)を有している」ようにすることは当業者が容易になし得ることである。 周知例1: 特開2001-244469号公報 「【0021】次に,SOI層43のソース/ドレイン形成予定領域上に50?100nm程度のシリコン膜51を選択エピタキシャル成長法により形成する。この構造が,所謂,エレベーティッドソース/ドレイン構造を呼ばれる(図5(c))。 【0022】次に,サイドウォール47の外側に,サイドウォール47より厚いサイドウォール52を形成する。続いて,砒素(Aｓ)をインプラしソース/ドレイン53を形成する。サイドウォール52の膜厚は,後の工程のソース/ドレインインプラで導入する不純物を熱処理によって横方向拡散した際,ゲート電極のエッジ付近にソース/ドレインとチャネル領域との接合がくるように適宜設定される。ここでのサイドウォール52の膜厚は,約800Åである(図5(d))。 【0023】その後,RTA(Rapid Thermal annealing)を行なう。その結果,ソース/ドレイン53が活性化され,ソース/ドレイン53とチャネル領域54との接合55はゲート電極のエッジ付近にくる。次に,コバルト(Cｏ)あるいはチタン(Ti)を堆積しRTA行い,ゲート電極46およびソース/ドレイン53上にシリサイド層56を形成する。この時,表面に形成される窒化物は,アンモニア過水(NH4OH/H2O2)等によりエッチング除去する。再度,RTAを行なうことにより,シリサイド層56の低抵抗化を行なう(図5(e))。」 周知例2:特開2001-15745号公報 「【0039】次に,図3に示すように,選択的にエピタキシャル成長を行うことにより,ソース・ドレイン・エクステンション領域15上にエレベーテッド・ソース・ドレイン16が形成される。この時,エレベーテッド・ソース・ドレイン16は,面方位(111)方向に54.7°のファセット17が出るように形成され,第1のゲート側壁14とファセット17との間に隙間18が形成される。 【0040】次に,図4に示すように,ゲート電極13の両側の隙間18から斜めにハローイオン注入が行われ,ソース・ドレイン・エクステンション領域15の側面にのみハロー領域19が形成される。この際,イオン注入は,式(1)に示す角度αで行われる。つまり,ファセット17よりも浅い角度でイオン注入が行われる。 ・・・ 【0042】次に,図5に示すように,例えばCVD法により全面に例えばシリコン窒化膜(図示せず)が形成され,このシリコン窒化膜上にパターニングされたレジスト(図示せず)が形成される。このレジストをマスクとして,例えばRIE法によりシリコン窒化膜が除去され,第1のゲート側壁14の側面に第2のゲート側壁20が形成される。 【0043】次に,注入角度0°のイオン注入とRTAにより,シリコン基板11内にディープ・ソース・ドレイン21が形成される。 【0044】次に,図6に示すように,全面に金属膜(図示せず)を形成する。次に,サリサイド技術により,エレベーテッド・ソース・ドレイン16及びゲート電極13の表面に金属シリサイド膜22が形成される。その後,金属シリサイド膜22に成長しなかった未反応の金属膜は除去される。ここで,金属膜の材料は,例えばチタン(Ti),コバルト(Cｏ),ニッケル(Ni),白金(Pｔ),タングステン(W),モリブデン(Mｏ)等があげられる。 【0045】その後,コンタクト,配線等が形成され,本発明の第1の実施例のMISFETが形成される。」 周知例3:特表2000-501237号公報 「MOSトランジスタのソース/ドレイン領域はゲート電極の側方の単結晶シリコン層内の多重層パターンの範囲に形成される。ゲート電極のパターニングの際に多重層パターンの側面に形成された絶縁スペーサは殆ど腐食されないので,スペーサとゲート電極との間にくぼみが形成される。ゲート電極の側面に絶縁スぺーサを備え,シリコンの選択エピタキシーによりくぼみを充填することは本発明の枠内にある。次いでソース/ドレイン領域をエピタキシャルに成長させたシリコン内及びその下にある単結晶シリコン層内に形成する。これはM0Sトランジスタがほぼ平坦な表面となる利点を有する。完全に空乏化されたチャネル領域に関して高速MOSトランジスタに有利であるような20?100nmの範囲の層厚を有する単結晶シリコン層を有するSOI基板を使用する場合,この措置は更にソース/ドレイン領域内にシリコンが多くなるという利点を有する。エピタキシャルにくぼみを充填することは特に金属ケイ化物をソース/ドレイン領域の表面に形成する際に有利である。それというのもケイ化物の形成の際にシリコンが消費されるが,こうして金属ケイ化物の形成の際に全てのソース/ドレイン領域が消費されることが防止されるからである。」(第6ページ第11行?第25行) 7 小括 以上のとおり,相違点1,2における本願発明の構成は,当業者が容易に想到し得たものであり,また,本願発明が奏する効果も,当業者が予測し得る程度のものにすぎないから,本願発明は,引用発明,引用例2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである 8 結言 本願発明は,引用発明,引用例2に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。 したがって,他の請求項について検討するまでもなく,本願は拒絶すべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2011-11-07 |
| 結審通知日 | 2011-11-08 |
| 審決日 | 2011-11-21 |
| 出願番号 | 特願2004-545696(P2004-545696) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 河本 充雄 |
| 特許庁審判長 |
齋藤 恭一 |
| 特許庁審判官 |
近藤 幸浩 小川 将之 |
| 発明の名称 | キャパシタと好ましくはプレーナ型のトランジスタとを有する集積回路構造およびその製造方法 |
| 代理人 | 特許業務法人原謙三国際特許事務所 |