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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F
管理番号 1255463
審判番号 不服2008-31721  
総通号数 150 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-06-29 
種別 拒絶査定不服の審決 
審判請求日 2008-12-15 
確定日 2012-04-11 
事件の表示 特願2002-508208「安全なメモリ区分を使用した安全な実行のための方法および装置」拒絶査定不服審判事件〔平成14年 1月10日国際公開、WO02/03208、平成16年 7月29日国内公表、特表2004-523015〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、
2001年6月7日(パリ条約による優先権主張外国庁受理2000年6月30日、アメリカ合衆国)を国際出願日とする出願であって、
平成15年1月6日付けで特許法第184条の5第1項の規定による書面、及び、特許法第184条の4第1項の規定による国際出願日における明細書、請求の範囲、図面の翻訳文が提出され、
同年2月3日付けで手続補正書が提出されると共に、
平成16年1月8日付けで審査請求がなされ、
平成18年11月17日付けで拒絶理由通知(同年11月21日発送)がなされ、
平成19年2月16日付けで意見書が提出されると共に、同日付けで手続補正書が提出され、
平成20年9月8日付けで拒絶査定(同年9月16日発送)がなされたものである。

本件審判請求は、
平成20年12月15日付けで、上記拒絶査定を不服としてなされたもので、
同日付けで手続補正書が提出され、
平成21年3月26日付けで特許法第164条第3項に定める報告(前置報告)がなされ、
平成22年8月23日付けで当該報告に対する意見を求める旨の審尋(同年8月31日発送)がなされ、これに対して
同年11月30日付けで回答書が提出され、
平成23年4月18日付けで拒絶理由通知(同年4月26日発送)(以下「当審拒絶理由通知」と記す。)がなされ、これに対して
同年10月26日付けで意見書が提出されている。


2.本願発明の認定
本願の請求項1に係る発明(以下「本願発明」と言う。)は、上記平成20年12月15日付けの手続補正書の特許請求の範囲の請求項1に記載されたとおりの次のものと認める。

「第1のメモリとプロセッサとを備えるコンピュータ・システムであって、前記プロセッサが、
実行ユニットと、そして
その実行ユニットに結合された前記第1のメモリに結合された安全な区分実施ロジックであって、仮想メモリ位置の安全なメモリ区分を確立しそして前記安全なメモリ区分へのアクセスを監視する安全な区分実施ロジックとを含み、
前記安全な区分実施ロジックは区分エントリ・ポイントへの命令または前記安全なメモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令以外の命令の実行をトラップする、コンピュータ・システム。」


3.引用文献
上記当審拒絶理由通知において引用された、下記引用文献には、それぞれ、下記の引用文献記載事項が記載されている。(下線は当審付与。)


<引用文献1>
特開平10-228421号公報(平成10年8月25日出願公開)

<引用文献記載事項1-1>
「【請求項1】 メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止するメモリアクセス制御回路であって、
実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する第1のアドレス保持手段と、
前記保護領域のアドレスを保持する第2のアドレス保持手段と、
前記保護領域へのアクセスが許されている命令のメモリ上の位置を表す命令フェッチアドレスを保持する第3のアドレス保持手段と、
メモリから読み出された命令の解読結果、及びこの命令が示すアクセス先のアドレスと第2のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域へのアクセス命令かどうかを判定するアクセス検出手段と、
このアクセス検出手段により保護領域へのアクセス命令が検出されたとき、第1、第3のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域へのアクセスが許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する比較手段と、
禁止信号が出力されたときにメモリアクセスを禁止する禁止手段とを有することを特徴とするメモリアクセス制御回路。
【請求項2】 メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止するメモリアクセス制御回路であって、
実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する第1のアドレス保持手段と、
前記保護領域のアドレスを保持する第2のアドレス保持手段と、
前記保護領域への分岐が許されている分岐命令のメモリ上の位置を表す命令フェッチアドレスを保持する第3のアドレス保持手段と、
メモリから読み出された命令の解読結果、及びこの命令が示す分岐先のアドレスと第2のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域への分岐命令かどうかを判定するアクセス検出手段と、
このアクセス検出手段により保護領域への分岐命令が検出されたとき、第1、第3のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域への分岐が許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する比較手段と、
禁止信号が出力されたときに分岐命令の実行を禁止する禁止手段とを有することを特徴とするメモリアクセス制御回路。」

<引用文献記載事項1-2>
「【0001】
【発明の属する技術分野】本発明は、コンピュータシステム等におけるメモリアクセス制御回路に係り、特にメモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止するメモリアクセス制御回路に関するものである。」

<引用文献記載事項1-3>
「【0008】
【発明の実施の形態】
実施の形態の1.以下、本発明の実施の形態について図面を参照して説明する。図1は本発明の第1の実施の形態を示すメモリアクセス制御回路のブロック図である。本実施の形態のメモリアクセス制御回路は、CPU1、製造時に書き込みが行われ以後は書き換えることのできないマスクROM(Read Only Memory)2、書き込みと消去が電気的に可能なEEPROM(Electrically Erasable and Programmable ROM)3、RAM(Random Access Memory)4、データ情報をやり取りするためのデータバス5、アドレス情報をやり取りするためのアドレスバス6、インストラクションバス7から構成されている。」

<引用文献記載事項1-4>
「【0009】そして、CPU1は、図示しないアキュムレータ等の汎用レジスタや論理演算ユニットの他に、実行すべき命令が格納されたメモリ上の位置を表すプログラムカウンタ11、メモリから取り出された命令語を保持する命令レジスタ12、この命令レジスタ12に格納された命令語を解読する命令デコーダ13、プログラムカウンタ11の出力である命令フェッチアドレスを保持する第1のアドレス保持手段となる命令フェッチアドレスレジスタ14、メモリ上の保護すべき領域のアドレスを保持する第2のアドレス保持手段となるエリアテーブル15、保護領域へのアクセスが許されている命令のメモリ上の位置を表す命令フェッチアドレスを保持する第3のアドレス保持手段となるエリアテーブル16、デコーダ13による命令の解読結果、及びこの命令が示すアクセス先のアドレスとテーブル15に保持されたアドレスの比較結果に基づいて、保護領域へのアクセス命令かどうかを判定するアクセス検出回路17、この検出回路17により保護領域へのアクセス命令が検出されたとき、レジスタ14、テーブル16に保持された命令フェッチアドレスを比較して、保護領域へのアクセスが許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する比較回路18、禁止信号が出力されたときにデコーダ13からコントロール回路20への信号を抑止するゲート回路、セレクタ21、バッファ22?26から構成されている。そして、命令デコーダ13、ゲート回路19、コントロール回路20が禁止手段を構成している。」

<引用文献記載事項1-5>
「【0011】次に、このようなメモリアクセス制御回路の動作を説明する。図2はメモリアクセス制御回路の動作を説明するためのタイミングチャート図である。このメモリアクセス制御回路を含むコンピュータシステムは、プログラムカウンタ11から出力される命令フェッチアドレスに従って、ROM2あるいはROM3から命令語を逐次取り出し、解読して実行する。」


<引用文献2>
特開昭57-081650号公報(昭和57年5月21日出願公開)

<引用文献記載事項2-1>
「データ処理装置では、通常、特権レベルが互に異なる複数個の動作モードを設け、特権レベルの低いモードではシステムの動作環境に影響を与える命令の実行を許さず、特権レベルが高くなるほど、これら命令の使用を許すように構成する。特権の低いモードで実行されているプログラムが、より高い特権レベルでしか許されない命令を実行することが必要になつた場合は、特権の高いモードのプログラムにその実行を依頼する。この場合、特権の低いモードのプログラムは特権の高いモードのプログラムの処理ルーチンを分岐命令で呼ぶが、特権の高いモードのプログラムは特権の低いモードのプログラムの上記要求が正当のものであるか否かを渡されたパラメータ等の解析を通じて厳密にチエツクする必要がある。したがつて、特権の高いモードのプログラムでの制御を受け入れる入口点(entry point,エントリポイント)を定めておき、特権の低いモードのプログラムが上記入口点以外の点で特権の高いモードのプログラムへ、直接、制御を渡そうとした場合はエラーとして検出せねばならぬ。
従来のこの種の装置の一例を第1図に示す。第1図において(1)は命令アドレスレジスタ、(2)は主記憶、(3)は主記憶(2)内のより高い特権を持つ領域、(4)は主記憶(2)内のより低い特権を持つ領域、(5)は主記憶(2)内の一つのアドレスに格納されている命令、(6)は命令(5)を格納するバツフアレジスタ、(7)はバツフアレジスタ(6)の内容が分岐命令であつた場合、その分岐命令であることを示すコードを格納しているコード部、(8)はその場合の分岐先アドレスを格納している分岐アドレス部、(9)は比較器、(10)は主記憶(2)内に設けられエントリポイントの範囲を定義する情報を保持するエントリポイント制御回路、(11)はエントリポイント領域のサイズを保持するフイールド、(12)はエントリポイント領域の開始アドレスを保持する情報、(13)はエントリポイント領域、(16)は有効性チエツク部である。
次に第1図に示す回路の動作を説明する。第1図に示す例では命令アドレスレジスタ(1)のアドレスは領域(4)内の命令(5)を指定しており、命令(5)は一たんバッファレジスタ(6)に入力される。此処でコード部(7)を解読すると、この命令(5)が分岐命令であることがわかる。分岐命令の場合比較器(9)は命令アドレスレジスタ(1)のアドレスが示している領域と分岐アドレス部(8)の分岐先アドレスが示している領域とが特権レベルが同一のものであるかどうかを検出する。通常の場合は、比較器(9)で全アドレスを比較する必要はなく、特権レベルの指示を兼ねているビツト(多くの場合上位の1ビツト乃至2ビツト程度)だけを比較すればよい。比較したビツトが一致すれば信号線(14)に信号が出力されて両者の特権レベルが同一であることを示しバッフアレジスタ(6)内の分岐命令は実行される。比較したビツトが不一致の場合は信号線(15)に信号が出力されて両者の特権レベルが異なることを示し分岐有効性チエツク部(16)が起動され分岐アドレス部(8)の示す分岐先が正しいエントリポイントであるかどうかのチエツクがなされる。
各特権レベル領域にはエントリポイントの開始アドレス(12)とそのサイズ(11)とを保持するエントリポイント制御情報(12)がその領域(第1図に示す場合は領域(3))の固定番地に格納されている。開始アドレス値がA,サイズ(長さ)がnの場合、エントリポイントはAとA+(n-1)の範囲となる。
バツフアレジスタ(6)の分岐アドレス部(8)の内容とエントリポイント制御情報(10)の内容とを分岐有効性チエツク部(16)へ入力して、分岐アドレス部(8)の示す値が上記AとA+(n-1)の範囲内にあるか否かをしらべ、この範囲内にあればバツフアレジスタ(6)の分岐命令は実行され、上記範囲内になければエラー検出信号を信号線(17)上に出力して分岐命令の実行を取りやめる。」(第1頁下右欄第14行?第2頁下右欄第5行)


<引用文献3>
国際公開第2000/23875号(2000年4月27日国際公開)
(特表2002-528786号公報に対応)

<引用文献記載事項3-1>
「Many processor resources,such as control of the virtual memory system itself, input and output operations, and system control functions are protected from accidental or malicious misuse by enclosing them in a protective, privileged region. Entry to this region must be established only though particular entry points, called gateways, to maintain the integrity of these protected regions.」(20頁3?7行)
(対応する公表公報の記載:「仮想メモリシステム自体の制御、入出力操作及びシステム制御機能のような多くのプロセッサリソースはそれらを保護特権領域に包囲することにより偶発的な又は不正誤用から保護される。この領域へのエントリーは、これらの保護領域の完全性を維持するためにゲートウエイと呼ばれる特定のエントリーポイントを通してのみ確立されなければならない。」(64頁15行?19行))


<引用文献4>
特開昭57-083850号公報(昭和57年5月25日出願公開)

<引用文献記載事項4-1>
「分岐制御情報テーブル(12)において自己領域からの分岐は常に許可されるので自己領域に対応するビツトは常に論理「1」に設定され、これはいわば冗長情報であるので、分岐制御情報テーブル(12)はその性質上からは、自己領域以外の各領域からの分岐についてこれを許可するか否かの情報を記憶するテーブルと言うことができるが、実際にはテーブルを読出し易い形にするために自己領域に対応するビツトをも含んでいる。」(第3頁上左欄第8行?同頁同欄第17行)


<引用文献5>
特開平09-160831号公報(平成9年6月20日出願公開)

<引用文献記載事項5-1>
「【0014】図3にアドレス空間の割付の例を示す。同図(a)において、アドレス空間が301のように空間1,空間2,空間3というように分割されているとする。この場合、同図(b)に示す通り3空間のアクセスの対応が考えられる。303には命令の位置する空間、304には303の命令がアクセスするデータの空間を表す。ここでは空間3の命令は空間3の読みだしは可能で空間1,2の読みだし/書き込みが可能になっている。また空間2の命令は空間1,2の読みだし/書き込みは可能になっているが、空間3のアクセスは禁止されている。また空間1の命令は空間1の読みだし/書き込みの許可しか与えられておらず、空間2,3のアクセスは禁止されている。」


4.引用発明

(1)引用文献1には上記引用文献記載事項1-1のとおり、
「メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止するメモリアクセス制御回路であって、
実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する第1のアドレス保持手段と、
前記保護領域のアドレスを保持する第2のアドレス保持手段と、
前記保護領域へのアクセスが許されている命令のメモリ上の位置を表す命令フェッチアドレスを保持する第3のアドレス保持手段と、
メモリから読み出された命令の解読結果、及びこの命令が示すアクセス先のアドレスと第2のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域へのアクセス命令かどうかを判定するアクセス検出手段と、
このアクセス検出手段により保護領域へのアクセス命令が検出されたとき、第1、第3のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域へのアクセスが許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する比較手段と、
禁止信号が出力されたときにメモリアクセスを禁止する禁止手段とを有することを特徴とするメモリアクセス制御回路」
又は
「メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止するメモリアクセス制御回路であって、
実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する第1のアドレス保持手段と、
前記保護領域のアドレスを保持する第2のアドレス保持手段と、
前記保護領域への分岐が許されている分岐命令のメモリ上の位置を表す命令フェッチアドレスを保持する第3のアドレス保持手段と、
メモリから読み出された命令の解読結果、及びこの命令が示す分岐先のアドレスと第2のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域への分岐命令かどうかを判定するアクセス検出手段と、
このアクセス検出手段により保護領域への分岐命令が検出されたとき、第1、第3のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域への分岐が許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する比較手段と、
禁止信号が出力されたときに分岐命令の実行を禁止する禁止手段とを有することを特徴とするメモリアクセス制御回路。」
が記載されている。
すなわち、引用文献1には
「メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止するメモリアクセス制御回路であって、
実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する第1のアドレス保持手段と、前記保護領域のアドレスを保持する第2のアドレス保持手段と、前記保護領域へのアクセス又は分岐が許されている命令のメモリ上の位置を表す命令フェッチアドレスを保持する第3のアドレス保持手段と、メモリから読み出された命令の解読結果、及びこの命令が示すアクセス先又は分岐先のアドレスと第2のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域へのアクセス命令分岐命令かどうかを判定するアクセス検出手段と、このアクセス検出手段により保護領域へのアクセス命令又は分岐命令が検出されたとき、第1、第3のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域へのアクセス又は分岐が許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する比較手段と、禁止信号が出力されたときにメモリアクセス又は分岐命令の実行を禁止する禁止手段とを有し」た「メモリアクセス制御回路」が記載されていると言える。

(2)また、上記引用文献記載事項1-3に「本実施の形態のメモリアクセス制御回路は、CPU1、製造時に書き込みが行われ以後は書き換えることのできないマスクROM(Read Only Memory)2、書き込みと消去が電気的に可能なEEPROM(Electrically Erasable and Programmable ROM)3、RAM(Random Access Memory)4、データ情報をやり取りするためのデータバス5、アドレス情報をやり取りするためのアドレスバス6、インストラクションバス7から構成されている。」とあり、引用文献1には、上記「メモリアクセス制御回路」が「CPU、メモリ、データバス、アドレスバス、インストラクションバスから構成され」るものであることも示されている。

(3)さらに、上記引用文献記載事項1-4等には、該「CPU」は「アキュムレータ等の汎用レジスタや論理演算ユニットの他に」、前記「第1のアドレス保持手段となる命令フェッチアドレスレジスタ14」「第2のアドレス保持手段となるエリアテーブル15」「第3のアドレス保持手段となるエリアテーブル16」「アクセス検出回路17」「比較回路18」及び「禁止手段」等から構成されることも記載されている。
したがって、「該CPUはアキュムレータ等の汎用レジスタや論理演算ユニットの他に、前記第1のアドレス保持手段と前記第2のアドレス保持手段と前記第3のアドレス保持手段と前記アクセス検出手段と前記比較手段と前記禁止手段等から構成されているものである」とも言える。

(4)そして、上記引用文献記載事項1-2の「本発明は、コンピュータシステム等におけるメモリアクセス制御回路に係り」との記載や、引用文献記載事項1-5の「このメモリアクセス制御回路を含むコンピュータシステムは」との記載等から、引用文献1には上記「メモリアクセス制御回路を含むコンピュータシステム」が記載されているとも言える。

(5)よって、引用文献1には下記の引用発明が記載されていると認められる。

<引用発明>
「メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止するメモリアクセス制御回路であって、
実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する第1のアドレス保持手段と、前記保護領域のアドレスを保持する第2のアドレス保持手段と、前記保護領域へのアクセス又は分岐が許されている命令のメモリ上の位置を表す命令フェッチアドレスを保持する第3のアドレス保持手段と、メモリから読み出された命令の解読結果、及びこの命令が示すアクセス先又は分岐先のアドレスと第2のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域へのアクセス命令分岐命令かどうかを判定するアクセス検出手段と、このアクセス検出手段により保護領域へのアクセス命令又は分岐命令が検出されたとき、第1、第3のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域へのアクセス又は分岐が許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する比較手段と、禁止信号が出力されたときにメモリアクセス又は分岐命令の実行を禁止する禁止手段とを有し、
CPU、メモリ、データバス、アドレスバス、インストラクションバスから構成され、
該CPUはアキュムレータ等の汎用レジスタや論理演算ユニットの他に、前記第1のアドレス保持手段と前記第2のアドレス保持手段と前記第3のアドレス保持手段と前記アクセス検出手段と前記比較手段と前記禁止手段等から構成されているものである
メモリアクセス制御回路を備えたコンピュータシステム」


5.対比
以下に、本願発明と引用発明とを比較する。

(1)引用発明も本願発明も「コンピュータシステム」であり、前者における「CPU」は後者における「プロセッサ」に、前者における「メモリ」は後者における「第1のメモリ」に相当するものである。
したがって、引用発明も本願発明と同様に「第1のメモリとプロセッサとを備えるコンピュータ・システム」と言えるものである。

(2)引用発明における「アキュムレータ等の汎用レジスタや論理演算ユニット」は、命令を実行するユニットに他ならず、本願発明における「実行ユニット」に相当するものである。

(3)引用発明における「第1のアドレス保持手段」「第2のアドレス保持手段」「第3のアドレス保持手段」「アクセス検出手段」「比較手段」および「禁止手段」(以下、これらを「検出禁止部」と記す。)は、本願発明における「区分実施ロジック」に対応付けられるものであるところ、前者は「アキュムレータ等の汎用レジスタや論理演算ユニット」や「メモリ」に接続されていることは明らかであり、しかも「メモリ上の保護すべき領域に対するアクセスを検出して不正なアクセスを禁止する」という働きを実現するためのものであるから「安全な区分実施ロジック」とも言えるものである。
したがって、引用発明における「CPU」も本願発明における「プロセッサ」と同様に「その実行ユニットに結合された前記第1のメモリに結合された安全な区分実施ロジック」を含んでいると言える

(4)引用発明における「検出禁止部」の「第1のアドレス保持手段」は「実行すべき命令が格納されたメモリ上の位置を表す命令フェッチアドレスを保持する」ものであり、「第2のアドレス保持手段」は「前記保護領域のアドレスを保持する」ものであり、「第3のアドレス保持手段」は「前記保護領域へのアクセス又は分岐が許されている命令のメモリ上の位置を表す命令フェッチアドレスを保持する」ものであり、「アクセス検出手段」は「メモリから読み出された命令の解読結果、及びこの命令が示すアクセス先又は分岐先のアドレスと第2のアドレス保持手段に保持されたアドレスの比較結果に基づいて、保護領域へのアクセス命令分岐命令かどうかを判定する」ものであるから、引用発明における「検出禁止部」は「安全なメモリ区分を確立しそして前記安全なメモリ区分へのアクセスを監視する安全な区分実施ロジック」である点で共通すると言える。

(5)引用発明における「検出禁止部」の「比較手段」は「このアクセス検出手段により保護領域へのアクセス命令又は分岐命令が検出されたとき、第1、第3のアドレス保持手段に保持された命令フェッチアドレスを比較して、保護領域へのアクセス又は分岐が許されていない格納位置から読み出された命令と判断したときに禁止信号を出力する」ものであり、「禁止手段」は「禁止信号が出力されたときにメモリアクセス又は分岐命令の実行を禁止する」ものである。
一方、本願発明における「区分実施ロジック」は「前記安全なメモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令以外の命令の実行をトラップする」ものである。
そこで、引用発明における「検出禁止部」と本願発明における「区分実施ロジック」とを比較すると、両者は『所定の「メモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令以外の命令の実行をトラップする』点で共通すると言える。

6.よって、本願発明は、下記一致点で引用発明と一致し、下記相違点を有する点で引用発明と相違する。
なお、本願発明における「区分エントリ・ポイントへの命令または前記安全なメモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令以外の命令の実行をトラップする」なる記載は必ずしもその意味内容が明確なものではないので、その解釈にあたり本願発明の詳細な説明の記載を参酌し、該記載を「区分エントリ・ポイントへの命令」は「トラップ」せず、かつ、「前記安全なメモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令」も「トラップ」しないことを意味していると解釈した。

<一致点>
「第1のメモリとプロセッサとを備えるコンピュータ・システムであって、前記プロセッサが、
実行ユニットと、そして
その実行ユニットに結合された前記第1のメモリに結合された安全な区分実施ロジックであって、」「安全なメモリ区分を確立しそして前記安全なメモリ区分へのアクセスを監視する安全な区分実施ロジックとを含み、
前記安全な区分実施ロジックは」所定の「メモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令以外の命令の実行をトラップする、コンピュータ・システム。」

<相違点1>
本願発明における、安全なメモリ区分は「仮想メモリ位置の」ものである点。(これに対し、引用文献1には保護領域が「仮想メモリ位置の」ものである旨の記載はない。)

<相違点2>
本願発明における安全な区分実施ロジックは、「区分エントリ・ポイントへの命令」はトラップしない点。(これに対し、引用文献1には「エントリーポイント」に関する記載はない。)

<相違点3>
本願発明における安全な区分実施ロジックは、「前記安全なメモリ区分内の別の位置から前記安全なメモリ区分内の位置への命令」はトラップしない点。(これに対し、引用発明は「第2のアドレス保持手段」に保持されたアドレスによって「保護領域」が定まり、「第3のアドレス保持手段」に保持されたアドレスによって「許されている命令のメモリ上の位置」が定まるため、「保護領域」と「許されている命令のメモリ上の位置」が同一のものでは無いような設定も可能である。)


7.判断
以下に、上記相違点について検討する。

(相違点1について)仮想メモリシステムは証拠を挙げるまでもなく周知慣用技術に過ぎないものであり(必要があれば引用文献3(特に引用文献記載事項3-1)等参照。)、引用発明に該仮想メモリシステムの技術を採用すること、或いは、仮想メモリシステムに引用発明を適用すること、即ち上記相違点1に係る構成を採用することは、当業者であれば、何ら格別な創意を要せずに適宜になし得る事である。

(相違点2について)保護領域のエントリ・ポイントへの分岐を認めることは、引用文献2(特に引用文献記載事項2-1)、引用文献3(特に引用文献記載事項3-1)等に示される如く、通常採用されている技術常識的な設計事項に他ならず、引用発明において上記相違点2に係る事項を採用することも、当業者が通常採用する設計事項に他ならない。

(相違点3について)引用発明における「第2のアドレス保持手段」と「第3のアドレス保持手段」を如何に設定するかは、その用途等に応じて適宜に設定し得るものであるところ、例えば、引用文献4(特に引用文献記載事項4-1)や引用文献5(特に引用文献記載事項5-1)等に示される様に、保護対象の領域自身からのアクセスや分岐については許可するのが普通であるから、引用発明における「第2のアドレス保持手段」と「第3のアドレス保持手段」を、保護領域自身からのアクセスや分岐については許可するようなものに設定すること、即ち、上記相違点3に係る事項を採用することも、当業者であれば普通に想到することである。

してみると、本願発明の構成は引用文献1に記載された発明に基づいて、当業者が容易に想到し得たものである。
また、本願発明の効果は、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
よって、本願発明は、引用文献1に記載された発明に基づいて、当業者が容易に発明をすることができたものである。


8.むすび
以上のとおり、本願請求項1に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項についての検討をするまでもなく、本願は、特許法第29条第2項の規定により特許を受けることができない。

よって、結論のとおり審決する。
 
審理終結日 2011-11-09 
結審通知日 2011-11-15 
審決日 2011-11-29 
出願番号 特願2002-508208(P2002-508208)
審決分類 P 1 8・ 121- WZ (G06F)
最終処分 不成立  
前審関与審査官 宮司 卓佳小林 秀和鳥居 稔  
特許庁審判長 山崎 達也
特許庁審判官 石井 茂和
清木 泰
発明の名称 安全なメモリ区分を使用した安全な実行のための方法および装置  
代理人 西山 修  
代理人 山川 政樹  
代理人 黒川 弘朗  
代理人 山川 茂樹  
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