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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1255941 |
| 審判番号 | 不服2010-25965 |
| 総通号数 | 150 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-06-29 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2010-11-17 |
| 確定日 | 2012-04-26 |
| 事件の表示 | 平成11年特許願第183476号「半導体装置及び記録媒体」拒絶査定不服審判事件〔平成13年1月19日出願公開、特開2001-14900〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成11年6月29日の特許出願であって、平成21年4月10日付けの拒絶理由通知に対して同年6月15日に意見書及び手続補正書が提出され、平成22年4月23日付けの拒絶理由通知に対して同年6月25日に意見書及び補正書が提出されたが、同年8月6日付けで拒絶査定がなされた。 それに対して、同年11月17日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成23年2月17日付けで審尋がなされ、同年4月22日に回答書が提出された。 第2.補正の却下の決定 【補正の却下の決定の結論】 平成22年11月17日に提出された手続補正書による補正を却下する。 【理由】 1.補正の内容 平成22年11月17日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の明細書の特許請求の範囲の請求項1?6を、補正後の明細書の特許請求の範囲の請求項1?6と補正するとともに、明細書の発明の詳細な説明を補正するものであり、補正前後の請求項1は各々次のとおりである。 (補正前) 「【請求項1】 複数のメモリ回路と、前記複数のメモリ回路を試験する1つの試験回路を同一チップ上に搭載した半導体装置において、 前記試験回路は、 前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する1つの試験部と、 前記複数のメモリ回路と一対一に設けられ、前記試験部が受け取る複数の読み出しデータがほぼ同時に前記試験部に到達するように対応する前記メモリ回路と前記試験回路との間の信号を遅延する複数の信号補正回路と、を備え、 前記信号補正回路は、各メモリ回路に供給される信号が受ける遅延時間の差に基づいて、前記各メモリ回路に供給される信号と、前記試験回路が前記各メモリ回路から受け取る信号のうちの少なくとも一方に遅延を与える、ことを特徴とする半導体装置。」 (補正後) 「【請求項1】 複数のメモリ回路と、前記複数のメモリ回路を試験する1つの試験回路を同一チップ上に搭載した半導体装置において、 前記試験回路は、 前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する1つの試験部と、 前記複数のメモリ回路と一対一に設けられ、前記試験部が受け取る複数の読み出しデータがほぼ同時に前記試験部に到達するように対応する前記メモリ回路と前記試験回路との間の信号を遅延する複数の信号補正回路と、を備え、 前記信号補正回路は、各メモリ回路に供給される信号が受ける遅延時間の差に基づいて、前記各メモリ回路に供給される信号と、前記試験回路が前記各メモリ回路から受け取る信号のうちの少なくとも一方に遅延を与える、ことを特徴とする半導体装置。」 2.本件補正による補正事項 本件補正による補正事項を整理すると次のとおりである。 (1)補正事項1 補正前の請求項1の「前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する1つの試験部」を、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する1つの試験部」と補正して、補正後の請求項1とすること。 (2)補正事項2 補正前の請求項2の「前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する1つの試験部」を、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する1つの試験部」と補正して、補正後の請求項2とすること。 (3)補正事項3 補正前の請求項3の「前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する試験部の動作を記述したデータ区分」を、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する試験部の動作を記述したデータ区分」と補正して、補正後の請求項3とすること。 (4)補正事項4 補正前の請求項4の「前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する試験部の動作を記述したデータ区分」を、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する試験部の動作を記述したデータ区分」と補正して、補正後の請求項4とすること。 (5)補正事項5 補正前の請求項5の「前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する試験部のセル情報データ区分」を、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する試験部のセル情報データ区分」と補正して、補正後の請求項5とすること。 (6)補正事項6 補正前の請求項6の「前記複数のメモリ回路を動作させ、各メモリ回路の読み出しデータを受け取り、各読み出しデータと期待値データを比較判定する試験部のセル情報データ区分」を、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データを比較判定する試験部のセル情報データ区分」と補正して、補正後の請求項6とすること。 (7)補正事項7 補正前の発明の詳細な説明の0025段落、0031段落及び0033段落を補正して、各々補正後の発明の詳細な説明の0025段落、0031段落及び0033段落とすること。 3.新規事項の追加の有無、及び補正の目的の適否についての検討 (1)補正事項1及び2について 補正事項1及び2は、補正前の請求項1及び2に係る発明の発明特定事項である「試験部」に対して、各々技術的限定を加えるものものであるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項1及び2は、特許法第17条の2第4項に規定する要件を満たす。 また、補正事項1及び2により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書又は図面をまとめて「当初明細書等」という。)の0142段落?0146段落等に記載されているものと認められるから、補正事項1及び2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項1及び2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。 (2)補正事項3及び4について 補正事項3及び4は、補正前の請求項3及び4に係る発明の発明特定事項である「試験部の動作を記述したデータ区分」に対して、各々技術的限定を加えるものものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項3及び4は、特許法第17条の2第4項に規定する要件を満たす。 また、補正事項3及び4により補正された部分は、当初明細書の0142段落?0146段落等に記載されているものと認められるから、補正事項3及び4は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項3及び4は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 (3)補正事項5及び6について 補正事項5及び6は、補正前の請求項5及び6に係る発明の発明特定事項である「試験部のセル情報データ区分」に対して、各々技術的限定を加えるものものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項5及び6は、特許法第17条の2第4項に規定する要件を満たす。 また、補正事項5及び6により補正された部分は、当初明細書の0142段落?0146段落等に記載されているものと認められるから、補正事項5及び6は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項5及び6は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 (4)補正事項7について 補正事項7は、特許請求の範囲の補正と整合するように発明の詳細な説明を補正するものであるから、特許法第17条の2第3項に規定する要件を満たすことは明らかである。 (5)新規事項の追加の有無、及び補正の目的の適否についてのまとめ 以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。 そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。 4.独立特許要件についての検討 (1)補正後の発明 本件補正による補正後の請求項1?6に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?6に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものであり、再掲すると次のとおりである。 「【請求項1】 複数のメモリ回路と、前記複数のメモリ回路を試験する1つの試験回路を同一チップ上に搭載した半導体装置において、 前記試験回路は、 前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する1つの試験部と、 前記複数のメモリ回路と一対一に設けられ、前記試験部が受け取る複数の読み出しデータがほぼ同時に前記試験部に到達するように対応する前記メモリ回路と前記試験回路との間の信号を遅延する複数の信号補正回路と、を備え、 前記信号補正回路は、各メモリ回路に供給される信号が受ける遅延時間の差に基づいて、前記各メモリ回路に供給される信号と、前記試験回路が前記各メモリ回路から受け取る信号のうちの少なくとも一方に遅延を与える、ことを特徴とする半導体装置。」 (2)引用刊行物に記載された発明 (2-1)本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平7-99000号公報(「以下「引用例」という。)には、図1と共に、次の記載がある(ここにおいて、下線は当合議体が付加したものである。)。 a.「【0001】 【産業上の利用分野】本発明は複数のRAMブロックを内蔵した半導体集積回路に関し、特にRAMブロックテスト回路に関する。」 b.「【0004】ところが最近では前記の長所があるが故に、同一チップ内にビット数やワード数が異なるRAMブロックや、大容量のRAMブロックを数個搭載するというような場合が多々あり、テスト時間およびテストパタン数の増大などの問題を招くようになってきている。 【0005】以下に同一チップ内に3個のRAMブロックを搭載したときの従来のテスト回路について述べる。 【0006】図2はRAMブロックを3個搭載したときのRAMブロックテスト回路の従来例のブロック図である。図2のRAMブロックテスト回路は本体のRAMブロック2a,2b,2cと、RAMブロック2a,2b,2cに入出力するテスト信号と、通常の信号とを選択する入力セレクタ20a,20b,20cと、出力セレクタ21a,21b,21cで構成されている。」 c.「【0011】本発明の目的は、半導体集積回路において、複数個のRAMブロックを同時に並列にテストするために多数のテスト用の外部端子を必要としないRAMブロックテスト回路を提供することである。」 d.「【0014】 【実施例】次に、本発明の実施例について図面を参照して説明する。 【0015】図1は本発明のRAMブロックテスト回路の一実施例のブロック図である。 【0016】半導体集積回路1はRAMブロック2a、2b、2cと入力セレクタ20a、20b、20cと、出力セレクタ21a、21b、21cと、テスト回路用のアドレス/データ生成回路30と、同じくテスト回路用のコンパレータ31で構成されている。RAMブロック2a、2b、2cと入力セレクタ20a、20b、20c、出力セレクタ21a、21b、21cは従来例の図2のものと同様に機能する。ただし、入力セレクタ20a、20b、20cのテスト時のアドレス、ライトデータ、制御信号の入力先がアドレス/データ生成回路30となり、また出力セレクタ21a、21b、21cのテスト時のリードデータ出力先がコンパレータ31となっている。 【0017】したがって、テストモード指定線6により通常動作状態が指定されていると、入力セレクタ20a、20b、20cはそれぞれ内部アドレス線7a、7b、7c、内部ライトデータ線8a、8b、8cおよび内部制御信号線9a、9b、9cを選択して、アドレス入力線3a、3b、3c、ライトデータ線4a、4b、4cおよび制御信号線5a、5b、5cを介し、RAMブロック2a、2b、2cにアドレス信号、書き込みデータ、およびチップセレクト信号、ライト信号、リード信号などの制御信号を供給する。そして出力セレクタ21a、21b、21cはRAMブロック2a、2b、2cからのリードデータ13a、13b、13cを内部リード線14a、14b、14cに送出する。つまり通常動作状態のときはRAMブロック2a、2b、2cは半導体集積回路1の内部の回路とインタフェースを行う。」 e.「【0018】アドレス/データ生成回路30はカウンタ(不図示)を内蔵しており、テストモード指定線6によりRAMブロックテスト状態が指定されると、動作状態となり、リセット入力端子36からのリセット信号により内部カウンタがリセットされ、そしてクロック入力端子35からのクロック信号により、順次カウンタをインクリメントしながら所定のアドレスと書き込みデータおよびチップセレクト信号やライトイネーブル信号のRAMブロック2a、2b、2cに書き込みを行うための制御信号を出力する。このとき、入力セレクタ20a、20b、20cはテストモード指定信号線6によりRAMブロックテストモードに指定されているため、アドレス/データ生成回路30が生成した各信号をそれぞれテストアドレス線40、テストライトデータ線41、テスト制御信号線42を介して受け取り、アドレス入力線3a、3b、3c、ライトデータ4a、4b、4cおよび制御信号線5a、5b、5cに送出してRAMブロック2a、2b、2cへの書き込み動作を行う。アドレス/データ生成回路30は内部のカウンタがオーバーフローすると、今度はRAMブロック2a、2b、2cからのデータリード動作を行うべく書き込み動作時と同様、順次所定のアドレスと期待値データおよびチップセレクト信号とリードイネーブル信号を出力する。このとき、期待値データは、書き込みデータと同じもので、セレクタなどは介さずに期待値データ線33によって直接コンパレータ31に出力される。出力セレクタ21a、21b、21cはRAMブロックのテスト時はRAMブロック2a、2b、2cからのリードデータをリードデータ線13a、13b、13cを介して受け取り、テストリードデータ線15a、15b、15cに送出する。 【0019】コンパレータ31はテストモード指定線6により、RAMブロックテストモードに指定されていると動作し、前記のRAMブロックのデータリード動作により読み出されるRAMブロック2a、2b、2cからの3つのリードデータを、出力セレクタ21a、21b、21cからのテストリードデータ線15a、15b、15cを介して受け取り、アドレス/データ生成回路30からの期待値データ33と各アドレスごとに照合比較する。そして不一致がある場合にはエラー信号をテスト結果出力端子37に出力する。」 f.「【0026】 【発明の効果】以上述べたように本発明は、半導体集積回路の複数のRAMブロックに対し一つのアドレス/データ生成回路により共通のアドレス/データを複数個のRAMブロックの全アドレス分に対して並列に供給し、1つのコンパレータで複数のRAMブロックのリードデータを一括して比較し、不一致の場合はエラー信号を外部に出力することにより、内蔵するRAMブロックの個数やその容量にかかわらず、テストに必要な外部端子がわずか3端子と少なくできるため、半導体集積回路の外部端子数が少なくてもRAMブロックの並列テストが行え、テスト時間を短くできるという効果がある。」 (2-2)ここにおいて、0001段落の「【産業上の利用分野】本発明は複数のRAMブロックを内蔵した半導体集積回路に関し、特にRAMブロックテスト回路に関する。」という記載、0004段落の「【0004】ところが最近では前記の長所があるが故に、同一チップ内にビット数やワード数が異なるRAMブロックや、大容量のRAMブロックを数個搭載するというような場合が多々あり、テスト時間およびテストパタン数の増大などの問題を招くようになってきている。」という記載等から、引用例の図2に記載された半導体集積回路において、「RAMブロック2a,2b,2c」、「アドレス/データ生成回路30」、「入力セレクタ20a,20b,20c」、「出力セレクタ21a,21b,21c」及び「コンパレータ31」が同一チップ上に搭載されていることは明らかである。 (2-3)また、0018段落の「アドレス/データ生成回路30はカウンタ(不図示)を内蔵しており、テストモード指定線6によりRAMブロックテスト状態が指定されると、動作状態となり、・・・所定のアドレスと書き込みデータおよびチップセレクト信号やライトイネーブル信号のRAMブロック2a,2b,2cに書き込みを行うための制御信号を出力する。このとき、入力セレクタ20a,20b,20cはテストモード指定信号線6によりRAMブロックテストモードに指定されているため、アドレス/データ生成回路30が生成した各信号をそれぞれテストアドレス線40、テストライトデータ線41、テスト制御信号線42を介して受け取り、アドレス入力線3a,3b,3c、ライトデータ4a,4b,4cおよび制御信号線5a,5b,5cに送出してRAMブロック2a,2b,2cへの書き込み動作を行う。アドレス/データ生成回路30は内部のカウンタがオーバーフローすると、今度はRAMブロック2a,2b,2cからのデータリード動作を行うべく書き込み動作時と同様、順次所定のアドレスと期待値データおよびチップセレクト信号とリードイネーブル信号を出力する。このとき、期待値データは、書き込みデータと同じもので、セレクタなどは介さずに期待値データ線33によって直接コンパレータ31に出力される。出力セレクタ21a,21b,21cはRAMブロックのテスト時はRAMブロック2a,2b,2cからのリードデータをリードデータ線13a,13b,13cを介して受け取り、テストリードデータ線15a,15b,15cに送出する。」という記載から、「アドレス/データ生成回路30」は、RAMブロックテストモード時に、「入力セレクタ20a,20b,20c」を介して「RAMブロック2a,2b,2c」に「アドレス」、「チップセレクト信号」及び「リードイネーブル信号」を供給して「RAMブロック2a,2b,2c」に対してデータリード動作を行わせていることが明らかである。 (2-4)さらに、0018段落の記載及び0019段落の「コンパレータ31はテストモード指定線6により、RAMブロックテストモードに指定されていると動作し、前記のRAMブロックのデータリード動作により読み出されるRAMブロック2a、2b、2cからの3つのリードデータを、出力セレクタ21a、21b、21cからのテストリードデータ線15a、15b、15cを介して受け取り、アドレス/データ生成回路30からの期待値データ33と各アドレスごとに照合比較する。そして不一致がある場合にはエラー信号をテスト結果出力端子37に出力する。」という記載から、「コンパレータ31」は、「RAMブロックテストモード」時に、「RAMブロック2a,2b,2c」から「出力セレクタ21a,21b,21c」を介して読み出されたリードデータと「アドレス/データ生成回路30」から出力された期待値データ(書き込んだテストデータ)とを比較して、その比較結果を「テスト結果出力端子37」から出力するものであることが明らかである。 (2-5)したがって、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。 「RAMブロック2a,2b,2cと、アドレス/データ生成回路30と、入力セレクタ20a,20b,20cと、出力セレクタ21a,21b,21cと、コンパレータ31を同一チップ上に搭載した半導体集積回路において、 前記アドレス/データ生成回路30は、RAMブロックテストモード時に、前記入力セレクタ20a,20b,20cを介して前記RAMブロック2a,2b,2cにアドレス、チップセレクト信号及びリードイネーブル信号を供給して前記RAMブロック2a,2b,2cに対してデータリード動作を行わせ、 前記コンパレータ31は、前記RAMブロックテストモード時に、前記RAMブロック2a、2b、2cから前記出力セレクタ21a、21b、21cを介して読み出されたリードデータと前記アドレス/データ生成回路30から出力された期待値データとを比較して、その比較結果をテスト結果出力端子37から出力するものである半導体集積回路。」 (3)補正発明と引用発明との対比 (3-1)引用発明の「RAMブロック2a,2b,2c」、「半導体集積回路」は、各々補正発明の「複数のメモリ回路」、「半導体装置」に相当する。 また、引用発明の「アドレス/データ生成回路30」、「入力セレクタ20a,20b,20c」、「出力セレクタ21a,21b,21c」及び「コンパレータ31」が全体として「RAMブロック2a,2b,2c」の試験装置を構成していることは明らかであるから、引用発明の「アドレス/データ生成回路30」、「入力セレクタ20a,20b,20c」、「出力セレクタ21a,21b,21c」及び「コンパレータ31」が全体として、補正発明の「前記複数のメモリ回路を試験する1つの試験回路」に相当する。 したがって、引用発明の「RAMブロック2a,2b,2cと、アドレス/データ生成回路30と、入力セレクタ20a,20b,20cと、出力セレクタ21a,21b,21cと、コンパレータ31を同一チップ上に搭載した半導体集積回路」は、補正発明の「複数のメモリ回路と、前記複数のメモリ回路を試験する1つの試験回路を同一チップ上に搭載した半導体装置」に相当する。 (3-2)引用発明の「前記アドレス/データ生成回路30」は、「前記入力セレクタ20a,20b,20cを介して前記RAMブロック2a,2b,2cにアドレス、チップセレクト信号及びリードイネーブル信号を供給して前記RAMブロック2a,2b,2cに対してデータリード動作を行わせ」るものであるから、引用発明の「前記アドレス/データ生成回路30」が、補正発明の「試験部」のように「前記複数のメモリ回路を動作させ」るものであることは明らかである。 また、引用発明の「前記コンパレータ31」は、「前記RAMブロックテストモード時に、前記RAMブロック2a、2b、2cから前記出力セレクタ21a、21b、21cを介して読み出されたリードデータと前記アドレス/データ生成回路30から出力された期待値データとを比較して、その比較結果をテスト結果出力端子37から出力する」ものであるから、引用発明の「前記コンパレータ31」が、補正発明の「試験部」のように「制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する」ものであることも明らかである。 したがって、引用発明の「アドレス/データ生成回路30」、「入力セレクタ20a,20b,20c」、「出力セレクタ21a,21b,21c」及び「コンパレータ31」は、全体として、「前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する1つの試験部」に相当するものと認められる。 (3-3)以上を総合すると、補正発明と引用発明とは、 「複数のメモリ回路と、前記複数のメモリ回路を試験する1つの試験回路を同一チップ上に搭載した半導体装置において、 前記試験回路は、 前記複数のメモリ回路を動作させ、制御信号に応答して各メモリ回路から読み出される読み出しデータを受け取り、前記制御信号に応答して前記各メモリ回路から読み出される各読み出しデータと対応する期待値データとを比較判定する1つの試験部を備えことを特徴とする半導体装置。」 である点で一致し、次の点で相違する。 (相違点) 補正発明は、「前記複数のメモリ回路と一対一に設けられ、前記試験部が受け取る複数の読み出しデータがほぼ同時に前記試験部に到達するように対応する前記メモリ回路と前記試験回路との間の信号を遅延する複数の信号補正回路」を備え、「前記信号補正回路は、各メモリ回路に供給される信号が受ける遅延時間の差に基づいて、前記各メモリ回路に供給される信号と、前記試験回路が前記各メモリ回路から受け取る信号のうちの少なくとも一方に遅延を与える」ものであるのに対して、引用発明は、そのような構成を備えていない点。 (4)相違点についての当審の判断 (4-1)引用例の0011段落の「本発明の目的は、半導体集積回路において、複数個のRAMブロックを同時に並列にテストするために多数のテスト用の外部端子を必要としないRAMブロックテスト回路を提供することである。」という記載、及び0026段落の「1つのコンパレータで複数のRAMブロックのリードデータを一括して比較し、不一致の場合はエラー信号を外部に出力することにより、・・・半導体集積回路の外部端子数が少なくてもRAMブロックの並列テストが行え、テスト時間を短くできるという効果がある。」という記載等から、引用発明は、「コンパレータ31」により、「RAMブロック2a,2b,2c」という各「RAMブロック」から出力される複数ビットのリードデータと、「アドレス/データ生成回路30」から出力される複数ビットの「期待値データ」とを同時並列的に比較して、比較結果を出力する構成とすることにより、高速なテストを実現したものであると認められるが、比較対象となるすべてのデータが「コンパレータ31」にそろって初めて同時並列的な比較を行えるのであるから、比較対象となる各データが「コンパレータ31」に到達するタイミングが大きくずれていては効率的な比較が行えず、所期の効果が期待できないことは当業者にとって自明である。 したがって、引用発明において、「コンパレータ31」に到着するすべての信号の到着タイミングをできるだけ合わせるようにすること、すなわち補正発明のように、「前記試験部が受け取る複数の読み出しデータがほぼ同時に前記試験部に到達するように」することは、当業者であれば当然に配慮する事項である。 (4-2)ところで、一般に、デジタル回路において、複数の回路とタイミングを合わせて信号をやりとりするに際して、各回路との間の信号経路ごとの遅延時間の差(ばらつき)により各信号のタイミングがずれてしまわないよう、各信号経路に、遅延時間の差(ばらつき)を解消するための遅延回路を設けることは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例1にも記載されているとおり、当業者における周知技術である。 複数のメモリをタイミングを合わせて試験する場合においても当然例外ではなく、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例2にも記載されているように、各メモリと試験装置との間の信号経路ごとの遅延時間の差(ばらつき)により、各信号のタイミングがずれてしまわないよう、遅延時間の差を解消するための遅延回路を挿入することが当業者において従来から行われている。 a.周知例1:特開平6-97285号公報 上記周知例1には、図1と共に次の記載がある。 「【0005】 【発明が解決しようとする課題】従来技術では、大容量化によるチップ面積の増大により配線長が長くなると、各信号源からその信号の供給先(回路ブロック)までの遅延が大きくなり、同様な他の信号配線により供給される信号との間に時間的な差異(つまり同期ずれ)が生じてしまう。また、これらの信号の供給を受ける回路ブロックの位置に起因して、当該回路ブロックに供給される各信号間に相互的なタイミング差(つまり伝搬遅延誤差)が生じてしまう。」 「【0007】 【課題を解決するための手段】上記課題を解決するため、本発明によれば、図1の原理構成図に示されるように、複数の異なる信号源G_(1),G_(2),G_(3),……と、該信号源から発生される複数の信号S_(1),S_(2),S_(3),……をそれぞれ伝搬させる複数の信号線W_(1),W_(2),W_(3),……と、該信号線を介して前記複数の信号が供給される少なくとも1つの回路ブロックCTとを具備し、前記複数の信号線をそれぞれの配線方向が同じ方向Aとなるように配設したことを特徴とする半導体装置が提供される。 【0008】また、本発明の好適な実施態様によれば、各信号線の配線長が異なる場合に、各信号線における信号伝搬遅延時間が同じになるように調節する手段を設けてもよい。遅延時間を調節する手段としては、例えば信号線の途中の部分に遅延回路を設けたり、あるいは、各信号線における信号伝搬遅延時間が同じになるように各信号線の配線幅を異なる値に選定することが考えられる。」 上記記載から、上記周知例1には、「信号源G_(1),G_(2),G_(3),……」という複数の回路とタイミングを合わせて「信号S_(1),S_(2),S_(3),……」のやりとりをするに際して、各回路との間の信号経路である「信号線W_(1),W_(2),W_(3),……」ごとの遅延時間の差により各信号のタイミングがずれてしまわないよう、各信号経路に遅延時間の差を解消するための遅延回路を設けることが記載されているものと認められる。 b.周知例2:特開平8-160107号公報 上記周知例2には、図1と共に次の記載がある。 「【0001】 【産業上の利用分野】本発明は、少品種大量生産される半導体メモリデバイスに与える、タイムディレイを含む印加試験パターンを発生する、半導体メモリ試験装置の位相調整回路に関するものである。」 「【0002】 【従来の技術】図2に従来の半導体メモリ試験装置の位相調整回路を示す。この回路においては、複数のMUT(Memory Under Test )に対して、それぞれ専用のフリップフロップ10A及びフリップフロップ10B、加算器12A及び加算器12B、タイムディレイ回路11A及びタイムディレイ回路11Bが構成されている。各フリップフロップ10A及びフリップフロップ10Bには、各MUTに対して独立した、印加試験パターンA及び印加試験パターンB、遅延設定値A及び遅延設定値Bが、試験周期を示すREF信号によって取り込まれる。フリップフロップ10A及びフリップフロップ10Bに取り込まれた遅延設定値A及び遅延設定値Bは、フリップフロップ10AからMUT-Aまでの遅延時間、フリップフロップ10BからMUT-Bまでの遅延時間のばらつきをそれぞれ補正するスキュー調整データA及びスキュー調整データBと、加算器12A及び加算器12Bで加算される。加算器12A及び加算器12Bの出力、遅延設定データA及び遅延設定データBは、それぞれタイムディレイ回路11A及びタイムディレイ回路11Bを制御し、MUT-A及びMUT-Bに同じタイミングの信号を供給する。」 「【0006】 【実施例】図1に本発明の実施回路例を示す。この回路は、REF信号をクロックとして、印加試験パターン及び遅延設定値を取り込むフリップフロップ10と、上記フリップフロップ10の出力を、複数に分配し、分配した個々の経路に、フリップフロップ10から各MUTまでの遅延時間のばらつきを補正するスキュー調整データと、プログラムにより設定される遅延設定値を加算器12A及び加算器12Bで加算して制御する、各MUT毎に対応したタイムディレイ回路11A及びタイムディレイ回路11Bとで構成される。同じ型の半導体メモリを複数個同時に試験する場合、それぞれの被試験メモリに対し、同じタイミングで、同じパターンの試験信号を印加すればよい。」 上記記載から、上記周知例2には、複数のメモリ「MUT」をタイミングを合わせて試験するに際して、各「MUT」との間の各信号経路に、遅延時間のばらつきを解消するための遅延回路「タイムディレイ回路11A」及び「タイムディレイ回路11B」を設けることが記載されているものと認められる。 (4-3)したがって、引用発明に接した当業者であれば、上記周知技術を勘案することにより、引用発明において、「コンパレータ31」に到着するすべての信号の到着タイミングをできるだけ合わせるようにするために、各「RAMブロック」「2a」,「2b」,「2c」と試験装置との間の信号経路ごとに遅延時間の差に相当する遅延手段を設けること、すなわち、各「RAMブロック」「2a」,「2b」,「2c」に各「入力セレクタ」「20a」,「20b」,「20c」から供給される各信号が受ける遅延時間の差、又は各「RAMブロック」「2a」,「2b」,「2c」から各「出力セレクタ」「21a」,「21b」,「21c」に供給される各信号が受ける遅延時間の差のいずれか一方又は両方に基づいて、各「RAMブロック」「2a」,「2b」,「2c」ごとに、各「入力セレクタ」「20a」,「20b」,「20c」から供給される各信号又は各「出力セレクタ」「21a」,「21b」,「21c」に供給される各信号のいずれか一方又は両方に遅延を与える遅延手段を設けることは、当業者が容易になし得たことである。 (4-4)以上のとおりであるから、引用発明において、補正発明のように、「前記複数のメモリ回路と一対一に設けられ、前記試験部が受け取る複数の読み出しデータがほぼ同時に前記試験部に到達するように対応する前記メモリ回路と前記試験回路との間の信号を遅延する複数の信号補正回路」を備え、「前記信号補正回路は、各メモリ回路に供給される信号が受ける遅延時間の差に基づいて、前記各メモリ回路に供給される信号と、前記試験回路が前記各メモリ回路から受け取る信号のうちの少なくとも一方に遅延を与える」構成とすることは、当業者が容易になし得たことである。 したがって、補正発明と引用発明との相違点は、周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものである。 (5)独立特許要件についてのまとめ 以上のとおりであるから、補正発明は、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。 したがって、本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。 5.補正の却下の決定のむすび 以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3.本願発明について 平成22年11月17日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?6に係る発明は、平成22年6月25日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?6に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。 一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平7-99000号公報(引用例)には、各々上記第2.4.(2)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。 そして、本願発明に対して技術的事項を付加した発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。 したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。 第4.むすび 以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2012-02-16 |
| 結審通知日 | 2012-02-21 |
| 審決日 | 2012-03-13 |
| 出願番号 | 特願平11-183476 |
| 審決分類 |
P
1
8・
575-
Z
(G11C)
P 1 8・ 121- Z (G11C) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 小林 紀和 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
小川 将之 西脇 博志 |
| 発明の名称 | 半導体装置及び記録媒体 |
| 代理人 | 恩田 博宣 |
| 代理人 | 恩田 誠 |