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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1255968 |
| 審判番号 | 不服2011-7794 |
| 総通号数 | 150 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-06-29 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2011-04-13 |
| 確定日 | 2012-04-26 |
| 事件の表示 | 特願2006-306804「半導体装置の製造方法」拒絶査定不服審判事件〔平成19年 2月 8日出願公開、特開2007- 36299〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯・本願発明 本願は、平成10年12月25日に出願した特願平10-371330号の一部を、平成18年11月13日に新たな特許出願としたものであって、平成23年1月11日付けの拒絶査定に対し同年4月13日に審判請求がされたものであり、その請求項1に係る発明(以下「本願発明」という。)は、平成22年12月17日に提出された手続補正書における特許請求の範囲の請求項1に記載された事項により特定される次のとおりのものと認める。 「【請求項1】 トレンチゲート型MISFETを含む半導体装置の製造方法であって、 (a)第1導電型を有する第1半導体層が形成された半導体基板を準備する工程と、 (b)前記第1半導体層の主面に、前記MISFETのゲート用トレンチを形成する工程と、 (c)前記ゲート用トレンチの内壁に、前記MISFETのゲート絶縁膜を形成する工程と、 (d)前記ゲート絶縁膜上に、前記MISFETのゲート電極を形成する工程と、 (e)前記第1半導体層内に、前記第1導電型と逆の第2導電型を有する前記MISFETのベース領域を形成する工程と、 (f)前記第1半導体層の表面付近であって、前記ベース領域内に、前記第1導電型を有する前記MISFETのソース領域を形成する工程と、 (g)前記ゲート電極及びソース領域上に層間絶縁膜を形成する工程と、 (h)前記工程(g)の後、前記層間絶縁膜及び第1半導体層内にコンタクトホールを形成し、前記ソース領域の側壁を露出させる工程と、 (i)前記工程(h)の後、前記層間絶縁膜に形成された前記コンタクトホールによって露出した前記ベース領域に不純物を導入して、前記ベース領域内に第2導電型のコンタクト層を形成する工程と、 (j)前記工程(i)の後、前記層間絶縁膜の側壁をエッチングすることで前記コンタクトホールを拡大し、前記ソース領域の上面を露出させる工程と、 (k)前記工程(j)の後、前記ソース領域の側面及び上面、前記ベース領域と接触し、かつ電気的に接続されるように、前記コンタクトホール内及び前記層間絶縁膜上にソース配線を形成する工程と、 (l)前記半導体基板の裏面にドレイン電極を形成する工程と、 を有することを特徴とする半導体装置の製造方法。」 2.引用例の記載と引用発明 (1)引用例1:特開平5-315620号公報 原査定の拒絶の理由に引用された本願の出願前に日本国内において頒布された刊行物である特開平5-315620号公報(以下「引用例1」という。)には、「半導体装置およびその製造法」(発明の名称)に関して、図1ないし図12とともに次の記載がある(下線は当合議体において付加したものである。以下同じ。)。 (ア)「【0001】 【産業上の利用分野】本発明は半導体装置に関する。さらに詳しくは、寄生トランジスタの動作が押えられしかもオン抵抗が低減されてなる半導体装置およびその製造法に関する。」 (イ)「【0009】 【作用】本発明の半導体装置においては、縦型MOSFETのソース電極のソース領域とオーミックコンタクトされている面の一部が、ソース領域を貫通してチャネル形成領域にまで延伸されているので、寄生トランジスタの容量および寄生抵抗成分を削減できる。したがって、寄生トランジスタの縦型MOSFETへの悪影響を低減でき、スイッチング特性、オン抵抗などの素子の特性を改善できる。 【0010】また、本発明の半導体装置の製造法によれば、ソース電極のソース領域とオーミックコンタクトされている面の一部が、ソース領域を貫通してチャネル形成領域にまで延伸されている縦型MOSFETを有する半導体装置を製造することができる。」 (ウ)「【0011】 【実施例】以下、添付図面を参照しながら本発明を実施例に基づいて説明するが、本発明はかかる実施例のみに限定されるものではない。 【0012】図1は本発明の一実施例の断面図、図2?7は本発明の半導体装置の製造法の一実施例の説明図である。図において、1は高濃度のn型半導体基板、2はn型エピタキシャル層、3はチャネル形成領域、4はソース領域、5はチャネル、6はn型半導体基板1とn型エピタキシャル層2とからなるドレイン領域、7はJFET部、8はゲート絶縁膜、9はゲート電極、10は酸化物絶縁層、11はソース電極、12はドレイン電極を示す。 【0013】図1に示される本発明の一実施例においては、ソース電極11のソース領域4とオーミックコンタクトしている面の一部が、図中、下方に延伸されて埋込ソース電極11aが構成されている。この埋込ソース電極11aのサイズは、10μm×10μm以下とされ、また埋込深さは、2μm程度とされている。この埋込ソース電極11aは、ソース電極11と同材質とされてもよく、また、例えば、ソース電極11がアルミニウムとされ、埋込ソース電極11aがチタンやタングステンやモリブデンを含む材料とされてもよい。 【0014】この様に、本実施例においては、埋込ソース電極11aが、チャネル形成領域3にまで到達するように形成されているので、寄生バイポーラトランジスタの抵抗成分の低減ができるという効果がえられる。 【0015】次に、図2?7を参照しながら、本発明の半導体装置の製造法の一実施例について説明する。 【0016】ステップ1:高濃度のn型半導体基板1の上にn型エピタキシャル層2を成膜する。(図2参照) なお、n型エピタキシャル層2に代えて、n型拡散ウェハーを貼付けてもよい。 【0017】ステップ2:n型エピタキシャル層2の表面に、ゲート絶縁膜(ゲート酸化膜)8を成膜する。(図3参照) 【0018】ステップ3:ゲート絶縁膜8の所定位置にゲート電極9を形成する。しかるのち、ｐ型不純物を選択的に拡散させ、チャネル形成領域3を形成する。(図4参照) 【0019】ステップ4:チャネル形成領域3に、高濃度のn型不純物を選択的に拡散しソース領域4を形成する。しかるのち、ソース領域4の表面からチャネル形成領域3内に到達する凹部を形成する。この凹部の形成は、例えば、反応性イオンエッチング(RIE)等の異方性エッチングにより行う。(図5参照) 【0020】ステップ5:イオン注入法により凹部の底部近傍に高濃度のｐ型不純物領域を形成する。(図6参照) 【0021】ステップ6:酸化物絶縁層10(合議体注:段落【0012】及び【図面の簡単な説明】から「酸化物絶縁膜10」は誤記と認定。)をゲート電極9を覆うように成膜した後、ゲート絶縁膜8を除去する。ついで埋込ソース電極11aおよびソース電極11を成膜し、さらに、ドレイン電極12をn型半導体基板1の裏面に成膜して縦型MOSFETを作製する。(図7参照) 【0022】なお、埋込ソース電極11aおよびソース電極11の成膜は、両者の材質が異なるときは、埋込ソース電極11aを埋込んだ後、ソース電極11を形成する。 【0023】この様に、本発明の半導体装置の製造法によれば、従来の縦型MOSFETを有する半導体装置の製造法に、単にソース領域の凹部形成工程を付加するのみで、本発明の半導体装置を製造することができる。 【0024】図8には本発明の半導体装置の第1応用例が示されている。図8に示す第1応用例においては、ゲート電極9Aは、ゲート電極本体9aと本体被覆部9bとから構成され、n型エピタキシャル層2内に埋め込まれている。ゲート電極本体9aは、例えば、チタンやタングステンやモリブデンを含む材料からなり、本体被覆部9bは、例えば、ポリシリコンからなる。 【0025】この第1応用例においては、ゲート電極9Aがn型エピタキシャル層2内に埋め込まれているので、本体被覆部9bの配線抵抗成分を低減することができるという効果が付加される。 【0026】このゲート電極9Aのn型エピタキシャル層2内への埋め込みは、下記のようにしてなされる。 【0027】ステップ1A:n型エピタキシャル層2内へ凹部を形成する。この凹部の形成は、例えば、反応性イオンエッチング等の異方性エッチングによりなされる。 【0028】ステップ2A:この凹部の内面に絶縁層13を形成する。この絶縁層13としては、シリコン酸化膜などが用いられる。またこの絶縁層13の形成は、例えば、常圧下における熱酸化法によりなされる。 【0029】ステップ3A:内面に絶縁層13が形成された凹部に、本体被覆部9bを形成する。この本体被覆部9bの形成は、例えば、その材料であるポリシリコンを半導体基板表面の全面に成膜した後、不要部分をエッチングにより選択的に除去することによりなされる。 【0030】ステップ4A:この本体被覆部9bの内部にゲート電極本体9aを埋め込む。このゲート電極本体9aの埋め込みは、本体被覆部9bの中央を、例えば、反応性イオンエッチング等の異方性エッチングにより、絶縁層13に達しない凹部を形成した後、電極金属を半導体基板表面の全面に成膜する。ついで不要部分を選択的に除去することによりなされる。」 (エ)「【符号の説明】 … 10 酸化物絶縁層 …」 (オ)図1には、「本発明の一実施例の断面図」が、図2ないし図7には、「本発明の半導体装置の製造法の一実施例の説明図の一部」がそれぞれ示されており、図4において、ゲート絶縁膜8上にゲート電極9が形成されることが見てとれる。 図1並びに図4及び図5において、ソース領域4及びチャネル形成領域3の導電型はそれぞれn^(+)型、ｐ型であることが見てとれる。 図7において、ゲート電極9及びソース領域4上に酸化物絶縁層10が形成されることが見てとれる。 図7において、ソース電極11及び埋込ソース電極11aは、ソース領域4の側面及び上面と接触するように、凹部内及び酸化物絶縁層10上に形成されることが見てとれる。 (カ)図8には、「本発明の第1応用例の断面図」が示されており、図2ないし図5を勘案すると、図8の中央部において、n型エピタキシャル層2の主面に凹部が形成されており、当該凹部の内壁に絶縁層13が形成され、絶縁層13上にゲート電極9Aが形成されていることが見てとれる。 図8において、ソース領域4及びチャネル形成領域3の導電型はそれぞれn^(+)型、ｐ型であることが見てとれる。 図8において、ゲート電極9A及びソース領域4上に層10Aが形成されていることが見てとれる。 図8において、ソース電極11及び埋込ソース電極11aは、ソース領域4の側面及び上面と接触するとともに、チャネル形成領域にまで延伸されるように、図の左右の凹部内及び層10A上に形成されていることが見てとれる。 (キ)引用例1の「第1応用例」についての記載事項(段落【0024】?【0030】)及び図8に、「本発明の一実施例」についての記載事項(段落【0012】?【0023】)及び図1ないし図7を勘案すると、「第1応用例」において、図8に示される「絶縁層13」及び「層10A」は、それぞれ「本発明の一実施例」における「ゲート絶縁膜8」及び「酸化物絶縁層10」に対応することは明らかである。 (ク)引用例1の段落【0018】のステップ3の説明及び図4から、引用例1には、チャネル形成領域3をn型エピタキシャル層2内に形成する工程が示されているといえる。 (ケ)引用例1の段落【0019】のステップ4の説明及び図5から、引用例1には、ソース領域4を、n型エピタキシャル層2の表面付近であって、チャネル形成領域3内に形成する工程が示されているといえる。 (コ)引用例1の段落【0019】のステップ4の説明及び図5並びに【0023】の記載から、引用例1には、n型エピタキシャル層2内に「凹部」を形成し、ソース領域4の側壁を露出させる工程が示されているといえる。 (サ)引用例1の段落【0021】のステップ6の説明並びに図6ないし図8から、引用例1には、酸化物絶縁層10Aをゲート電極9(9A)を覆うように成膜した後、ソース領域4の上面を露出させる工程が示されているといえる。 (シ)引用例1の段落【0021】のステップ6の説明並びに図6ないし図8から、引用例1には、ソース領域4の側面及び上面並びに高濃度のｐ型不純物領域と接触する埋込ソース電極11a及びソース電極11が示されているといえる。 (2)引用発明 引用例1の「第1応用例」についての記載事項及び図8の内容に、「本発明の一実施例」についての記載事項を勘案して、以上を総合すると、引用例1には以下の発明(以下「引用発明」という。)が記載されている。 「ソース電極のソース領域とオーミックコンタクトされている面の一部が、ソース領域を貫通してチャネル形成領域にまで延伸されており、かつ、ゲート電極9Aが、ゲート電極本体9aと本体被覆部9bとから構成され、n型エピタキシャル層2内に埋め込まれている縦型MOSFETを有する半導体装置の製造方法であって、 n型半導体基板1の上にn型エピタキシャル層2を成膜する工程と、 n型エピタキシャル層2内へ凹部を形成する工程と、 当該凹部の内面にゲート絶縁膜13を形成する工程と、 内面にゲート絶縁膜13が形成された凹部に、本体被覆部9bを形成する工程と、 前記本体被覆部9bの内部にゲート電極本体9aを埋め込む工程と、 ｐ型不純物を選択的に拡散させ、n型エピタキシャル層2内にｐ型チャネル形成領域3を形成する工程と、 チャネル形成領域3に、高濃度のn型不純物を選択的に拡散し、n型エピタキシャル層2の表面付近であって、チャネル形成領域3内に、n型ソース領域4を形成する工程と、 n型エピタキシャル層2内に、ソース領域4の表面からチャネル形成領域3内に到達する凹部を形成し、ソース領域4の側壁を露出させる工程と、 イオン注入法により、当該凹部の底部近傍に高濃度のｐ型不純物領域を形成する工程と、 酸化物絶縁層10Aをゲート電極9Aを覆うように成膜した後、ソース領域4の上面を露出させる工程と、 ソース領域4の側面及び上面並びに前記高濃度のｐ型不純物領域と接触し、かつソース領域4とオーミックコンタクトされるように、前記凹部内及び前記酸化物絶縁層10A上に埋込ソース電極11a及びソース電極11を成膜する工程と、 ドレイン電極12をn型半導体基板1の裏面に成膜する工程と、 を有する縦型MOSFETを有する半導体装置の製造方法。」 (3)引用例2:特開平1-125979号公報 原査定の拒絶の理由に引用された本願の出願前に日本国内において頒布された刊行物である特開平1-125979号公報(以下「引用例2」という。)には、「絶縁ゲート型バイポーラトランジスタ」(発明の名称)に関して、第1図ないし第8図とともに次の記載がある。 (ア)「〔産業上の利用分野〕 この発明は絶縁ゲート型バイポーラトランジスタ(Insulated Gate Bipolar Transistor:以下IGBTという)に関し、特に寄生サイリスタのラッチアップの防止に関する。」(第2ページ左上欄第3?7行) (イ)「一方、第6図の等価回路より明らかなように、IGBTセルには寄生のPNPNサイリスタ構造が存在する。寄生サイリスタは、N^(-)エピタキシャル層2,Pウェル領域3およびN^(+)エミッタ領域4より成るNPNトランジスタ10と、P^(+)コレクタ層1,N^(-)エピタキシャル層2およびPウェル領域3より成るPNPトランジスタ11とで構成され、両トランジスタ10,11が動作状態となり、かつそれぞれの電流増幅率、α_(1),α_(2)の和が1になったとき寄生サイリスタが導通して、ラッチアップが起こる。構造上、PNPトランジスタ11のベースとなるN^(-)エピタキシャル層2の厚みはキャリア拡散長に比べ非常に厚いので、α_(2)は比較的小さな値となる。また、NPNトランジスタ10はエミッタ・ベース間が短絡され、オン状態になりにくい構造となっている。このため、通常の動作状態においてはラッチアップは発生せず、IGBTセルはnチャネルMOSFET12とPNPトランジスタ11の複合素子として動作する。この場合にはPNPトランジスタ11のベース電流がnチャネルMOSFET12よって制御されることになるので、ゲート端子Gに加える制御信号によってIGBTのコレクタ端子Cから流入する主電流I_(C)を制御することが可能となる。なお、エミッタ端子Eに流れる電流をI_(E)とすると、 I_(C)=I_(E)=I_(e)+I_(h) …(1) の関係が成り立つ。 ところが、IGBTの主電流I_(C)が例えばゲート端子Gに印加されるノイズ等の何らかの外的原因により増加すると、電子電流I_(e)および正孔電流I_(h)が増加する。このとき、正孔電流I_(h)がある値を越えると、Pウェル領域3における抵抗R_(B)での電圧降下によりNPNトランジスタ10が導通し、その電流増幅率α_(2)の増大によりα_(1)+α_(2)=1が満たされて寄生サイリスタが導通する。こうしてIGBTはラッチアップ状態となる。この状態では最早、ゲート端子Gに印加する制御信号によってIGBTの主電流I_(C)を制御することができず、過大な主電流I_(C)が無制限に流れることになる。ラッチアップを防止するためには、Pウェル領域3の不純物濃度を上げて抵抗を下げること、および、N^(+)エミッタ領域4の直下を流れてエミッタ電極7に至るホール電流I_(h)の比率を小さくすることが必要である。 第7図はラッチアップ防止のために従来から採用されているIGBTセル構造の一例を示す断面図である。この例では、平面形状が矩形であるIGBTセルのPウェル領域3の中央部に、これと同-導電形のP形不純物を高濃度に拡散して形成したP^(+)領域13を設けている。これにより、Pウェル領域3の抵抗を下げるとともに、Pウェル領域3の中央部を流れるホール電流I_(h)の比率をN^(+)エミッタ領域4直下を流れるホール電流I_(h)の比率に比べて相対的に大きくし、NPNトランジスタ10の導通状態への移行を抑えようとするものである。」(第2ページ左下欄第15行?第3ページ右上欄第11行) (ウ)「〔実施例〕 第1図はこの発明の一実施例であるIGBTのセル構造を示す断面図であり、第2図は多数のIGBTセルを並列接続してパワーIGBT装置を作るときのIGBTセルの配列の一例を示す平面図である。また第3図は第2図のIII-III線に沿った断面図である。 この実施例によれば、Pウェル領域3の略中央部にトレンチ14が形成される。トレンチ14の内面には、アルミなどの金属から成るエミッタ電極7が延設され、トレンチ14内面のPウェル領域3とN^(+)エミッタ領域4とを電気的に接続している。この様にPウェル領域3の深部にまで金属配線を施すことにより、Pウェル領域3中央部の縦方向の抵抗R_(B1)を低くすることが可能になる。 第1図および第2図において、7aはN^(+)エミッタ領域4とエミッタ電極7とのコンタクトパターンの外郭を示す。ゲート電極6直下のPウェル領域3、すなわちゲート電極6の端部6aとPウェル領域3の外郭3aとの間に挟まれたPウェル領域3表面がチャネル領域15となる。ゲート電極6はドープドポリシリコン等により形成され、全IGBTセル間に一体的に配置される。その上に絶縁層18が形成され、さらにその上にアルミ等の金属から成るエミッタ電極7が全面に配線される。第2図の配列によれば、各IGBTセルの全周にわたってチャネル領域15を形成することができるので、大電流容量化に有利である。またこの配列はセルの高密度化にも適している。 トレンチ14の底面周辺のPウェル領域3内には、該底面からの高濃度のP形不純物の拡散により形成された低抵抗のP^(+)領域16が設けられる。このP^(+)領域16は、トレンチ14の深さを適当に変化させることにより、Pウェル領域3の所望深さの所に形成され得る。従来のように表面からの拡散によれば、Pウェル領域3の深い部分ではP形不純物の濃度が低下し、十分に抵抗を下げることができなかったが、本実施例のようにトレンチ14の底面から拡散を行なうことにより、Pウェル領域3の所望深さの所で高濃度のP^(+)領域16を形成することが可能になり、Pウェル領域3の深い部分での抵抗を容易に下げることができる。このため、トレンチ14内の金属配線の効果と相俟って、Pウェル領域3中央部の縦方向の抵抗R_(B1)は著しく低減される。 縦方向の抵抗R_(B1)の低下により、第1図に示す正孔電流I_(h)の分布において、N^(+)エミッタ領域4直下を流れる正孔電流I_(h2)に対して、縦方向に流れる正孔電流I_(h1)の比率が高められる。N^(+)エミッタ領域4直下を流れる正孔電流I_(h2)の減少は、Pウェル領域3とN^(+)エミッタ領域4との界面での電位差の発生を抑制するので、N^(-)エピタキシャル層2,Pウェル領域3およびN^(+)エミッタ領域4から成るNPNトランジスタは導通しにくくなり、IGBTのラッチアップ状態への移行が有効に防止される。 さらに、トレンチ14底面からの横方向の拡散により、N^(+)エミッタ領域4の下方位置にP^(+)領域16を張り出させることができる。このことは、Pウェル領域3の横方向の抵抗R_(B2)を低減させるように作用する。横方向の抵抗R_(B2)の低減により、N^(+)エミッタ領域4直下を流れる正孔電流I_(h2)による電圧発生が抑制され、ラッチアップがさらに起こりにくくなる。なおP^(+)領域16はPウェル領域3の深い位置から横方向に拡散されるので、Pウェル領域3とゲート絶縁膜5との界面近傍のチャネル領域15にまで及ぶことはなく、MOSFETの閾値電圧に影響を与えることはない。」(第4ページ右上欄第2行?第5ページ左上欄第9行) (エ)「次に上記構造のIGBT装置の製造手順について説明する。まずP^(+)半導体基板1上にN^(-)エピタキシャル層2をエピタキシャル成長させる。次にシリコン酸化膜から成るゲート絶縁膜5をN^(-)エピタキシャル層2上の全面に形成し、さらにその上にアンドープのポリシリコンから成るゲート電極6を全面に形成する。そして、選択的エッチングによりパターニングを施すことにより、第2図の境界線6aにより規定される領域を開口して、N^(-)エピタキシャル層2を露出させる。 次にその開口部よりP形不純物をN^(-)エピタキシャル層2内にイオン注入し、これを熱拡散することにより各IGBTセルのPウェル領域3を形成する。次にゲート電極6をマスクとしたセルフアラインメントによりPウェル領域3にN形不純物をイオン注入し、熱処理を施して注入された不純物を活性化することにより開口部全面にN^(+)エミッタ領域4を形成する。このときノンドープのポリシリコンから成るゲート電極6にもN形不純物がドープされ、ゲート電極6の導電度が向上させられる。そして絶縁膜8が全面に形成された後、選択的エッチングによりトレンチ14がPウェル領域3の中央部に形成される。 次に、トレンチ14の底面にP形不純物をイオン注入し、これを熱拡散することにより低抵抗のP^(+)領域16を形成する。そして次の、コンタクトホールを形成するための選択的エッチング工程において、先の熱拡散工程において形成されたトレンチ14内の酸化膜および、第2図の境界線7aによって規定されるN^(+)エミッタ領域4上の酸化膜が除去され、しかる後、全面に金属配線が施されてエミッタ電極7が形成される。そして最後に、P^(+)半導体基板1の裏面全面に金属層から成るコレクタ電極が形成され、第3図の断面図に示す構造を得る。」(第5ページ右上欄第15行?右下欄第9行) (オ)上記(エ)の記載事項及び第1?3図を勘案すると、コンタクトホールを形成するための選択的エッチング工程において、境界線7aによって規定されるN^(+)エミッタ領域4上の「酸化膜」が除去されるから、N^(+)エミッタ領域4上の絶縁膜8は、トレンチ14の形成後であって、エミッタ電極7の形成前に除去されることは明らかである。 また、第1図より、エミッタ電極7が、N^(+)エミッタ領域4の側面及び上面、Pウェル領域3及びP^(+)領域16に接触していることが見てとれる。 よって、引用例2の上記(ア)ないし(エ)の記載事項及び図示(特に、第1図及び第3図)の内容を総合すると、引用例2には以下の「技術」が開示されている。 「IGBTの製造方法であって、(α)P^(+)半導体基板1上にN^(-)エピタキシャル層2をエピタキシャル成長させる工程と、(β)ゲート絶縁膜5を形成する工程と、(γ)その上にゲート電極6を形成する工程と、(δ)N^(-)エピタキシャル層2内にPウェル領域3を形成する工程と、(ε)Pウェル領域3にN^(+)エミッタ領域4を形成する工程と、(ζ)絶縁膜8をゲート電極6及びN^(+)エミッタ領域4上を含む全面に形成する工程と、(η)トレンチ14をPウェル領域3の中央部に形成することで、絶縁膜8及びN^(-)エピタキシャル層2内にトレンチ14を形成し、エミッタ領域4の側壁を露出させる工程と、(θ)トレンチ14の底面にP形不純物をイオン注入し、これを熱拡散することにより低抵抗のP^(+)領域16を形成する工程と、(ι)N^(+)エミッタ領域4上の絶縁膜8を除去して、コンタクトホールを形成する工程と、(κ)全面に金属配線を施してN^(+)エミッタ領域4の側面及び上面、前記Pウェル領域と接触するように、トレンチ14内及び絶縁膜8上にエミッタ電極7を形成する工程と、(λ)P^(+)半導体基板1の裏面全面にコレクタ電極を形成する工程とを有するIGBTの製造方法。」 3.対比 本願発明と引用発明とを対比する。 (ア)引用発明の「n型エピタキシャル層2」は本願発明の「第1導電型を有する第1半導体層」に相当するから、引用発明の「n型半導体基板1の上にn型エピタキシャル層2を成膜する工程」は、本願発明の「(a)第1導電型を有する第1半導体層が形成された半導体基板を準備する工程」に相当する。 (イ)引用発明は、「ゲート電極9Aが、ゲート電極本体9aと本体被覆部9bとから構成され、n型エピタキシャル層2内に埋め込まれている縦型MOSFETを有する半導体装置の製造方法」であり、かつ、引用発明は、「n型エピタキシャル層2内へ凹部を形成する工程と、 当該凹部の内面にゲート絶縁膜13を形成する工程と、 内面にゲート絶縁膜13が形成された凹部に、本体被覆部9bを形成する工程と、 前記本体被覆部9bの内部にゲート電極本体9aを埋め込む工程」とを有するものである。 したがって、引用発明における縦型MOSFETは「トレンチゲート型MISFET」であり、かつ、引用発明の「『n型エピタキシャル層2内へ』形成する『凹部』」は「『縦型MOSFET』のゲート用『凹部』」であることは明らかである。 よって、引用発明の「縦型MOSFETを有する半導体装置」は、本願発明の「トレンチゲート型MISFETを含む半導体装置」に相当する。 また、図8において、中央部に示される「凹部」はn型エピタキシャル層2の主面に形成されていることが見てとれるから、引用発明の「n型エピタキシャル層2内へ凹部を形成する工程」は、本願発明の「(b)前記第1半導体層の主面に、前記MISFETのゲート用トレンチを形成する工程」に相当する。 (ウ)引用発明の「当該凹部の内面」は本願発明の「前記ゲート用トレンチの内壁」に相当し、また、引用発明の「ゲート絶縁膜13」は「縦型MOSFETのゲート絶縁膜」であることは明らかであるから、引用発明の「当該凹部の内面にゲート絶縁膜13を形成する工程」は、本願発明の「(c)前記ゲート用トレンチの内壁に、前記MISFETのゲート絶縁膜を形成する工程」に相当する。 (エ)引用発明において、「ゲート電極9Aが、ゲート電極本体9aと本体被覆部9bとから構成され」たものであり、かつ、引用発明の「ゲート電極9A」は「縦型MOSFETのゲート電極」であることは明らかである。 したがって、引用発明の「内面にゲート絶縁膜13が形成された凹部に、本体被覆部9bを形成する工程と、 前記本体被覆部9bの内部にゲート電極本体9aを埋め込む工程」は、本願発明の「(d)前記ゲート絶縁膜上に、前記MISFETのゲート電極を形成する工程」に相当する。 (オ)引用発明の「ｐ型」は本願発明の「前記第1導電型と逆の第2導電型」に相当し、かつ、引用発明の「チャネル形成領域3」は「縦型MOSFETのチャネル形成領域」であることは明らかであり、本願発明の「前記MISFETのベース領域」に相当するといえる。 したがって、引用発明の「ｐ型不純物を選択的に拡散させ、n型エピタキシャル層2内にｐ型チャネル形成領域3を形成する工程」は、本願発明の「(e)前記第1半導体層内に、前記第1導電型と逆の第2導電型を有する前記MISFETのベース領域を形成する工程」に相当するといえる。 (カ)引用発明の「ソース領域4」は「縦型MOSFETのソース領域」であることは明らかであるから、引用発明の「チャネル形成領域3に、高濃度のn型不純物を選択的に拡散し、n型エピタキシャル層2の表面付近であって、チャネル形成領域3内に、n型ソース領域4を形成する工程」は、本願発明の「(f)前記第1半導体層の表面付近であって、前記ベース領域内に、前記第1導電型を有する前記MISFETのソース領域を形成する工程」に相当する。 (キ)引用発明は、「ソース領域4の側面及び上面並びに前記高濃度のｐ型不純物領域と接触し、かつソース領域4とオーミックコンタクトされるように、前記凹部内及び前記酸化物絶縁層10A上に埋込ソース電極11a及びソース電極11を成膜する工程」を有するから、引用発明の「ソース領域4の表面からチャネル形成領域3内に到達する凹部」は「コンタクトホール」であるといえる。 そして、引用発明は「n型エピタキシャル層2内に、ソース領域4の表面からチャネル形成領域3内に到達する凹部を形成し、ソース領域4の側壁を露出させる工程」を有するから、本願発明と引用発明とは、「前記第1半導体層内にコンタクトホールを形成し、前記ソース領域の側壁を露出させる工程」((h’)とする。)を有する点で共通している。 (ク)引用発明では、「ソース領域4の表面からチャネル形成領域3内に到達する凹部を形成」するから、引用発明の「当該凹部の底部近傍」は「当該凹部によって露出したチャネル領域」であるといえる。 そして、引用発明は、「イオン注入法により、当該凹部の底部近傍に高濃度のｐ型不純物領域を形成する工程」を有するから、本願発明と引用発明とは、「前記コンタクトホールによって露出した前記ベース領域に不純物を導入して、前記ベース領域内に第2導電型のコンタクト層を形成する工程」((i’)とする。)を有する点で共通している。 (ケ)引用発明は、「酸化物絶縁層10Aをゲート電極9Aを覆うように成膜した後、ソース領域4の上面を露出させる工程」を有するから、本願発明と引用発明とは、「前記ソース領域の上面を露出させる工程」((j’)とする。)を有する点で共通している。 (コ)引用発明の「埋込ソース電極11a及びソース電極11」及び「成膜」は、それぞれ本願発明の「ソース配線」及び「形成」に相当する。また、引用発明の「埋込ソース電極11a及びソース電極11」は「ソース領域4とオーミックコンタクトされるように」形成されるから、ソース領域に「電気的に接続されるように」形成されるものであるといえる。 上記(オ)を勘案すると、本願発明の「第2導電型を有する『ベース領域』」と引用発明の「高濃度のｐ型不純物領域」とは、「第2導電型領域」である点で共通している。 したがって、本願発明と引用発明とは、「前記ソース領域の側面及び上面並びに第2導電型領域と接触し、かつ電気的に接続されるように、前記コンタクトホール内にソース配線を形成する工程」((k’)とする。)を有する点で共通している。 以上をまとめると、本願発明と引用発明の一致点及び相違点は次のとおりである。 ＜一致点＞ 「トレンチゲート型MISFETを含む半導体装置の製造方法であって、 (a)第1導電型を有する第1半導体層が形成された半導体基板を準備する工程と、 (b)前記第1半導体層の主面に、前記MISFETのゲート用トレンチを形成する工程と、 (c)前記ゲート用トレンチの内壁に、前記MISFETのゲート絶縁膜を形成する工程と、 (d)前記ゲート絶縁膜上に、前記MISFETのゲート電極を形成する工程と、 (e)前記第1半導体層内に、前記第1導電型と逆の第2導電型を有する前記MISFETのベース領域を形成する工程と、 (f)前記第1半導体層の表面付近であって、前記ベース領域内に、前記第1導電型を有する前記MISFETのソース領域を形成する工程と、 (h’)前記第1半導体層内にコンタクトホールを形成し、前記ソース領域の側壁を露出させる工程と、 (i’)前記コンタクトホールによって露出した前記ベース領域に不純物を導入して、前記ベース領域内に第2導電型のコンタクト層を形成する工程と、 (j’)前記ソース領域の上面を露出させる工程と、 (k’)前記ソース領域の側面及び上面並びに第2導電型領域と接触し、かつ電気的に接続されるように、前記コンタクトホール内にソース配線を形成する工程と、 (l)前記半導体基板の裏面にドレイン電極を形成する工程と、 を有する半導体装置の製造方法。」 ＜相違点1＞ 本願発明では、「(g)前記ゲート電極及びソース領域上に層間絶縁膜を形成する工程と、 (h)前記工程(g)の後、前記層間絶縁膜及び第1半導体層内にコンタクトホールを形成し、前記ソース領域の側壁を露出させる工程と、 (i)前記工程(h)の後、前記層間絶縁膜に形成された前記コンタクトホールによって露出した前記ベース領域に不純物を導入して、前記ベース領域内に第2導電型のコンタクト層を形成する工程と、 (j)前記工程(i)の後、前記層間絶縁膜の側壁をエッチングすることで前記コンタクトホールを拡大し、前記ソース領域の上面を露出させる工程と、 (k)前記工程(j)の後、前記ソース領域の側面及び上面、前記ベース領域と接触し、かつ電気的に接続されるように、前記コンタクトホール内及び前記層間絶縁膜上にソース配線を形成する工程」を有するのに対し、引用発明では、酸化物絶縁層10Aを成膜しているものの、本願発明の「(g)前記ゲート電極及びソース領域上に層間絶縁膜を形成する工程」に相当する工程を有するものではなく、そのため、上記各工程(h)ないし(k)が開示されていない点で、両者は相違する。 ＜相違点2＞ (k)のソース配線を形成する工程について、本願発明では、「前記ソース領域の側面及び上面、前記ベース領域と接触」する工程であるのに対し、引用発明では、「ソース領域4の側面及び上面並びに前記高濃度のｐ型不純物領域と接触」するものの、「ベース領域(チャネル形成領域3)と接触」する工程ではない点で、両者は相違する。 4.相違点についての当審の判断 (1)相違点1について (ア)先ず、上記「2.(1)引用例1」の(ア)ないし(ウ)に記載した内容のうち、引用例1に記載された作用または効果に関連する事項は、再掲すると以下のとおりである。 (a)「【0001】 【産業上の利用分野】本発明は半導体装置に関する。さらに詳しくは、寄生トランジスタの動作が押えられしかもオン抵抗が低減されてなる半導体装置およびその製造法に関する。」 (b)「【0009】 【作用】本発明の半導体装置においては、縦型MOSFETのソース電極のソース領域とオーミックコンタクトされている面の一部が、ソース領域を貫通してチャネル形成領域にまで延伸されているので、寄生トランジスタの容量および寄生抵抗成分を削減できる。したがって、寄生トランジスタの縦型MOSFETへの悪影響を低減でき、スイッチング特性、オン抵抗などの素子の特性を改善できる。 【0010】また、本発明の半導体装置の製造法によれば、ソース電極のソース領域とオーミックコンタクトされている面の一部が、ソース領域を貫通してチャネル形成領域にまで延伸されている縦型MOSFETを有する半導体装置を製造することができる。」 (c)「【0014】この様に、本実施例においては、埋込ソース電極11aが、チャネル形成領域3にまで到達するように形成されているので、寄生バイポーラトランジスタの抵抗成分の低減ができるという効果がえられる。」 (イ)次に、上記「2.(3)引用例2」の(イ)及び(ウ)に記載した内容のうち、引用例2に記載された作用または効果に関連する事項の内容をまとめると以下のとおりである(下線は当合議体が付加したものである。)。 (a)寄生サイリスタが、N^(-)エピタキシャル層2,Pウェル領域3およびN^(+)エミッタ領域4より成るNPNトランジスタ10と、P^(+)コレクタ層1,N^(-)エピタキシャル層2およびPウェル領域3より成るPNPトランジスタ11とで構成されること。 (b)IGBTの主電流が何らかの外的原因により増加すると、Pウェル領域3における抵抗R_(B)での電圧降下によりNPNトランジスタ10が導通し、その電流増幅率α_(2)の増大により、NPNトランジスタ10とPNPトランジスタ11の電流増幅率の和が1になったとき寄生サイリスタが導通して、ラッチアップが起こること。 (c)Pウェル領域3の略中央部に形成されたトレンチ14の内面には、エミッタ電極7が延設され、トレンチ14内面のPウェル領域3とN^(+)エミッタ領域4とを電気的に接続している。この様にPウェル領域3の深部にまで金属配線を施すことにより、Pウェル領域3中央部の縦方向の抵抗R_(B1)を低くすることが可能になること。 (d)トレンチ14の底面周辺のPウェル領域3内には、該底面からの高濃度のP形不純物の拡散により形成された低抵抗のP^(+)領域16が所望深さのところに設けられ、Pウェル領域3の深い部分での抵抗を容易に下げることができるので、トレンチ14内の金属配線の効果と相俟って、Pウェル領域3中央部の縦方向の抵抗R_(B1)は著しく低減されること。 (e)縦方向の抵抗R_(B1)の低下により、N^(-)エピタキシャル層2,Pウェル領域3およびN^(+)エミッタ領域4から成るNPNトランジスタは導通しにくくなり、IGBTのラッチアップ状態への移行が有効に防止される。 (ウ)上記(ア)に記載した内容に引用例1の図1及び図8を勘案すると、引用例1に記載された寄生バイポーラトランジスタは、n型エピタキシャル層2、ｐ型チャネル形成領域3、及びn型ソース領域4より成り、上記(イ)で検討したように、引用例2に記載された寄生バイポーラトランジスタであるNPNトランジスタ10は、N^(-)エピタキシャル層2、Pウェル領域3およびN^(+)エミッタ領域4より成るから、引用例1及び引用例2に記載された寄生バイポーラトランジスタはいずれも縦型MOSゲート構造を含む半導体装置の当該MOSゲート構造部分における寄生バイポーラトランジスタである点で共通し、かつ、引用例1及び引用例2に開示の技術は、いずれも当該寄生バイポーラトランジスタの動作を抑えられる半導体装置について開示されている点で共通する。 (エ)そして、引用例1に開示されたトレンチゲート型MISFETは、「酸化物絶縁層10A」がゲート電極及びソース領域上に形成され、かつ、コンタクトホール内及び酸化物絶縁層10A上に埋込ソース電極11a及びソース電極11が形成されたものであり、引用例2に開示されたIGBTは、「絶縁膜8」がゲート電極8及びエミッタ領域4上に形成され、かつ、トレンチ14内及び絶縁膜8上にエミッタ電極7が形成されたものであるから、引用例1に記載された「酸化物絶縁層10A」、ソース電極と、引用例2に記載された「絶縁膜8」、エミッタ電極とは、MOSゲート構造を含む縦型半導体装置において機能、構造、製法の点で共通するといえる。 また、当該「絶縁膜8」は、ゲート電極6及びN^(+)エミッタ領域4上を含む全面に形成される絶縁膜であることからも、「層間絶縁膜」であることを示唆しているといえる。 (オ)ところで、トレンチゲート型MISFETであって、ソース領域を貫通しベース領域まで達するソース用コンタクトホールを有する半導体装置において、層間絶縁膜がゲート電極及びソース領域上に形成され、かつ、ソース用コンタクトホール内及び層間絶縁膜上にソース電極またはソース配線が形成されたものは、例えば、下記の周知例1及び周知例2に記載されているように周知技術である。 したがって、引用例1に記載された「酸化物絶縁層10A」は、上記周知技術における「層間絶縁膜」とも、トレンチゲート型MISFETにおいて機能、構造の点で共通するといえる。 (A)周知例1:特開平9-219519号公報(原査定の備考で提示した周知例。) 「【0001】 【発明の属する技術分野】この発明は、トレンチ構造のMOSFET、IGBT(絶縁ゲート型バイポーラトランジスタ)およびインテリジェントパワーモジュール(IPM)などのMOS型半導体装置に関する。」 「【0011】 【発明の実施の形態】図1はこの発明の第1実施例の製造工程で、同図(a)ないし同図(e)は製造順に工程を示したものである。半導体基板1(ドレイン層となる)の一方の表面にボロン等を拡散しｐ形のベース領域2を形成する(同図(a))。このベース領域2にヒ素(Aｓ)やリン(P)等でソースイオン注入10を行い(同図(b))、ベース領域2の表面層にn形層3aを形成する(同図(c))。このn形層3aの表面から半導体基板1に達するゲート溝12を堀り、このゲート溝12内をゲート絶縁膜4で被覆し、その後にポリシリコン等でゲート溝12を詰めゲート電極5を形成し、全面に層間絶縁膜6を被覆する(同図(d))。次に層間絶縁膜6を貫通するコンタクトホールを形成し、このコンタクトホールが開けられた層間絶縁膜6をマスクとして、ベース領域2内に達する溝(ソースコンタクト溝16)とゲート電極5内に達する溝(ゲートコンタクト溝17)を堀り、ソース領域3の形成と、ソース領域3の側面とベース領域2の側面とに共通して接触するソース電極7(主電極)の形成と、ゲート電極と接触するゲート金属電極8(金属膜で形成する)とを形成する(同図(e))。」 (B)周知例2:特開平9-23001号公報(原査定の備考で提示した周知例。) 「【0001】 【産業上の利用分野】本発明は半導体装置の製造方法に関し、特に縦型MOS(Meｔal Oｘide Silicｏn)の製造方法に関する。」 「【0023】 【実施例】次に、本発明の一実施例について図面を参照して説明する。 【0024】図1及び図2は本発明の一実施例による半導体装置の製造工程を示す各工程の断面図である。これら図1及び図2を用いて本発明の一実施例による半導体装置の製造工程について説明する。 【0025】N^(+ )基板1(100)[比抵抗0.002?0.006(Ω・cm)]にN^(- )エピ2[比抵抗0.6?1.0(Ω・cm)、厚さ8μm]を成長させたウェハを使用し、全面にボロンを注入して拡散深さ1.5?2.0μmとなるような熱処理を行い、ベース層3を形成する。その後に、全面にヒ素を注入して拡散深さ0.4?0.6μmとなるような熱処理を行い、ソース層4を形成する[図1(a)参照]。 【0026】ソース層4を形成した後に、垂直溝をイオンエッチングにてN^(+ )ソース4及びPベース3を貫いてN^(- )エピ2に到達する深さとなるように形成する。その上にゲート酸化膜5を成長させ、さらにその上にアルミニウムを積層する。積層したアルミニウムを熱処理によって垂直溝に埋め込み、ゲート電極6を形成する[図1(b)及び図1(c)参照]。 【0027】これらゲート酸化膜5及びゲート電極6の上に層間絶縁膜7を積層した後に、イオンエッチングにてベース層3及びゲート電極6まで届くコンタクトホールを形成する[図2(a)参照]。この場合、ゲート電極6にはシリコンとの選択比が大きい、つまりシリコンのエッチングレートとの差が大きいエッチングレートのアルミニウムを用いているので、シリコンをエッチングしてコンタクトホールを形成する場合でもゲート電極6がエッチングされることはない。 【0028】これらコンタクトホールを埋め込むように、アルミリフロースパッタにて配線アルミ8を積層し、この配線アルミ8をパターニングした後にSiN膜をパッシベーション膜9として積層する[図2(b)参照]。」 (カ)上記(ウ)で検討したとおり、引用例2に開示のIGBTはMOSゲート構造を含む縦型半導体装置であり、トレンチゲート型ではないものの、引用例1及び引用例2に開示の技術は、縦型MOSゲート構造を含む半導体装置における寄生バイポーラトランジスタの動作を抑える構成が開示されている点で共通する。 したがって、引用発明において、「酸化物絶縁層10A」に換え、周知技術である層間絶縁膜を用いるとともに、引用例2に記載された「絶縁膜8」及びエミッタ電極の形成方法を採用すること、すなわち、ゲート電極、ベース領域(チャネル形成領域3)、及びソース領域を形成する工程の後に行う工程として、前記の各工程(ζ)、(η)、(θ)、(ι)、(κ)を採用することで、本願発明の各工程(g)、(h)、(i)、(j)を有し、かつ「前記コンタクトホール内にソース配線を形成する工程」を、本願発明の工程(k)と同様に「前記コンタクトホール内及び前記層間絶縁膜上にソース配線を形成する工程」とすることは当業者であれば容易になし得たことである。 (2)相違点2について 引用例2には、上記「2.(3)引用例2」の(オ)に記載した上記「技術」において、「(κ)全面に金属配線を施してN^(+)エミッタ領域4の側面及び上面、前記Pウェル領域と接触するように、トレンチ14内及び絶縁膜8上にエミッタ電極7を形成する工程」を有する製造方法、すなわち、「Pウェル領域」と接するようにエミッタ電極7を形成することが記載されている。 したがって、引用発明において、上記「(1)相違点1についての検討」に基づき、引用発明において引用例2に記載の工程を採用する際に、エミッタ電極7が「Pウェル領域」と接触するものとすること、すなわち、上記相違点2に係る本願発明の構成を採用することは、当業者であれば適宜なし得ることである。 (3)判断についてのまとめ したがって、本願発明は、引用例1及び引用例2に記載された発明並びに周知技術に基づいて、当業者が容易に発明をすることができたものである。 よって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。 5.むすび 以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2012-02-27 |
| 結審通知日 | 2012-02-28 |
| 審決日 | 2012-03-12 |
| 出願番号 | 特願2006-306804(P2006-306804) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 安田 雅彦 |
| 特許庁審判長 |
齋藤 恭一 |
| 特許庁審判官 |
小川 将之 恩田 春香 |
| 発明の名称 | 半導体装置の製造方法 |
| 代理人 | 秋田 収喜 |