• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
管理番号 1257225
審判番号 不服2011-4976  
総通号数 151 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-07-27 
種別 拒絶査定不服の審決 
審判請求日 2011-03-04 
確定日 2012-05-16 
事件の表示 特願2007-166979「メモリ装置」拒絶査定不服審判事件〔平成19年 9月27日出願公開、特開2007-250012〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、
平成14年1月11日(優先権主張平成13年2月28日)に出願した特願2002-4150号の一部を平成19年6月25日に新たな特許出願としたものであって、
平成22年7月12日付けで最初の拒絶理由通知(同年同月20日発送)がなされ、
同年10月19日付けで意見書が提出されるとともに、手続補正がなされ、
同年11月5日付けで拒絶査定(同年同月9日発送)がなされ、
平成23年3月4日付けで審判請求がなされるとともに、手続補正がなされたものである。
なお、同年4月4日付けで審査官より特許法第164条第3項で規定する報告(前置報告)がなされ、
同年7月25日付けで当審より同法第134条第4項で規定する審尋(同年同月26日発送)がなされたが、
審尋に対する回答書は提出されなかった。

第2.本願発明の認定
本願の請求項1に係る発明(以下、「本願発明」という。)は、平成23年3月4日付けの手続補正により補正された、本願の特許請求の範囲の請求項1に記載された次のものと認められる。

「複数の実データを記憶するための実データエリアと複数のスペアデータを記憶するためのスペアデータエリアを含む不揮発性メモリと、
複数の実データを記憶するための実データエリアと複数のスペアデータを記憶するためのスペアデータエリアを含む揮発性メモリと、
前記揮発性メモリと前記不揮発性メモリの間に設けられ、前記揮発性メモリおよび前記不揮発性メモリから転送されるデータをラッチするためのデータラッチと、
前記不揮発性メモリ及び前記揮発性メモリの間のデータ転送を前記データラッチを介して行うコントローラとを有するメモリ装置。」

第3.先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定

1.引用例1に記載されている技術的事項
原審が拒絶理由通知において引用した特開平9-305497号公報(平成9年11月28日出願公開。以下、「引用例1」という。)には、図面とともに以下の技術的事項が記載されている。

(1の1)
「【0035】本実施形態の記録再生装置(以下、”ファイルシステム”と呼ぶ)の全体構成を図1に示す。
【0036】このファイルシステム101は、フラッシュメモリグループ102(当審注:この箇所は参照番号の文字の大きさが不統一であるが、引用例1の原文のまま示している。),103、インタフェースLSI104、マイコン105、データバッファ106を備えている。…(後略)…」

(1の2)
「【0039】このフラッシュメモリグループ102,103内に設定されている各セクタに格納されるデータ(セクタデータ)の構成を図2に示した。各セクタは、情報データを記憶する領域802と、管理情報を記憶する領域803とが設けられている。後述するとおり、本実施形態ではこの管理情報を記憶する領域803に当該セクタを消去した回数を格納するようになっている。」

(1の3)
「【0040】インタフェースLSI104は、ファイルシステム101における、システムバス107とのインタフェース制御を行うLSIである。このインタフェースLSI104は、内部にECC(当審注:この箇所の「ECC」は冗長であると考えられるが、引用例1の原文のまま示している。)ECC生成回路1041及びECC検出回路1042等を備えており、データ入出力のみならずECCの付加、エラー検出等に関する処理を司っている。…(後略)…」

(1の4)
「【0041】マイコン105は、ファイルシステム101のコントローラの役割を担うものである。このマイコン105は、内部に備える中央処理装置(CPU1051)によって、ホストから送られて来た命令を解釈し、解釈結果に応じてフラッシュメモリグループ102,103へのデータの書き込み、フラッシュメモリ102,103からのデータの読み出し、及びデータバッファ106への読み書きを制御している。…(後略)…」

(1の5)
「【0042】データバッファ106は、フラッシュメモリグループ102,103のデータをECC生成回路1041及びECC検出回路1042に流す際(あるいはシステムから送られて来たデータにECCを付加した後、フラッシュメモリグループ102,103にデータを書き込む際)に、データのバッファの役目を担う補助メモリである。」

(1の6)
「【0055】フラッシュメモリ制御部304は、フラッシュメモリグループ102,103へ送られる命令、またフラッシュメモリグループ102,103との間で取り交わされるデータの制御を行うユニットである。…(後略)…」

(1の7)
「【0058】マイコンインタフェース部302はマイコン105との間で取り交わされる命令及びデータの制御を行うユニットである。」

(1の8)
「【0059】データバッファ制御部303は、データバッファ106へ送られる命令、及びデータバッファ106との間で取り交わされるデータの制御を行うユニットである。」

(1の9)
「【0067】インタフェースLSI104のフラッシュメモリ制御部304は、フラッシュメモリグループ102,103からセクタデータの読み出しを開始する(ステップ601)。」

(1の10)
引用例1の【図1】には、ファイルシステム101の構成が記載されている。特に、ファイルシステム101に、フラッシュメモリグループ102、フラッシュメモリグループ103、インタフェースLSI104、マイコン105、データバッファが備えられ、これらの構成要素がローカルアドレスバスとローカルデータバスに接続されることが記載されている。なお、上記した(1の1)、(1の4)、(1の5)、(1の8)のいずれにも「データバッファ106」と記載されていることから明らかなように、引用例1の【図1】のデータバッファに付された番号である「104」は明らかな誤記であり、正しくは「106」である。

(1の11)
引用例1の【図3】には、引用例1の【図1】におけるインタフェースLSI104の内部構成が記載されている。特に、インタフェースLSI104の構成要素として、マイコンインタフェース部302、データバッファ制御部303、フラッシュメモリ制御部304が備えられていることが記載されている。

2.引用発明の認定
上記(1の1)に「ファイルシステム101は、フラッシュメモリグループ102(当審注:この箇所は参照番号の文字の大きさが不統一であるが、引用例1の原文のまま示している。),103、インタフェースLSI104、マイコン105、データバッファ106を備えている。」と記載されていることから明らかなように、引用例1には、フラッシュメモリグループ102とフラッシュメモリグループ103とデータバッファ106とマイコン105とインタフェースLSI104とを有するファイルシステム101が記載されている。

上記(1の2)に「フラッシュメモリグループ102,103内に設定されている各セクタに格納されるデータ(セクタデータ)の構成を図2に示した。各セクタは、情報データを記憶する領域802と、管理情報を記憶する領域803とが設けられている。」と記載されていることから明らかなように、フラッシュメモリグループ102及びフラッシュメモリグループ103は、情報データを記憶するための領域802と管理情報を記憶するための領域803を含むものである。
そして、上記(1の10)にて示したように、引用例1の【図1】において、フラッシュメモリグループ102及びフラッシュメモリグループ103にはローカルアドレスバスが接続されているのであるから、フラッシュメモリグループ102及びフラッシュメモリグループ103にはアドレスにより指し示される複数のアドレス位置があることは自明である。よって、フラッシュメモリグループ102及びフラッシュメモリグループ103は、複数の情報データを記憶するための領域802と複数の管理情報を記憶するための領域803を含むものである。
さらに、上記(1の5)に「データバッファ106は、フラッシュメモリグループ102,103のデータをECC生成回路1041及びECC検出回路1042に流す際(あるいはシステムから送られて来たデータにECCを付加した後、フラッシュメモリグループ102,103にデータを書き込む際)に、データのバッファの役目を担う補助メモリである。」と記載されていることから明らかなように、フラッシュメモリグループ102及びフラッシュメモリグループ103は、ECCを記憶するための領域を含むものである。
以上を総合すると、フラッシュメモリグループ102及びフラッシュメモリグループ103は、複数の情報データを記憶するための領域802と複数の管理情報を記憶するための領域803と複数のECCを記憶するための領域を含むものと認められる。

上記(1の5)に「データバッファ106は、フラッシュメモリグループ102,103のデータをECC生成回路1041及びECC検出回路1042に流す際(あるいはシステムから送られて来たデータにECCを付加した後、フラッシュメモリグループ102,103にデータを書き込む際)に、データのバッファの役目を担う補助メモリである。」と記載されていることから明らかなように、データバッファ106は、フラッシュメモリグループ102及びフラッシュメモリグループ103に格納されるデータを、ECCを含めてバッファリングする役割を有するものである。既に示したように、フラッシュメモリグループ102及びフラッシュメモリグループ103は、情報データを記憶するための領域802と管理情報を記憶するための領域803とECCを記憶するための領域を含むものと認められるものであるから、ECCを含めてバッファリングする役割を有するデータバッファ106は、情報データを記憶するための領域と管理情報を記憶するための領域とECCを記憶するための領域を含むものである。
そして、上記(1の10)にて示したように、引用例1の【図1】において、バッファメモリ106にはローカルアドレスバスが接続されているのであるから、バッファメモリ106にはアドレスにより指し示される複数のアドレス位置があることは自明である。
結局のところ、バッファメモリ106は、複数の情報データを記憶するための領域と複数の管理情報を記憶するための領域と複数のECCを記憶するための領域を含むものと認められる。

上記(1の4)に「マイコン105は、ファイルシステム101のコントローラの役割を担うものである。このマイコン105は、内部に備える中央処理装置(CPU1051)によって、ホストから送られて来た命令を解釈し、解釈結果に応じてフラッシュメモリグループ102,103へのデータの書き込み、フラッシュメモリ102,103からのデータの読み出し、及びデータバッファ106への読み書きを制御している。」と記載されていることから明らかなように、マイコン105は、フラッシュメモリグループ102、フラッシュメモリグループ103、データバッファ106に対する読み出しと書き込みの制御を行うものである。
また、上記(1の11)にて示したように、引用例1の【図3】において、インタフェースLSI104の構成要素として、マイコンインタフェース部302が備えられていることが記載されており、かつ、上記(1の7)に「マイコンインタフェース部302はマイコン105との間で取り交わされる命令及びデータの制御を行うユニットである。」と記載されていることから明らかなように、マイコン105からの制御を受けて、インタフェースLSI104は動作するものである。
さらに、上記(1の11)にて示したように、引用例1の【図3】において、インタフェースLSI104の構成要素として、データバッファ制御部303及びフラッシュメモリ制御部304が備えられていることが記載されており、かつ、上記(1の3)に「インタフェースLSI104は、…(中略)…データ入出力のみならず…(中略)…に関する処理を司っている。」と記載され、上記(1の6)に「フラッシュメモリ制御部304は、フラッシュメモリグループ102,103へ送られる命令、またフラッシュメモリグループ102,103との間で取り交わされるデータの制御を行うユニットである。」と記載され、上記(1の8)に「データバッファ制御部303は、データバッファ106へ送られる命令、及びデータバッファ106との間で取り交わされるデータの制御を行うユニットである。」と記載され、上記(1の9)に「インタフェースLSI104のフラッシュメモリ制御部304は、フラッシュメモリグループ102,103からセクタデータの読み出しを開始する」と記載されていることから明らかなように、インタフェースLSI104は、フラッシュメモリグループ102とフラッシュメモリグループ103とデータバッファ106に対するデータ転送を行うための構成を有するものである。
以上を総合すると、マイコン105及びインタフェースLSI104は協働して、フラッシュメモリグループ102とフラッシュメモリグループ103とデータバッファ106に対する読み出しと書き込みのデータ転送を行うものである。
そして、上記(1の5)に「データバッファ106は、フラッシュメモリグループ102,103のデータをECC生成回路1041及びECC検出回路1042に流す際(あるいはシステムから送られて来たデータにECCを付加した後、フラッシュメモリグループ102,103にデータを書き込む際)に、データのバッファの役目を担う補助メモリである。」と記載されているゆえ、データバッファ106にバッファリングされるECCを含めたデータは、フラッシュメモリグループ102及びフラッシュメモリグループ103と、データバッファ106の間で、データ転送されるものであるから、結局のところ、引用例1においては、マイコン105及びインタフェースLSI104は協働して、フラッシュメモリグループ102及びフラッシュメモリグループ103と、データバッファ106の間のデータ転送を行うものであると認められる。

上記引用例1の記載事項及び図面を総合勘案すると、引用例1には、次の発明(以下、「引用発明」という。)が記載されていると認められる。

複数の情報データを記憶するための領域802と複数の管理情報を記憶するための領域803と複数のECCを記憶するための領域を含むフラッシュメモリグループ102及びフラッシュメモリグループ103と、
複数の情報データを記憶するための領域と複数の管理情報を記憶するための領域と複数のECCを記憶するための領域を含むデータバッファ106と、
フラッシュメモリグループ102及びフラッシュメモリグループ103と、データバッファ106の間のデータ転送を、協働して行うマイコン105及びインタフェースLSI104
とを有するファイルシステム101。

3.周知例1に記載されている技術的事項
本願の優先日前に頒布された刊行物である特開平6-195258号公報(平成6年7月15日出願公開。以下、「周知例1」という。)には、図面とともに以下の技術的事項が記載されている。

(周知1の1)
「【0005】また、上記構成において、前記揮発性RAMアクセス制御手段が、前記揮発性RAM部に対するライトアクセス時にはエラーチェッキング・コレクティング情報であるECC情報の付加を行ない、リードアクセス時にはこのECC情報によるエラー検出及び訂正を行ない、…(中略)…前記不揮発性RAMアクセス制御手段が、前記不揮発性RAM部に対するライトアクセス時にはエラーチェッキング・コレクティング情報であるECC情報の付加を行い、リードアクセス時にはこのECC情報によるエラー検出及び訂正を行なう構成とするこができる。」

(周知1の2)
「【0007】図1は本発明の一実施例のブロック構成図であり、(a)は半導体装置全体の、(b)は中央制御部1の構成を示す。揮発性RAM(ランダム・アクセス・メモリ)部2は高速アクセス可能な半導体メモリであり、不揮発性RAM部3は電気的に書き換え可能でかつ記憶保持のため電源供給を必要としない半導体メモリである。外部装置から記憶すべき情報を格納する場合に、中央制御部1の中の外部インタフェース部4を介して該装置に記憶すべき情報と書き込み指示を伝達し、中央制御部1はこの情報を揮発性RAMアクセス制御部6に引き渡し、揮発性RAMアクセス制御部6はこの情報にエラーチェッキング&コレクティング(ECC)情報の付加を行ない、これらの情報を揮発性RAM部2へ書き込む。外部装置から記憶情報を読み出す場合に、中央制御部1の中の外部インタフェース部4を介して該装置に読みだし指示を伝達し、中央制御部1はこの指示情報を揮発性RAMアクセス制御部6に引き渡し、揮発性RAMアクセス制御部6はこの指示情報に基づき該当情報を揮発性RAM部2から読みだし、エラーチェッキング&コレクティング(ECC)情報によるエラー検出及び訂正を行ない、指示された情報を外部インタフェース部4へ渡し、外部インタフェース部4から外部装置に情報伝達を行なう。また、これらの外部から揮発性RAMアクス(当審注:この「アクス」は誤記であり、正しくは「アクセス」である。)時の外部アクセス情報経路9を図2(a)に示す。」

(周知1の3)
「【0008】図2(b)は、不揮発性RAM部3に格納されている情報を揮発性RAM部2にコピーする復旧処理情報経路10を示し、該装置において復旧処理を行なう場合は、復旧指示により退避/復旧制御部5がメモリ相互アクセス制御部7に対し、不揮発性RAM部3に格納されている情報を揮発性RAM部2にコピーする復旧処理を指示し、メモリ相互アクセス制御部7は不揮発性RAMアクセス制御部8に読み出し要求を行ない、不揮発性RAM部3に格納されている情報を受け取り、この情報を揮発性RAMアクセス制御部6に書き込み要求を行ない、揮発性RAM部2に書き込み処理させることで復旧処理を行なう。」

(周知1の4)
「【0009】図2(c)は、揮発性RAM部2に格納されている情報を不揮発性RAMA(当審注:「RAMA」は誤記であり、正しくは「RAM」である。)部3にコピーする退避処理情報経路11を示し、該装置において退避処理を行なう場合は、退避指示により退避/復旧制御部5がメモリ相互アクセス制御部7に対し、揮発性RAM部2に格納されている情報を不揮発性RAM部3にコピーする退避処理を指示し、メモリ相互アクセス制御部7は揮発性RAMアクセス制御部6に読み出し要求を行ない、揮発性RAM部2に格納されている情報を受け取り、この情報を不揮発性RAMアクセス制御部8に書き込み要求を行ない、不揮発性RAM部3に書き込み処理させることで退避処理を行なう。」

4.メモリ装置に不揮発性メモリと揮発性メモリとを有する周知技術の認定
周知例1においては、上記(周知1の2)に「揮発性RAM(ランダム・アクセス・メモリ)部2は高速アクセス可能な半導体メモリであり、不揮発性RAM部3は電気的に書き換え可能でかつ記憶保持のため電源供給を必要としない半導体メモリである。」、「この情報にエラーチェッキング&コレクティング(ECC)情報の付加を行ない、これらの情報を揮発性RAM部2へ書き込む。」、「該当情報を揮発性RAM部2から読みだし、エラーチェッキング&コレクティング(ECC)情報によるエラー検出及び訂正を行ない、…(中略)…外部装置に情報伝達を行なう。」と記載され、上記(周知1の3)に「図2(b)は、不揮発性RAM部3に格納されている情報を揮発性RAM部2にコピーする復旧処理情報経路10を示し、該装置において復旧処理を行なう場合は、復旧指示により退避/復旧制御部5がメモリ相互アクセス制御部7に対し、不揮発性RAM部3に格納されている情報を揮発性RAM部2にコピーする復旧処理を指示し、メモリ相互アクセス制御部7は不揮発性RAMアクセス制御部8に読み出し要求を行ない、不揮発性RAM部3に格納されている情報を受け取り、この情報を揮発性RAMアクセス制御部6に書き込み要求を行ない、揮発性RAM部2に書き込み処理させることで復旧処理を行なう。」と記載され、上記(周知1の4)に「図2(c)は、揮発性RAM部2に格納されている情報を不揮発性RAMA(当審注:「RAMA」は誤記であり、正しくは「RAM」である。)部3にコピーする退避処理情報経路11を示し、該装置において退避処理を行なう場合は、退避指示により退避/復旧制御部5がメモリ相互アクセス制御部7に対し、揮発性RAM部2に格納されている情報を不揮発性RAM部3にコピーする退避処理を指示し、メモリ相互アクセス制御部7は揮発性RAMアクセス制御部6に読み出し要求を行ない、揮発性RAM部2に格納されている情報を受け取り、この情報を不揮発性RAMアクセス制御部8に書き込み要求を行ない、不揮発性RAM部3に書き込み処理させることで退避処理を行なう。」と記載されている。
この周知例1に例示されるような、メモリ装置が不揮発性メモリと揮発性メモリとを有するようにし、不揮発性メモリに格納されるデータを揮発性メモリにバッファリングして高速アクセス可能とすること自体は、当業者には周知である(以下、この周知技術を「周知技術1」という。)。

5.周知例2に記載されている技術的事項
本願の優先日前に頒布された刊行物である特開平6-314250号公報(平成6年11月8日出願公開。以下、「周知例2」という。)には、図面とともに以下の技術的事項が記載されている。

(周知2の1)
「【0002】
【従来の技術】図8,図9を用いて従来のDMACによるメモリからメモリへのデータ転送について説明する。
【0003】図8において、801はDMAC(ダイレクト メモリ アクセス コントローラ)、802はDMAC801に基本クロックを供給する発振器、803は第1のメモリ(以下、メモリ(0)と略す)、804は第2のメモリ(以下、メモリ(1)と略す)、805は、DMAC801によりメモリ(0)803からメモリ(1)804へのデータ転送の際、一旦、メモリ(0)803から読み出されるリードデータを、DMAC801内に取り込むための入力バッファ、806は入力バッファ805から出力されるデータを一時記憶するための一時記憶部(以下、レジスタと略す)、807はレジスタ806に記憶されたメモリ(0)803からのリードデータをDMAC801によりメモリ(1)804に書き込むための出力バッファ、808はデータバス、809はアドレスバス、810はメモリ(0)803-レジスタ806間のデータ転送が有効であることを示すアクノリッジ信号が出力されるアクノリッジ0信号線、811はレジスタ806-メモリ(1)804間のデータ転送が有効であることを示すアクノリッジ信号が出力されるアクノリッジ1信号線、812はDMAC801からメモリ(0)803,メモリ(1)804への読み書きを可能にするためのリードライト信号線、813は発振器802からDMAC801へ基本クロックを供給するためのクロック信号線である。
【0004】次に、図9において813aはクロック信号線813に出力されるDMAC801用基本クロック信号(以下、クロック信号と略す)、810aはアクノリッジ0信号線810に出力されるアクノリッジ0信号(アクティブ ロー)、811aはアクノリッジ1信号線811に出力されるアクノリッジ1信号(アクティブ ロー)、812aはリードライト信号線812に出力されるリードライト信号(リード時;アクティブ ハイ、ライト時;アクティブ ロー)、809aはアドレスバス809にDMAC801から出力されるアドレスバス信号、808aはDMAC801からメモリ(0)803へのリードサイクル時、データバス808に出力されるリードデータバス信号、808bはDMAC801からメモリ(1)804へのライトサイクル時、データバス808に出力されるライトデータバス信号、816aはDMAC801によるメモリリード期間、817aはDMAC801によるメモリライト期間を示す。」

(周知2の2)
「【0005】以下、図8,図9を基に従来のメモリからメモリへのDMA転送の動作をDMAC801によるメモリ(0)803からメモリ(1)804への1ワードデータ転送処理を例として説明する。
【0006】まず、第1にメモリリード期間816aにおいて、DMAC801はメモリ(0)803からデータを読み出すため、メモリリード期間816aのクロック信号813aの立ち下がりでメモリ(0)803の任意のリードアドレス番地Aをアドレスバス809に出力する。
【0007】次に、DMAC801はクロック信号813aの立ち上がりでアクノリッジ0信号810a(アクティブ ロー)をアクティブにして、クロック信号813aの立ち下がりでリードライト信号812a(リード時;アクティブ ハイ)をハイレベルに確定し、メモリ(0)803のメモリリード動作を開始する。
【0008】次に、リードライト信号812a(リード時;アクティブ ハイ)がアクティブになってからメモリ(0)803で予め規定されている最大アクセスタイム時間以内に、データバス808上にリードデータバス信号808a(データ値C)が確定する。
【0009】次に、入力バッファ805はDMAC801からのアクノリッジ0信号810a(アクティブ ロー)を取り込み、アクノリッジ0信号810aがローレベルの期間中、入力バッファ805の入力,出力をスルーにしてリードデータバス信号808a(データ値C)をレジスタ806に転送する。
【0010】次にレジスタ806では、リードデータバス信号808a(データ値C)をクロック信号813aの立ち上がりでラッチし、DMAC801は出力していたリードライト信号812aをクロック信号813aの立ち下がりでディセーブル(不確定値;ハイレベルの保証なし)に、アクノリッジ0信号810a(アクティブ ロー)をクロック信号813aの立ち上がりでディセーブルにして、メモリリード期間816aを終了させる。
【0011】第2にメモリライト期間817aにおいて、DMAC801はメモリ(1)804へレジスタ806で一時記憶されたライトデータバス信号808b(データ値C)を書き込むため、メモリライト期間817aのクロック信号813aの立ち下がりでメモリ(1)804の任意のライトアドレス番地Bをアドレスバス809に出力する。
【0012】次に、DMAC801はクロック信号813aの立ち上がりでアクノリッジ1信号811a(アクティブ ロー)をアクティブにし、クロック信号813aの立ち下がりでリードライト信号812a(ライト時;アクティブ ロー)をローレベルにして、メモリ(1)804へのライト動作を開始する。また出力バッファ807はDMAC801からのアクノリッジ1信号811a(アクティブ ロー)を取り込み、アクノリッジ1信号811aがローレベルの期間中、出力バッファ807の入力,出力をスルーにしてメモリリード期間816aでレジスタ806に一時記憶された前記リードデータバス信号808a(データ値C)をライトデータバス信号808b(データ値C)として、データバス808上に出力する。
【0013】最後にライトデータバス信号808b(データ値C)はメモリ(1)804にアドレスバス信号809a(アドレス値B)で、アクノリッジ1信号811aがローレベル期間中、およびリードライト信号812aの立ち上がりエッジでメモリ(1)804に書き込まれ、メモリ(0)803とメモリ(1)804間の1ワードDMA転送が完了する。」

6.周知例3に記載されている技術的事項
本願の優先日前に頒布された刊行物である特開平10-11388号公報(平成10年1月16日出願公開。以下、「周知例3」という。)には、図面とともに以下の技術的事項が記載されている。

(周知3の1)
「【0019】図1は、本実施の形態における回路の要部構成を示すブロック図で、11は制御部本体を構成するCPU(中央処理装置)、12はこのCPU11が各部を制御するためのプログラムデータやキャラクタジェネレータ(CG)データを格納したROM(リード・オンリ・メモリ)、13はCPU11が行うイメージ展開処理等のデータ処理のために使用されるイメージバッファ等のメモリを設けたRAM(ランダム・アクセス・メモリ)、14はDMA制御回路である。上記CPU11とROM12、RAM13、DMA制御回路14とはアドレスバス、データバス、制御バス等のバスライン15により電気的に接続されている。また、CPU11とDMA制御回路14とはバス使用権要求信号(HREG)、バス使用権許可信号(HACK)の制御線で接続されている。」

(周知3の2)
「【0020】上記DMA制御回路は、図2に示すように転送元アドレスコントローラ21、転送先アドレスコントローラ22、転送数カウンタ23、DMAコントロールホールドタイミング発生回路24、ラインバイトカウンタ回路25、アドレスセレクタ26から構成される。…(後略)…」

(周知3の3)
「【0031】…(中略)…上記DMAコントロールホールドタイミング発生回路24は、図4に示すように、DMAコントロールレジスタ61、フラグセット回路62、アンドゲート63、シーケンスカウンタ64、タイミングデコーダ65、データラッチ66から構成される。」

(周知3の4)
「【0034】上記シーケンスカウンタ64は、アンドゲート63からイネーブル信号(EN)を供給すると、カウント動作を開始し、タイミングデコーダ65を介してRAM13等に対する読取り信号(R)、書込み信号(W)やDACK、SEL_S/D等の内部信号を発生し、バスライン15へ供給する。
【0035】このようなRAM13等に対する読取り信号(R)、書込み信号(W)が発生すると、データラッチ66に転送元のアドレスがラッチされる。このアドレスもアドレスデータとしてバスライン15へ供給される。」

(周知3の5)
「【0037】このような構成の本発明の実施の形態においては、例えば、図9に示すような転送元のROM12に記憶されている文字「A」のCGデータを、図10に示すようなRAM10のアドレス空間の一部へ転送する場合、以下のようなDMA転送処理を行う。…(後略)…」

(周知3の6)
「【0042】次に、DMAコントロールレジスタ61にスタート命令を書き込むことにより、フラグ設定回路62にイネーブルフラグがセットされ、バス使用権要求信号(HREQ)をCPU11に対して出力する。これに対して、CPU11がバス使用権許可信号(HACK)を返してくると、シーケンスカウンタ64が動作を始め、RAM13に対する読取り信号(R),(当審注:この箇所で句読点の表記が統一されていないが、周知例3の原文のまま示している。)書込み信号(W)、DACK、SEL_S/Dの内部信号を発生する。
【0043】すると、転送元であるROM12から最初のアドレス「0」のデータが読取られ、データラッチ66に一時的に記憶される。そして、加算器33により次の転送元アドレスへの更新が行われる。すなわち、この場合は、転送元アドレスコントローラ21のセレクタ35へ供給されるセレクト信号(RC)により「1」が選択されるため、転送元レジスタ31は加算器33により+1されたアドレスが転送元レジスタ31へ供給される。
【0044】次に、CPU11によりSEL_S/D信号が変化し、アドレスセレクタ26の出力は転送元レジスタ31の出力から転送先レジスタ41の出力に変わる。最初の転送先はRAM13の500番地であり、ここに図4に示すデータラッチ66に蓄積されたデータを書込む。このとき、加算器43により次の転送先アドレスへの更新が行われる。すなわち、この場合は、転送先アドレスコントローラ22のセレクタ45へ供給されるセレクト信号(RC)により「1」が選択されるため、転送先レジスタ41は加算器43により+1されたアドレスが転送先レジスタ41へ供給される。
【0045】このような連続するアドレスのDMA転送処理をラインバイトカウンタ25のカウンタ52が「0」になるまで行う。これにより、3バイトのデータが転送される。すなわち、ROM12のアドレス0番地、1番地、2番地から読出され、RAM13の500番地、501番地、502番地にそれぞれ書込まれる。」

7.メモリ間データ転送をデータラッチを介して行う周知技術の認定
周知例2においては、上記(周知2の1)に「図8において、801はDMAC(ダイレクト メモリ アクセス コントローラ)、…(中略)…803は第1のメモリ(以下、メモリ(0)と略す)、804は第2のメモリ(以下、メモリ(1)と略す)、805は、DMAC801によりメモリ(0)803からメモリ(1)804へのデータ転送の際、一旦、メモリ(0)803から読み出されるリードデータを、DMAC801内に取り込むための入力バッファ、806は入力バッファ805から出力されるデータを一時記憶するための一時記憶部(以下、レジスタと略す)、807はレジスタ806に記憶されたメモリ(0)803からのリードデータをDMAC801によりメモリ(1)804に書き込むための出力バッファ、…(中略)…である。」と記載され、上記(周知2の2)に「図8,図9を基に従来のメモリからメモリへのDMA転送の動作をDMAC801によるメモリ(0)803からメモリ(1)804への1ワードデータ転送処理を例として説明する。…(中略)…メモリ(0)803のメモリリード動作を開始する。…(中略)…メモリ(0)803で予め規定されている最大アクセスタイム時間以内に、データバス808上にリードデータバス信号808a(データ値C)が確定する。…(中略)…入力バッファ805の入力,出力をスルーにしてリードデータバス信号808a(データ値C)をレジスタ806に転送する。…(中略)…次にレジスタ806では、リードデータバス信号808a(データ値C)をクロック信号813aの立ち上がりでラッチし、…(中略)…メモリ(1)804へのライト動作を開始する。…(中略)…出力バッファ807の入力,出力をスルーにしてメモリリード期間816aでレジスタ806に一時記憶された前記リードデータバス信号808a(データ値C)をライトデータバス信号808b(データ値C)として、データバス808上に出力する。…(中略)…最後にライトデータバス信号808b(データ値C)は…(中略)…メモリ(1)804に書き込まれ、メモリ(0)803とメモリ(1)804間の1ワードDMA転送が完了する。」と記載されている。
周知例3においては、上記(周知3の1)に「図1は、本実施の形態における回路の要部構成を示すブロック図で、…(中略)…12は…(中略)…ROM(リード・オンリ・メモリ)、13は…(中略)…RAM(ランダム・アクセス・メモリ)、14はDMA制御回路である。…(中略)…ROM12、RAM13、DMA制御回路14とはアドレスバス、データバス、制御バス等のバスライン15により電気的に接続されている。」と記載され、上記(周知3の2)に「上記DMA制御回路は、図2に示すように…(中略)…DMAコントロールホールドタイミング発生回路24…(中略)…から構成される。」と記載され、上記(周知3の3)に「上記DMAコントロールホールドタイミング発生回路24は、図4に示すように、…(中略)…データラッチ66から構成される。」と記載され、上記(周知3の4)に「このようなRAM13等に対する読取り信号(R)、書込み信号(W)が発生すると、データラッチ66に転送元のアドレスがラッチされる。」と記載され、上記(周知3の5)に「転送元のROM12に記憶されている…(中略)…データを、…(中略)…RAM10のアドレス空間の一部へ転送する場合、以下のようなDMA転送処理を行う。」と記載され、上記(周知3の6)に「転送元であるROM12から最初のアドレス「0」のデータが読取られ、データラッチ66に一時的に記憶される。」、「最初の転送先はRAM13の500番地であり、ここに図4に示すデータラッチ66に蓄積されたデータを書込む。」、「このような連続するアドレスのDMA転送処理をラインバイトカウンタ25のカウンタ52が「0」になるまで行う。これにより、3バイトのデータが転送される。すなわち、ROM12のアドレス0番地、1番地、2番地から読出され、RAM13の500番地、501番地、502番地にそれぞれ書込まれる。」と記載されている。
この周知例2及び周知例3に例示されるような、2つのメモリの間でデータ転送を行うコントローラ(周知例2では「DMAC801」、周知例3では「DMA制御回路14」)において、2つのメモリの間に設けられ、メモリから転送されるデータをラッチするためのデータラッチ(周知例2では「レジスタ806」、周知例3では「データラッチ66」)を介してデータ転送を行うこと自体は、当業者には周知である(以下、この周知技術を「周知技術2」という。)。

第4.対比
本願発明と引用発明とを比較する。

引用発明における「情報データ」は本願発明における「実データ」に相当する。
引用発明における「ECC」と「管理情報」はいずれも、本願発明における「スペアデータ」に相当する。
引用発明における「領域」は本願発明における「エリア」に相当する。
引用発明における「フラッシュメモリグループ102」と「フラッシュメモリグループ103」はいずれも、本願発明における「不揮発性メモリ」に相当する。
引用発明における「データバッファ106」と本願発明における「揮発性メモリ」は、メモリである点で一致する。
引用発明における「マイコン105」と「インタフェースLSI104」を併せた構成と、本願発明における「コントローラ」は、不揮発性メモリ及びメモリの間のデータ転送を行うコントローラである点で一致する。
引用発明における「ファイルシステム101」と本願発明における「メモリ装置」は、不揮発性メモリとメモリとコントローラとを有するメモリ装置である点で一致する。

すると、本願発明と引用発明とは、次の点で一致する。

<一致点>
複数の実データを記憶するための実データエリアと複数のスペアデータを記憶するためのスペアデータエリアを含む不揮発性メモリと、
複数の実データを記憶するための実データエリアと複数のスペアデータを記憶するためのスペアデータエリアを含むメモリと、
前記不揮発性メモリ及び前記メモリの間のデータ転送を行うコントローラとを有するメモリ装置。

一方で、両者は、次の点で相違する。

<相違点1>
不揮発性メモリとは別の、複数の実データを記憶するための実データエリアと複数のスペアデータを記憶するためのスペアデータエリアを含むメモリについて、本願発明では「揮発性メモリ」であるのに対し、引用発明では「データバッファ106」であり、引用発明に対応する引用例1には「データバッファ106」が揮発性であるかどうかについては明記されていない点。

<相違点2>
前記不揮発性メモリ及び前記メモリの間のデータ転送を行うコントローラについて、本願発明では、「データラッチを介して」データ転送を行うものであり、その「データラッチ」は「前記揮発性メモリと前記不揮発性メモリの間に設けられ、前記揮発性メモリおよび前記不揮発性メモリから転送されるデータをラッチするため」のものであるのに対し、引用発明に対応する引用例1には、「マイコン105」及び「インタフェースLSI104」が協働して行うデータ転送においてデータラッチを用いるものであるかどうかについては明記されていない点。

第5.判断
上記した相違点について検討する。

5の1.相違点1について
上記(1の5)に「データバッファ106は、フラッシュメモリグループ102,103のデータをECC生成回路1041及びECC検出回路1042に流す際(あるいはシステムから送られて来たデータにECCを付加した後、フラッシュメモリグループ102,103にデータを書き込む際)に、データのバッファの役目を担う補助メモリである。」と記載されていることから明らかなように、引用発明における「データバッファ106」は、不揮発性メモリである「フラッシュメモリグループ102」と「フラッシュメモリグループ103」に格納されるデータをバッファリングするためのものである。このようなバッファリングするためのメモリが揮発性メモリでもよいことは自明であり、また、バッファリングするためのメモリを通常は揮発性メモリにすることは技術常識である。そのため、引用例1には「データバッファ106」が揮発性メモリであるかどうかについては明記はされていないものの、引用例1に接した当業者にとっては、引用発明における「データバッファ106」としては通常は揮発性メモリが採用されていると解するのが自然である。なお、既に周知技術1として示したように、メモリ装置が不揮発性メモリと揮発性メモリとを有するようにし、不揮発性メモリに格納されるデータを揮発性メモリにバッファリングして高速アクセス可能とすること自体も、当業者には周知であり、この周知技術1を考慮すれば尚更、引用発明における「データバッファ106」として通常は揮発性メモリが採用されていると解するのが自然である。よって、引用例1には「データバッファ106」が揮発性メモリであることが記載されているに等しいと解するのが妥当である。よって、上記相違点1は実質的な相違点ではない。
仮に、上記相違点1を実質的な相違点であるとしても、既に周知技術1として示したように、メモリ装置が不揮発性メモリと揮発性メモリとを有するようにし、不揮発性メモリに格納されるデータを揮発性メモリにバッファリングして高速アクセス可能とすること自体は、当業者には周知であり、引用発明に対応する引用例1における「データバッファ106」も不揮発性メモリに格納されるデータをバッファリングするためのものである点では周知技術1における揮発性メモリと同様であるから、引用発明に周知技術1を適用して、引用発明における「データバッファ106」を揮発性とすることに何ら困難性はない。
よって、上記相違点1は格別のものではない。

5の2.相違点2について
既に周知技術2として示したように、2つのメモリの間でデータ転送を行うコントローラにおいて、2つのメモリの間に設けられ、メモリから転送されるデータをラッチするためのデータラッチを介してデータ転送を行うこと自体は、当業者には周知である。
引用発明は2つのメモリ間でデータ転送を行うことに関するものである点では周知技術2と同様であるから、引用発明に周知技術2を適用して、引用発明におけるマイコン105及びインタフェースLSI104が協働して行う、フラッシュメモリグループ102及びフラッシュメモリグループ103と、データバッファ106の間のデータ転送を、データラッチを介して行うようにし、当該データラッチを、データバッファ106と、フラッシュメモリグループ102及びフラッシュメモリグループ103の間に設けられ、データバッファ106から転送されるデータと、フラッシュメモリグループ102及びフラッシュメモリグループ103から転送されるデータをラッチするためのものとすることに特段の困難性はない。
よって、上記相違点2は格別のものではない。

5の3.小括
上記、5の1.及び5の2.で示したように、上記相違点1及び2はいずれも格別のものではない。
また、本願発明が有する効果は、引用発明、(周知例1に例示される)周知技術1、及び、(周知例2及び周知例3に例示される)周知技術2から当業者が予測できた範囲内のものである。
よって、本願発明は、引用発明、(周知例1に例示される)周知技術1、及び、(周知例2及び周知例3に例示される)周知技術2に基いて、当業者が容易に発明をすることができたものである。

第6.むすび
したがって、本願の請求項1に係る発明は、その優先日前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、本願は特許法第29条第2項の規定により特許を受けることができない。

よって、結論のとおり審決する。
 
審理終結日 2011-12-06 
結審通知日 2011-12-13 
審決日 2012-01-05 
出願番号 特願2007-166979(P2007-166979)
審決分類 P 1 8・ 121- Z (G06F)
最終処分 不成立  
前審関与審査官 堀江 義隆  
特許庁審判長 山崎 達也
特許庁審判官 清木 泰
石井 茂和
発明の名称 メモリ装置  
代理人 仲村 義平  
代理人 堀井 豊  
代理人 荒川 伸夫  
代理人 森田 俊雄  
代理人 酒井 將行  
代理人 深見 久郎  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ