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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1257457
審判番号 不服2010-5276  
総通号数 151 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-07-27 
種別 拒絶査定不服の審決 
審判請求日 2010-03-10 
確定日 2012-05-22 
事件の表示 平成10年特許願第182615号「集積回路装置のコンタクト及びその製造方法」拒絶査定不服審判事件〔平成11年 3月30日出願公開、特開平11- 87529〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成10年6月29日の出願(パリ条約に基づく優先権主張:1997年6月30日、米国)であって、平成21年5月1日に手続補正書が提出され、その後、同年6月8日付けの拒絶理由通知に対して、同年9月16日に手続補正書が提出されたが、同年10月27日付けで補正却下されるとともに、拒絶査定がされ、それに対して、平成22年3月10日に審判が請求されるとともに、同日に手続補正書が提出され、その後、平成23年4月21日付けで審尋がされ、同年8月26日に回答書が提出されたものである。


第2 平成22年3月10日に提出された手続補正書による補正(以下「本件補正」という。)についての補正の却下の決定

【補正の却下の決定の結論】

本件補正を却下する。

【理由】
1 補正の内容
本件補正のうち、特許請求の範囲についてする補正は、次のとおりである(下線を付した部分は、補正箇所である。)。

ア 請求項1について、同項中に「前記層間誘電体層を貫通して開口をエッチングして前記基板内のソース/ドレイン領域を露出させ」とあるのを、「前記層間誘電体層を貫通して開口をエッチングして前記側壁の少なくとも一部及び前記基板内のソース/ドレイン領域を露出させ」と限定するとともに、同項中に「前記基板内のソース/ドレイン領域と接触させて前記開口内に導電性プラグを形成し」とあるのを、補正前の請求項2乃至4の発明特定事項を加え、「ドープした多結晶シリコン又はアモルファスシリコンからなる導電性物質を前記層間誘電体層上に付着形成すると共に前記開口内に充填させ、次いで前記導電性物質をエッチングして前記層間誘電体層の上表面とほぼ同一面状の上表面を具備しており且つ前記基板内のソース/ドレイン領域及び前記露出された側壁の少なくとも一部と接触させて前記開口内にドープした多結晶シリコン又はアモルファスシリコンからなる導電性プラグを形成し」と限定すること。

イ 補正前の請求項2、3及び4を削除すること。

ウ 補正前の請求項5,7,12をそれぞれ補正後の請求項2,4,9に、繰り上げるとともに、引用する請求項を補正前の「請求項1」から補正後の「請求項1」と変更し限定すること。

エ 補正前の請求項6を補正後の請求項3に、繰り上げるとともに、引用する請求項を補正前の「請求項5」から補正後の「請求項2」と変更し限定すること。

オ 補正前の請求項8,9,10,11をそれぞれ補正後の請求項5,6,7,8に、繰り上げるとともに、引用する請求項を補正前の「請求項7」から補正後の「請求項4」と変更し限定すること。

カ 補正前の請求項13を補正後の請求項10に繰り上げるとともに、同項中に「前記基板表面において前記基板内のソース/ドレイン領域と及び前記側壁の露出部分とに接触している前記開口内に設けられている導電性プラグ」とあるのを、「前記基板表面において前記基板内のソース/ドレイン領域と及び前記側壁の露出部分とに接触しており且つ前記開口内に設けられて前記層間誘電体層の上表面とほぼ同一面状の上表面を具備しているドープした多結晶シリコン又はアモルファスシリコンからなる導電性プラグ」と限定すること。

キ 補正前の請求項14,16,21,22をそれぞれ補正後の請求項11,12,17,18に、繰り上げるとともに、引用する請求項を補正前の「請求項13」から補正後の「請求項10」と変更し限定すること。

ク 補正前の請求項15を削除すること。

ケ 補正前の請求項17,18,19,20をそれぞれ補正後の請求項13,14,15,16に、繰り上げるとともに、引用する請求項を補正前の「請求項16」から補正後の「請求項12」と変更し限定すること。

2 補正の目的の適否
上記補正ア、ウ?キ、ケは、いずれも、補正前の請求項に規定されている技術的事項をより限定する補正を含むものであり、平成18年法律55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当し、また、上記補正イ、クは、同法第17条の2第4項第1号に掲げる請求項の削除に該当するから、同特許法第17条の2第4項柱書きに規定する目的要件を満たす。
以上のとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲の請求項10に係る発明(以下「本願補正発明」という。)が、特許出願の際独立して特許を受けることができるものであるか否かについて、更に検討する。

3 独立特許要件(容易想到性)についての検討
(1)本願補正発明
本件補正による補正後の請求項1?18に係る発明のうち、請求項10に係る発明(以下「本願補正発明」という。)は、次のとおりである。

「【請求項10】集積回路装置のコンタクトにおいて、
表面を具備する基板、
前記基板の前記表面の一部の上に形成されているゲート絶縁膜、
前記ゲート絶縁膜上に形成されている多結晶シリコン層を包含するゲート電極、
前記ゲート電極上に形成されている第一物質からなるキャップ層、
前記ゲート電極の側部上及び前記基板の前記表面上で前記ゲート電極に隣接した一部の上に形成されている前記第一物質とはエッチング特性が異なる第二物質からなる層、
前記第二物質からなる層の上に形成されており且つ前記キャップ層と共に前記ゲート電極を包囲している前記第一物質からなる側壁、
前記側壁の下側で前記基板内に形成されているLDD領域、
前記LDD領域と接触して前記基板内に形成されているソース/ドレイン領域、
少なくとも前記キャップ層上に設けられている前記第二物質からなる層間誘電体層であって、前記側壁に隣接した前記基板の表面の一部である前記ソース/ドレイン領域の少なくとも一部を露出させるためにそれを貫通する開口を具備しておりその場合に前記側壁の一部も前記開口内に露出させている層間誘電体層、
前記基板表面において前記基板内のソース/ドレイン領域と及び前記側壁の露出部分とに接触しており且つ前記開口内に設けられて前記層間誘電体層の上表面とほぼ同一面状の上表面を具備しているドープした多結晶シリコン又はアモルファスシリコンからなる導電性プラグ、
前記層間誘電体層及び前記導電性プラグ上に設けられている相互接続層、
を有していることを特徴とするコンタクト。」

(2)引用例の記載と引用発明
(2-1)引用例1とその記載内容
原査定の拒絶の理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平7-221194号公報(以下「引用例1」という。)には、「集積回路及びその製造方法」(発明の名称)について、図1?6とともに、次の記載がある(下線は当審で付加したもの。以下同じ。)。

ア 実施例等
「【0016】図1は集積回路構成体の簡単な一例を示している。当業者にとって明らかな如く、これは装置構成体の簡単化した一例であって、例えばメモリセル、大型の出力トランジスタ等の多くの高集積度構成体に一般的な特徴を包含している。この構成体においては、多数のトランジスタ位置102(即ち、ポリシリコンが活性領域の上を横断する位置)が切断線A-Aに沿って存在しており、且つフィールド酸化膜の上のポリシリコンへのコンタクトを形成すべき第一ポリシリコンコンタクト位置104は切断線B-Bに沿って存在している。・・・
【0017】図2(A)、3(A)、4(A)等はトランジスタゲート側壁位置102(切断面A-Aに沿って)における逐次的な処理ステップを示しており、・・・
【0019】当初は従来技術を使用して処理が開始された後に(即ち、シリコンウエハ200を用意し、Nウエル及びPウエルを形成し、フィールド酸化膜202を例えば5000Åの厚さに形成し、犠牲酸化膜を成長し且つ剥離し、ゲート酸化膜を例えば150Åの厚さに成長させ、スレッシュホールド電圧の調整を行なう等)、その後の製造プロセスは以下のように進行する。
【0020】(1)ポリシリコン210を例えば1700Åの厚さへ付着形成し且つドーピングを行なう。
【0021】(2)気相成長(CVD)によってタングステンシリサイド(WSi_(x))212を例えば2100Åの厚さへ付着形成させる。
【0022】(3)Si_(3 )N_(4 )層214(又は、後述する如く、例えばオキシ窒化物等の別の適宜の物質)を付着形成させる。
【0023】(4)第一ポリシリコンコンタクトパターン(即ち、「FPC」マスク)を使用して、フィールド酸化膜202の上方において被覆された第一ポリシリコン層210/212へのコンタクトを形成する位置において窒化物層214を貫通して開口をエッチング形成する。
【0024】この結果、図2(A)及び(B)に示した構成体が得られる。【0025】(5)次いで、第一ポリシリコン(poly 1)マスクを使用してゲートポリサイド層をパターン形成する。
【0026】その結果、図3(A)及び(B)に示した構成体が得られる。【0027】(6)次いで、再酸化ステップ(例えば、現在好適な実施例においては、H_(2 )O/N_(2 )又はO_(2) /N_(2 )の雰囲気中において800乃至900℃の温度において5乃至30分)を実施して基板保護を与える。これによって、ポリシリコン210及びシリサイド212の露出部分の上のみならず、活性区域の露出部分の上にも付加的な厚さの酸化膜216が成長する。
【0028】その結果得られる構成体を図4(A)及び(B)に示してある。
【0029】(7)次いで、従来のLDD注入を行なう。・・・
【0030】(8)次いで、Si_(3 )N_(4 )を適合的に付着形成し(例えば、現在好適な実施例においては、1500Åの厚さへ)及び、SF_(6 )+CF_(4) エッチング物質を使用すると共に端点検知を行なって異方性エッチングし、側壁スペーサ220を形成する。・・・
【0031】その結果図5(A)及び(B)に示した構成体が得られる。
【0032】(9)所望により、その他のマルチポリシリコン処理ステップを実施することが可能である。例えば、N+及びP+ソース/ドレイン注入を実施することが可能であり、且つ所望により、活性領域の被覆又は局所的相互接続の形成を行なうことが可能である。
【0033】(10)次いで、層間絶縁膜(例えば、現在好適な実施例においては、ドープしていないシリカガラス230の上にBPSG232を設けたもの)を付着形成し、次いで、Si_(3) N_(4 )に対して選択性を有する酸化物エッチング物質を使用してエッチングを行なう。・・・
【0034】その結果得られる構成体を図6(A)及び(B)に示してある。
【0035】(11)次いで、メタル(金属)240を付着形成し、パターン形成し且つエッチングして所望の相互接続パターンを形成する。例えば、Al:1%Si:1%Su又はTi/W/Al積層体又はその他の公知の薄膜構造のもの等の多様な従来のメタリゼーション構成体を使用することが可能である。」

イ 図1は、集積回路構成体の簡単な一例を示した概略図であり、図2(A)、図3(A)、図4(A)、図5(A)、図6(A)は、該集積回路を製造する過程の特定段階における状態における図1におけるA-A切断線に沿ってとった夫々の概略断面図である。

・図2(A)及び引用例1の段落【0019】の上記アの記載から、引用例1に記載の「集積回路構成体」は、「シリコンウエハ200」の表面の一部の上に形成されている「ゲート酸化膜」を有していることが分かる。

・図2(A)、図3(A)及び引用例1の段落【0020】?【0026】の上記アの記載から、引用例1に記載の「集積回路構成体」は、「ゲート酸化膜」上に形成されている「ポリシリコン210」を包含する「ゲートポリサイド層」と、「ゲートポリサイド層」上に形成されている「Si_(3 )N_(4) 層214」とを有していることが分かる。

・図4(A)、図5(A)及び引用例1の段落【0029】の上記アの記載から、引用例1に記載の「集積回路構成体」は、「シリコンウエハ200」内に形成されている「LDD」領域を有していることが分かる。

・図4(A)、図5(A)及び引用例1の段落【0030】の上記アの記載から、引用例1に記載の「集積回路構成体」は、「酸化膜216」の上に形成されており且つ「Si_(3 )N_(4 )層214」と共にパターン形成された「ゲートポリサイド層」を包囲している「Si_(3 )N_(4 )」からなる「側壁スペーサ220」を有していることが分かる。

・図5(A)及び引用例1の段落【0032】の上記アの記載から、引用例1に記載の「集積回路構成体」は、「シリコンウエハ200」内に形成されている「N+及びP+ソース/ドレイン」領域を有していることが分かる。
・図6(A)及び引用例1の段落【0033】?【0034】の上記アの記載から、引用例1に記載の「集積回路構成体」は、「Si_(3 )N_(4) 層214」上に設けられている「ドープしていないシリカガラス230の上にBPSG232を設けたもの」からなる「層間絶縁膜」を有し、そして、「側壁スペーサ220」に隣接した「シリコンウエハ200」の表面の一部を露出させるために「層間絶縁膜」を貫通する開口を具備しており、「側壁スペーサ220」の一部も前記開口内に露出させていることが、図6(A)から見てとれる。

(2-2)引用発明
上記ア及びイによれば、引用例1の「集積回路構成体」は、集積回路装置のコンタクトに係る技術ともいえる。
したがって、引用例1には、次の発明が記載されているといえる(以下「引用発明」という。)。

「集積回路装置のコンタクトにおいて、
シリコンウエハ200、
前記シリコンウエハ200の表面の一部の上に形成されているゲート酸化膜、
前記ゲート酸化膜上に形成されているポリシリコン210を包含するゲートポリサイド層と、ゲートポリサイド層上に形成されているSi_(3 )N_(4) 層214、
ポリシリコン210及びシリサイド212の露出部分の上のみならず、活性区域の露出部分の上にも成長させた酸化膜216、
前記シリコンウエハ200内に形成されているLDD領域、
前記酸化膜216の上に形成されており且つ前記Si_(3 )N_(4 )層214と共にパターン形成された前記ゲートポリサイド層を包囲しているSi_(3 )N_(4 )からなる側壁スペーサ220、前記シリコンウエハ200内に形成されているN+及びP+ソース/ドレイン領域、
前記Si_(3 )N_(4) 層214上に設けられているドープしていないシリカガラス230の上にBPSG232を設けたものからなる層間絶縁膜であって、側壁スペーサ220に隣接したシリコンウエハ200の表面の一部を露出させるために層間絶縁膜を貫通する開口を具備しており、側壁スペーサ220の一部も前記開口内に露出させている層間絶縁膜を有しているコンタクト。」

(2-3)引用例2とその記載内容
原査定の拒絶の理由に引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平7-161848号公報(以下「引用例2」という。)には、「不揮発性半導体記憶装置」(発明の名称)において、図1とともに、次の記載がある。

ア 実施例等
「【0019】
【実施例】以下、図面を参照してこの発明を実施例により説明する。図1は、この発明の第1の実施例による不揮発性半導体記憶装置、即ちフラッシュメモリセルを示す断面図である。P型シリコン基板21の表面上には厚さが10nmのゲ-ト酸化膜22が設けられ、このゲ-ト酸化膜22の上には厚さが100nmである例えば第1の多結晶シリコン層23aが堆積される。この多結晶シリコン層23aには高濃度にリンがド-プされる。前記多結晶シリコン層23aの上にはONO絶縁膜24が設けられ、このONO絶縁膜24は3層構造絶縁膜により構成されている。・・・前記ONO絶縁膜24の上には厚さが400nmの第2の多結晶シリコン層25aが堆積され、この多結晶シリコン層25aには高濃度にリンがド-プされる。前記多結晶シリコン層25aの上にはコンタクトホ-ル形成時にエッチングのストッパ-となる膜、例えば厚さが200nmの第1のシリコン窒化膜26aが堆積される。
【0020】この後、前記シリコン窒化膜26a、第1、第2の多結晶シリコン層23a、25a及びONO絶縁膜24それぞれはパタ-ニングされる。これにより、2層ゲ-トが形成される。即ち、前記ゲ-ト酸化膜22の上には浮遊ゲ-ト23がセルフアライメントに形成され、この浮遊ゲ-ト23の上にはONO絶縁膜24を介してコントロ-ルゲ-ト電極25がセルフアライメントに形成される。このコントロ-ルゲ-ト電極25の上にはキャップ用シリコン窒化膜26が形成される。
【0021】次に、前記キャップ用シリコン窒化膜26をマスクとして不純物がイオン注入されることにより、前記P型シリコン基板21の表面には自己整合的にN型ドレイン拡散層27およびN型ソ-ス拡散層28が形成される。
【0022】この後、前記浮遊ゲ-ト23、ONO絶縁膜24及びコントロ-ルゲ-ト電極25それぞれの側壁、P型シリコン基板21の上には熱酸化により厚さが20nm程度の第1のシリコン酸化膜29が設けられる。・・・
【0023】前記シリコン酸化膜29の上及び側壁には厚さが10nmの第2のシリコン窒化膜36が設けられ、このシリコン窒化膜36の上及び側壁にはCVD法により厚さが6nmの第2のシリコン酸化膜37が設けられる。このシリコン酸化膜37の上及び側壁、キャップ用シリコン窒化膜26の上には厚さが200nmの第3のシリコン窒化膜30が設けられる。このシリコン窒化膜30は、エッチバックされることにより、第2のシリコン酸化膜37の側壁に形成される。この後、このシリコン窒化膜30、キャップ用シリコン窒化膜26及びP型シリコン基板21の上には層間絶縁膜31が堆積される。
【0024】次に、前記層間絶縁膜31の上には図示せぬレジスト膜が設けられる。このレジスト膜をマスクとするとともに第3のシリコン窒化膜30をエッチングのストッパ-として、前記層間絶縁膜31には前記N型ドレイン拡散層27の上に位置するドレインコンタクトホ-ル31aが自己整合的に形成される。・・・
【0025】この後、このドレインコンタクトホ-ル31aの内には低抵抗のWからなるコンタクトプラグ32が埋め込まれる。次に、このコンタクトプラグ32及び層間絶縁膜31の上には金属配線層38が設けられる。」

イ 図1は、第1の実施例における不揮発性半導体記憶装置を示す断面図であり、上記アを参酌すれば、「P型シリコン基板21の表面」において前記「P型シリコン基板21」内の「N型ドレイン拡散層27」と及び「シリコン窒化膜30」の露出部分とに接触しており且つ「ドレインコンタクトホ-ル31a」の内に設けられている「コンタクトプラグ32」と、「層間絶縁膜31」及び「コンタクトプラグ32」上に設けられている「金属配線層38」を有していることが分かる。

ウ ここで、引用例2の「不揮発性半導体記憶装置」は、集積回路装置ともいえ、そして、引用例2の「P型シリコン基板21の表面」、「N型ドレイン拡散層27」、「シリコン窒化膜30」、「ドレインコンタクトホ-ル31a」、「コンタクトプラグ32」、「層間絶縁膜31」及び「金属配線層38」は、それぞれ、本願補正発明の「基板表面」、「ソース/ドレイン領域」、「側壁」、「開口」、「導電性プラグ」、「層間誘電体層」、「相互接続層」に相当するから、引用例2には、以下の技術が記載されていることが分かる。

集積回路装置において、
基板表面において前記基板内のソース/ドレイン領域と及び側壁の露出部分とに接触しており且つ開口内に設けられている導電性プラグ、
層間誘電体層及び導電性プラグ上に設けられている相互接続層、
を有する技術。

(3)対比
(3-1)本願補正発明と引用発明とを対比すると、
ア 引用発明の「シリコンウエハ200」、「ゲート酸化膜」、「ポリシリコン210」、「ゲートポリサイド層」及び「Si_(3 )N_(4) 層214」は、それぞれ、本願補正発明の「表面を具備する基板」、「ゲート絶縁膜」、「多結晶シリコン層」、「ゲート電極」及び「第一物質からなるキャップ層」に相当する。

イ 引用発明の「ポリシリコン210及びシリサイド212の露出部分の上」、「活性区域の露出部分の上」は、それぞれ、本願補正発明の「前記ゲート電極の側部上」、「前記基板の前記表面上で前記ゲート電極に隣接した一部の上」に相当する。
そして、引用発明の「酸化膜216」を構成する酸化膜は、「Si_(3 )N_(4) 層214」を構成するSi_(3 )N_(4)とは、エッチング特性が異なることは明らかである。
そうすると、引用発明における「ポリシリコン210及びシリサイド212の露出部分の上のみならず、活性区域の露出部分の上にも成長させた酸化膜216」は、本願補正発明の「前記ゲート電極の側部上及び前記基板の前記表面上で前記ゲート電極に隣接した一部の上に形成されている前記第一物質とはエッチング特性が異なる第二物質からなる層」に相当することが分かる。

ウ 引用例1の段落【0029】?【0030】によれば、LDD注入を行い、次いで、「側壁スペーサ220」を形成することから、引用発明の「LDD領域」は、「側壁スペーサ220」の下側に形成されていることが分かる。

エ LDD領域とソース/ドレイン領域は、接触して形成されていることは、技術常識である。

オ シリカガラスとBPSGはともにSiO_(2)を主成分とし、引用発明の「酸化膜216」と共通する物質(第二物質)からなることは、技術常識である。
(3-2)したがって、本願補正発明と引用発明との一致点及び相違点は、次のとおりとなる。

〈一致点〉
「集積回路装置のコンタクトにおいて、
表面を具備する基板、
前記基板の前記表面の一部の上に形成されているゲート絶縁膜、
前記ゲート絶縁膜上に形成されている多結晶シリコン層を包含するゲート電極、
前記ゲート電極上に形成されている第一物質からなるキャップ層、
前記ゲート電極の側部上及び前記基板の前記表面上で前記ゲート電極に隣接した一部の上に形成されている前記第一物質とはエッチング特性が異なる第二物質からなる層、
前記第二物質からなる層の上に形成されており且つ前記キャップ層と共に前記ゲート電極を包囲している前記第一物質からなる側壁、
前記側壁の下側で前記基板内に形成されているLDD領域、
前記LDD領域と接触して前記基板内に形成されているソース/ドレイン領域、
少なくとも前記キャップ層上に設けられている前記第二物質からなる層間誘電体層であって、前記側壁に隣接した前記基板の表面の一部である前記ソース/ドレイン領域の少なくとも一部を露出させるためにそれを貫通する開口を具備しておりその場合に前記側壁の一部も前記開口内に露出させている層間誘電体層、
を有しているコンタクト。」

〈相違点〉
相違点1
本願補正発明では、「前記基板表面において前記基板内のソース/ドレイン領域と及び前記側壁の露出部分とに接触しており且つ前記開口内に設けられて前記層間誘電体層の上表面とほぼ同一面状の上表面を具備しているドープした多結晶シリコン又はアモルファスシリコンからなる導電性プラグ」を有するのに対し、引用発明では、そのような構成を有していない点。

相違点2
本願補正発明では、「前記層間誘電体層及び前記導電性プラグ上に設けられている相互接続層」を有するのに対し、引用発明では、そのような構成が明示されていない点。

(4)相違点についての検討
(4-1)相違点1及び2について
ア 引用例1の段落【0034】?【0035】の記載から、 図6(A)の「集積回路構成体」に対して、具体的にどのような、「メタリゼーション構成体」を使用して、「所望の相互接続パターン」を形成するのか明記されていないものの、引用発明は相互接続を行う点で、引用例2に記載の技術と共通する。

イ そうすると、引用発明において、相互接続を行う手段として、それぞれ、引用例2に記載の「基板表面において前記基板内のソース/ドレイン領域と及び側壁の露出部分とに接触しており且つ開口内に設けられている導電性プラグ」及び「層間誘電体層及び導電性プラグ上に設けられている相互接続層」を採用することは、当業者が容易になし得たものである。

ウ ここで、集積回路装置のコンタクトにおいて、導電性プラグとして、「層間誘電体層の上表面とほぼ同一面状の上表面を具備しているドープした多結晶シリコン」かならるものを選択することは、例えば、以下の周知例1及び周知例2に記載されているように、本願の優先権主張の日前の常套手段である。

(周知例1:特開平5-226334号公報)
周知例1には、以下のとおり、半導体集積回路装置において、「第1の層間絶縁膜」に開口させた、「第1の接続口14の内部にのみ」に導電性プラグ(「第1のタングステンプラグ11」)を残すようにしており、該導電性プラグをその他の材質である「多結晶シリコン」を利用することが記載されているから、層間誘電体層の上表面とほぼ同一面状の上表面を具備している、ドープした多結晶シリコンからなる導電性プラグが、実質的に記載されているといえる。

「【0042】この実施例による半導体集積回路装置は、図14に示されているように、ソース・ドレイン領域となる各不純物拡散層6,ゲート酸化膜3,および該当部分でのゲート電極となる多結晶シリコン膜4によって構成されるMOSFETを有しており、当該MOSFETのゲート電極としての多結晶シリコン膜4,および各不純物拡散層6は、第1の層間絶縁膜としての順次に形成される不純物を含んだ第1のシリコン酸化膜8,第1のシリコン窒化膜9,および第1のシリコン酸化膜10を通した各第1の接続口14に埋め込まれる第1のタングステンプラグ11を介してそれぞれ第1の配線層12に接続されており、また、対応する各第1の配線層12は、同様に、第2の層間絶縁膜としての順次に形成される不純物を含んだ第2のシリコン酸化膜18,第2のシリコン窒化膜19,および第2のシリコン酸化膜20を通した各第2の接続口24に埋め込まれる第2のタングステンプラグ21を介してそれぞれ第2の配線層22に接続されている。
【0043】そして、前記各第1の配線層12については、前記第1の層間絶縁膜としての順次に形成される不純物を含んだ第1のシリコン酸化膜8,第1のシリコン窒化膜9,および第1のシリコン酸化膜10上に接する形態で設けられ、また、前記各第2の配線層22については、同様に、前記第2の層間絶縁膜としての順次に形成される不純物を含んだ第2のシリコン酸化膜18,第2のシリコン窒化膜19,および第2のシリコン酸化膜20上に接する形態で設けられており、これらの第1,第2の各層間絶縁膜は、それぞれにその平坦性が極めて高く形成されることになる。
【0044】次に、上記構成による実施例での半導体集積回路装置の製造方法の主要な工程を図1ないし図14について述べる。」
「【0046】ついで、前記第1のシリコン酸化膜10に対して、CMP法により、コロイダルシリカなどを主成分とする研磨材を流しながら、当該第1のシリコン酸化膜10での凹凸のある表面を典型的に約5分程度,機械的に研磨するが、このとき、研磨面が前記第1のシリコン窒化膜9の該当部分に達した時点で、その研磨速度が著るしく低下するため、これを検出することによって、当該第1のシリコン窒化膜9の該当する一部が露出され、かつ十分に平坦化された表面,つまり、こゝでは、平坦化された第1の層間絶縁膜が形成されるもので、このような研磨制御によるときは、研磨時間による研磨量の変化を低く抑制し得る(図5)。
【0047】引き続き、前記平坦化された第1の層間絶縁膜としての残されている第1のシリコン酸化膜10,および第1のシリコン窒化膜9の一部露出面上にあって、フォトリソグラフィー法,およびRIE法により、各不純物拡散層6,および対応する一部露出面での各多結晶シリコン膜4のそれぞれに対して各第1の接続口14を開口させ(図6)、かつ当該各第1の接続口14を含む全表面上に、気相成長法によってタングステン薄膜11aを被着させる(図7)と共に、RIE法により、該当部分をエッチング除去して各第1の接続口14の内部にのみそれぞれ第1のタングステンプラグ11を残すようにする(図8)。」
「【0053】なお、上記実施例構成,方法において、・・・上記第1,第2の各タングステンプラグ11,21についても、その他の材質,例えば、多結晶シリコン,アルミニウムなどを利用することが可能である。」

(周知例2:特開平6-310458号公報)
周知例2には、以下のとおり、半導体素子において、「SiO_(2 )膜2」の「コンタクトホール3」に、「りんドープ多結晶シリコン膜80」を形成し、「エッチバック法によりコンタクトホール3部のみに多結晶シリコンプラグ8が残るまでエッチングして表面全体を平坦にする」ことが記載されているから、層間誘電体層の上表面とほぼ同一面状の上表面を具備している、ドープした多結晶シリコンからなる導電性プラグが、実質的に記載されているといえる。

「【0001】
【産業上の利用分野】本発明は、半導体基体の所定の領域に、あるいは下層配線に絶縁膜に開けられた接触孔内でアルミニウムからなる配線を接続する半導体素子およびその製造方法に関する。」
「【0007】
【実施例】以下、図2と共通の部分に同一の符号を付した図1(a) ?(d) を引用して本発明のCMOSにおける実施例の多結晶シリコンプラグ形成工程について説明する。n形シリコン基板1には、PチャネルMOSFETのp^(+ )ソース・ドレイン領域41、NチャネルMOSFETのpウエル42およびその表面層のn^(+ )ソース・ドレイン領域43が既に形成されており、その上の多結晶シリコンからなるゲート電極7を含む0.8μmの厚さのSiO_(2 )膜2に0.6μm径のコンタクトホール3を形成する〔図1(a) 〕。次に、SiH_(4 )を1.5l/mm、PH_(3 )を0.25l/min の流量で流し、真空度2.5mbar、堆積温度600 ℃での減圧CVD法により、りん濃度7mol %のりんドープ多結晶シリコン膜80を、2.5Hの堆積時間で1μmの厚さに形成し、表面を平坦にする〔図1(b) 〕。その後、エッチバック法によりコンタクトホール3部のみに多結晶シリコンプラグ8が残るまでエッチングして表面全体を平坦にする〔図1(c) 〕。次に、通常の1μm厚さのAl蒸着 (1μm厚) とフォトプロセスを経てAl配線5が形成される〔図1(d) 〕。・・・」

エ そうすると、上記イで前述の、引用発明において、引用例2の技術を採用する際に、導電性プラグとして、「層間誘電体層の上表面とほぼ同一面状の上表面を具備しているドープした多結晶シリコン」からなる導電性プラグとすることは、上記ウの本願の優先権主張の日前の常套手段を参酌すれば、当業者が適宜選択し得る程度のものである。

オ したがって、相違点1及び2は、当業者が容易に想到し得たものである。

(4-2)請求の理由に対して
ア 審判請求人は、平成22年3月10日に提出された請求の理由において、「一方、引用文献1(特開平7-221194号)記載の発明は、本願発明とは方法及び装置において基本的な構成が異なっている。即ち、引用文献1記載の発明においては、先ず、段落番号0019において記載されているように、前提条件として、シリコンウエハ200を用意し、Nウエル及びPウエルを形成し、フィールド酸化膜を形成し、且つゲート酸化膜を成長させ、スレッシュホールド電圧の調整を行うものであり、その後に段落番号0020以下に記載されている製造プロセスを行うものであることが記載されている。即ち、図2に示されているように、シリコンウエハ200の上に、ポリシリコン210と、タングステンシリサイド212と、窒化シリコン層214とをその順番に形成している。図2においては、ポリシリコン層210がシリコンウエハ200の上に形成されている状態が示されているが、前述した如く、段落番号0019に記載されているように、シリコンウエハ200の上表面上にはゲート酸化膜が形成されていることが前提とされている。 そして、ゲートポリサイド層をパターン形成して図3(A)及び(B)の状態とさせ、次いで、図4(A)及び(B)に示されているように、再酸化ステップを行って、「ポリシリコン210及びシリサイド212の露出部分の上のみならず、活性区域の露出部分の上にも付加的な厚さの酸化膜216が成長する」(段落番号0027)というものである。従って、引用文献1記載の発明によれば、「ゲートポリサイド層をパターン形成する」(段落番号0025)と記載されているのみであり且つゲートポリサイド層とはポリシリコン層210とシリサイド層212との組合せからなる層のことであるから、ゲート酸化膜はそのままシリコンウエハ200の上表面上に残存されることは明らかである。即ち、引用文献1記載の発明によれば、ゲートを形成するためのエッチングにおいてはゲート酸化膜をエッチングするものではない。
そして、再酸化ステップによって活性区域の露出部分の上にも「付加的な厚さの酸化膜216」(段落番号0027)が形成されると記載されているので、その酸化膜216とはシリコンウエハ200のゲート酸化膜とは別であることが明らかである。何故ならば、上述した如くわざわざ「付加的な厚さ」と表現しており、そのことは、シリコンウエハ200の上にはゲート酸化膜が既に存在しており、その上に更に付加的に再酸化ステップによって付加的な厚さの酸化膜216が成長されることを意味していることは明らかだからである。
従って、引用文献1記載の発明においては、シリコンウエハ200の上表面上に形成されているゲート酸化膜を除去して、その後に再酸化ステップによってあらたに熱酸化物層を形成するものではなく、ゲート酸化膜とその上に付加的な厚さを与える酸化膜216とを形成するものである。この点において、引用文献1記載の発明は本願発明とは構成が著しく異なるものである。」と主張する。

イ しかしながら、引用例1において、「ゲート酸化膜」と「付加的な厚さの酸化膜216」が積層されているとしても、「シリコンウエハ200」の上表面上に形成された層全体としては、「第一物質とはエッチング特性の異なる第二物質からなる層」であることには変わりなく、本願補正発明との相違点とはなりえない。よって、請求人の主張は認められない。

ウ 仮に、相違点であったとしても、ゲートを形成するためのエッチングにおいて、ゲート酸化膜をエッチングすることは、例えば、以下の周知例3及び4に記載されているように、本願の優先権主張の日前の常套手段である。
そうすると、引用発明において、「ゲートポリサイド層」をパターン形成する際に、「ゲート酸化膜」をエッチングすることは、当業者が適宜実施し得る程度のものである。

(周知例3:特開平9-92830号公報)
上記周知例3には、以下の記載がある。
「【0001】
【産業上の利用分野】本発明はトランジスタに係り、特に簡単な工程で短チャンネル効果及びGIDL(Gate Induced Drain Leakage)を改善して超高集積回路に適用し易いようにしたLDD構造MOSトランジスタの製造方法に関する。」
「【0008】
【発明の実施の形態】以下、前記本発明によるトランジスタの製造方法を添付図面に基づいて詳細に説明する。図2(a)に示すように、フィールド領域と活性領域を決めて、フィールド領域のシリコン基板1上にフィールド酸化膜2を形成し、活性領域のシリコン基板1にしきい値電圧調節のチャンネルイオン注入を施して、チャンネルイオン注入領域3を形成する。ここで、4は活性領域にのみチャンネルイオンを注入するためにマスキングの役をする感光膜である。
【0009】図2(b)に示すように、感光膜4を除去し、基板の全面にゲート酸化膜5、ゲートポリシリコン膜6、及びキャップゲート酸化膜7を順次蒸着した後、フォトリソグラフィ及びエッチング工程で前記ゲート酸化膜5、ゲートポリシリコン6、及びキャップゲート酸化膜7を選択的に除去してゲート電極を形成する。・・・」

(周知例4:特開平9-148572号公報)
上記周知例4には、以下の記載がある。
「【0001】
【発明の属する技術分野】本発明は、導電パターンの側壁にサイドウォールを配置してなる半導体装置の製造方法及び半導体装置に関する。」
「【0013】
【発明の実施の形態】以下、本発明の半導体装置の製造方法をMOSトランジスタの製造方法に適用した実施形態につき、図1(A)?(C)の製造工程図を用いて説明する。先ず、図1(A)に示すように、例えばシリコンのような半導体からなる基板101上に酸化シリコン膜102を成膜し、この酸化シリコン膜102上に不純物を含有するポリシリコン膜103,WSix(タングステンシリサイド)膜104を順次成膜する。次いで、必要に応じてWSix膜104上に酸化シリコン膜105を成膜する。
【0014】その後、リソグラフィー法によって、ここでは図示しないレジストパターンを酸化シリコン膜105上に形成する。次いで、このレジストパターンをマスクにした異方性エッチング法によって、酸化シリコン膜105,WSix膜104,ポリシリコン膜103及び酸化シリコン膜102をエッチング加工する。これによって、基板101上に酸化シリコン膜102からなるゲート絶縁膜102を介してポリシリコン膜103及びWSix膜104からなるゲート電極106を形成し、このゲート電極106の上部には、酸化シリコン膜105からなるオフセット絶縁膜105を形成する。」

(5)小括
以上検討したとおり、相違点1及び2における本願補正発明の構成は、引用例2に記載の技術及び本願優先権主張の日前の常套手段を勘案することにより、当業者が容易に想到し得たものである。
したがって、本願補正発明は、引用発明及び引用例2に記載の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許を受けることができない。

(6)独立特許要件についてのまとめと補正却下の結び
以上のとおり、本願補正発明は、特許出願の際独立して特許を受けることができるものでないから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法17条の2第5項において準用する同法126条5項の規定に違反するので、同法159条1項において読み替えて準用する同法53条1項の規定により却下すべきものである。


第3 本願発明

1 以上のとおり、本件補正は却下されたので、本願の補正後の請求項10に対応する補正前の請求項13に係る発明(以下「本願発明」という。)は、平成21年5月1日に提出された手続補正書により補正された特許請求の範囲の請求項13に記載の次のとおりのものである。

「【請求項13】集積回路装置のコンタクトにおいて、
表面を具備する基板、
前記基板の前記表面の一部の上に形成されているゲート絶縁膜、
前記ゲート絶縁膜上に形成されている多結晶シリコン層を包含するゲート電極、
前記ゲート電極上に形成されている第一物質からなるキャップ層、
前記ゲート電極の側部上及び前記基板の前記表面上で前記ゲート電極に隣接した一部の上に形成されている前記第一物質とはエッチング特性が異なる第二物質からなる層、
前記第二物質からなる層の上に形成されており且つ前記キャップ層と共に前記ゲート電極を包囲している前記第一物質からなる側壁、
前記側壁の下側で前記基板内に形成されているLDD領域、
前記LDD領域と接触して前記基板内に形成されているソース/ドレイン領域、
少なくとも前記キャップ層上に設けられている前記第二物質からなる層間誘電体層であって、前記側壁に隣接した前記基板の表面の一部である前記ソース/ドレイン領域の少なくとも一部を露出させるためにそれを貫通する開口を具備しておりその場合に前記側壁の一部も前記開口内に露出させている層間誘電体層、
前記基板表面において前記基板内のソース/ドレイン領域と及び前記側壁の露出部分とに接触している前記開口内に設けられている導電性プラグ、
前記層間誘電体層及び前記導電性プラグ上に設けられている相互接続層、
を有していることを特徴とするコンタクト。」

2 引用例の記載と引用発明
引用例1の記載及び引用発明については、前記第2の3(2)で認定したとおりである。

3 対比・判断
(1)本願発明と引用発明との対比については、前記第2の3(3)で対比したとおりである。

(2)そうすると、本願発明と引用発明との一致点及び相違点は、次のとおりとなる。

〈一致点〉
「集積回路装置のコンタクトにおいて、
表面を具備する基板、
前記基板の前記表面の一部の上に形成されているゲート絶縁膜、
前記ゲート絶縁膜上に形成されている多結晶シリコン層を包含するゲート電極、
前記ゲート電極上に形成されている第一物質からなるキャップ層、
前記ゲート電極の側部上及び前記基板の前記表面上で前記ゲート電極に隣接した一部の上に形成されている前記第一物質とはエッチング特性が異なる第二物質からなる層、
前記第二物質からなる層の上に形成されており且つ前記キャップ層と共に前記ゲート電極を包囲している前記第一物質からなる側壁、
前記側壁の下側で前記基板内に形成されているLDD領域、
前記LDD領域と接触して前記基板内に形成されているソース/ドレイン領域、
少なくとも前記キャップ層上に設けられている前記第二物質からなる層間誘電体層であって、前記側壁に隣接した前記基板の表面の一部である前記ソース/ドレイン領域の少なくとも一部を露出させるためにそれを貫通する開口を具備しておりその場合に前記側壁の一部も前記開口内に露出させている層間誘電体層、
を有しているコンタクト。」

〈相違点〉
相違点1
本願発明では、「前記基板表面において前記基板内のソース/ドレイン領域と及び前記側壁の露出部分とに接触している前記開口内に設けられている導電性プラグ」を有するのに対し、引用発明では、そのような構成を有していない点。

相違点2
本願発明では、「前記層間誘電体層及び前記導電性プラグ上に設けられている相互接続層」を有するのに対し、引用発明では、そのような構成を有していない点。

(4)相違点についての検討
相違点1及び2について
ア 引用例1の段落【0034】?【0035】の記載から、 図6(A)の「集積回路構成体」に対して、具体的にどのような、「メタリゼーション構成体」を使用して、「所望の相互接続パターン」を形成するのか明記されていないものの、引用発明は相互接続を行う点で、引用例2に記載の技術と共通する。(再掲。)

イ そうすると、引用発明において、相互接続を行う手段として、それぞれ、引用例2に記載の「基板表面において前記基板内のソース/ドレイン領域と及び側壁の露出部分とに接触しており且つ開口内に設けられている導電性プラグ」及び「層間誘電体層及び導電性プラグ上に設けられている相互接続層」を採用することは、当業者が容易になし得たものである。(再掲。)

ウ したがって、相違点1及び2は、当業者が容易に想到し得たものである。


第4 結言

以上のとおり、本願発明は、引用発明及び引用例2に記載の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許を受けることができない。
したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。

よって、結論のとおり審決する。
 
審理終結日 2011-11-30 
結審通知日 2011-12-06 
審決日 2011-12-27 
出願番号 特願平10-182615
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 宇多川 勉  
特許庁審判長 齋藤 恭一
特許庁審判官 松田 成正
西脇 博志

発明の名称 集積回路装置のコンタクト及びその製造方法  
代理人 小橋 正明  

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