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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1257984
審判番号 不服2010-27604  
総通号数 151 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-07-27 
種別 拒絶査定不服の審決 
審判請求日 2010-12-06 
確定日 2012-06-07 
事件の表示 特願2004-178532「半導体装置」拒絶査定不服審判事件〔平成18年 1月 5日出願公開、特開2006- 5089〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成16年6月16日の出願であって、平成22年7月7日に手続補正がなされ、同年8月30日付けで拒絶査定がなされ、それに対して、同年12月6日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成23年12月26日付けで審尋がなされ、平成24年2月23日に回答書が提出されたものである。

2.補正の却下の決定
【補正の却下の決定の結論】
平成22年12月6日になされた手続補正を却下する。

【理由】
(1)補正の内容
平成22年12月6日になされた手続補正(以下「本件補正」という。)は、特許請求の範囲の請求項1及び明細書を補正するものであって、そのうちの補正前後の請求項1は以下のとおりである。

(補正前)
「【請求項1】
キャパシタとして機能するMOSトランジスタを有した半導体装置において、
高電位側の端子にゲートを接続したnチャネル型MOSトランジスタと、低電位側の端子にゲートを接続したpチャネル型MOSトランジスタとを有し、
前記nチャネル型MOSトランジスタのソースまたはドレインと、前記pチャネル型MOSトランジスタのソースまたはドレインとを電気的に接続し、
前記nチャネル型MOSトランジスタの基板が前記低電位側の端子に接続され、前記pチャネル型MOSトランジスタの基板が前記高電位側の端子に接続されたことを特徴とする半導体装置。」

(補正後)
「【請求項1】
キャパシタとして機能するMOSトランジスタを有した半導体装置において、
高電位側の端子にゲートを接続したnチャネル型MOSトランジスタと、低電位側の端子にゲートを接続したpチャネル型MOSトランジスタとを有し、
前記nチャネル型MOSトランジスタのソースとドレインと、前記pチャネル型MOSトランジスタのソースとドレインとは電気的に接続され、
前記nチャネル型MOSトランジスタの基板が前記低電位側の端子に接続され、前記pチャネル型MOSトランジスタの基板が前記高電位側の端子に接続されたことを特徴とする半導体装置。」

(2)新規事項追加の有無及び補正の目的の適否についての検討
(2-1)補正後の請求項1は、補正前の請求項1に係る発明における発明特定事項である「前記nチャネル型MOSトランジスタのソースまたはドレインと、前記pチャネル型MOSトランジスタのソースまたはドレインとを電気的に接続し、」を、「前記nチャネル型MOSトランジスタのソースとドレインと、前記pチャネル型MOSトランジスタのソースとドレインとは電気的に接続され、」と限定的に減縮する補正であり、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

(2-2)そして、「前記nチャネル型MOSトランジスタのソースとドレインと、前記pチャネル型MOSトランジスタのソースとドレインとは電気的に接続され、」という事項は、本願の願書に最初に添付した明細書の【0017】?【0020】及び図1、2の記載に基づく補正であり、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)に規定された新規事項の追加禁止の要件を満たしている。

(3)独立特許要件について
(3-1)はじめに
上記(2)において検討したとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項(以下「特許法第17条の2第5項」という。)において準用する同法第126条第5項の規定に適合するか否かについて、検討する。

(3-2)補正後の請求項1に係る発明
本件補正による補正後の請求項1ないし3に係る発明は、平成22年12月6日付けの手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1ないし3に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項1に係る発明(以下「補正後の発明」という。)は、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正後の請求項1として記載したとおりのものである。

(3-3)引用刊行物
(3-3-1)原査定の拒絶の理由に引用され、本願の出願前である平成6年7月8日に日本国内で頒布された刊行物である特開平6-188387号公報(以下「引用刊行物」という。)には、図1?4とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。(以下同様。)

「【0084】
【実施例】図1はこの発明の一実施例である半導体記憶装置の要部の構成を示す図である。図1において、ワード線駆動信号発生回路HSG、(単位)XデコーダADXi、ワード線ドライバWDiは図27に示すものと同一構成を備え、同じ動作を実行するため、対応する部分には同一参照符号を付し、その詳細説明は省略する。ワード線駆動信号発生回路HSGおよびワード線ドライバWDi(ワード線ドライバ回路WD)は選択ワード線を駆動するためのワード線駆動手段900を構成する。また、図1においては、図27の構成と同様、1本のワード線3と、1本のビット線2と、メモリセル1とが示される。メモリセル1は、1個の選択トランジスタ5と、メモリキャパシタ6とを含む。
【0085】昇圧ワード線駆動信号を発生するための高電圧発生回路HVGは、繰返し信号φcに応答して内部動作電源電圧Vccから高電圧Vppを発生するための昇圧部400と、、この昇圧部400が発生する高電圧を安定化するための安定化容量330を含む。安定化容量330は、この昇圧部400の出力ノード27と第2の電源電圧源(接地電位)との間に直列に接続される複数(図1においては2個)の容量性素子33aおよび33bを含む。昇圧部400は、図27に示す高電圧発生回路HVGにおいて、昇圧容量と2つのダイオード接続されたn-FETとを備える。すなわち、昇圧部400は、繰返し信号φcに応答してチャージポンプ動作により高電圧Vppを発生する。」
「【0089】図2は、図1に示す安定化容量の具体的構成を示す図である。図2に示す安定化容量は、n-FETを用いて構成されるMOSキャパシタ構造を備える。容量性素子33aおよび容量性素子33bはp型半導体基板200の表面に形成された素子分離膜(フィールド酸化膜)220により分離される。
【0090】容量性素子33aは、p型半導体基板200の表面の所定領域に形成されたn型不純物領域202aおよび202bと、不純物領域202aおよび202bの間の半導体基板200の表面上にゲート絶縁膜204を介して形成されるゲート電極203とを備える。不純物領域202aおよび202bには電極取出層208が設けられ、ゲート電極203には電極取出層231aが設けられる。
【0091】容量性素子33bは、容量性素子33aと同様、n型不純物領域212aおよび212bと、ゲート絶縁膜214を介して半導体基板200表面上に形成されるゲート電極213とを含む。不純物領域212aおよび212bに対しては電極取出層218が設けられる。また、ゲート電極213に対しては電極取出層231bが設けられる。
【0092】容量性素子33aの不純物領域202aおよび202bは、電極取出層208および電極取出層231bを介して容量性素子33bのゲート電極213に接続される。容量性素子33aのゲート電極203は、電極取出層231aを介して高電圧Vppを受けるように接続される。容量性素子33bの不純物領域212aおよび212bは電極取出層218を介して接地電位GNDを受けるように接続される。
【0093】図2に示すように、絶縁ゲート型電界効果トランジスタを利用して安定化容量を形成すれば、この半導体記憶装置において用いられる絶縁ゲート型電界効果トランジスタと同一製造工程で安定化容量を製造することができ、余分の製造工程を追加することなく、スペース効率の良い膜厚制御の優れた容量を得ることができる。この場合、製造プロセスにおいてゲート絶縁膜にばらつきが存在しても、容量分割により各容量性素子33aおよび33bそれぞれに印加される電圧は十分低い電圧に設定することができるため、絶縁特性に優れた安定化容量を実現することができる。
【0094】図3は、図2に示す安定化容量の接続構成を示すとともにその電気的等価回路を示す図である。図3(a)において容量性素子33aのゲート電極203が高電圧Vppに接続され、容量性素子33aの不純物領域がともに結合されて容量性素子33bのゲート電極213に接続され、容量性素子33bの不純物領域がともに電極取出層218を介して接地電位に接続される。これは、図3(b)に示す容量が高電圧Vppと接地電位との間に直列接続された構造と電気的に等価である。
【0095】図2に示す構成においては、n-FETを利用してMOSキャパシタを実現している。これに代えて、p-FETを利用することもできる。
【0096】図4は、図1に示す安定化容量の他の構成例を示す図である。図4(a)において、安定化容量は、高電圧Vppと接地電位との間に直列に接続されるp-FETを用いて構成される容量性素子33cおよび33dを含む。容量性素子33はその不純物領域が高電圧Vpp接続され、ゲート電極が容量性素子33dの不純物領域に接続される。容量性素子33dのゲート電極が接地電位に接続される。この構成であっても、半導体記憶装置においては、p-FETが利用されており(たとえばCMOS構成のインバータ回路)、容易に半導体記憶装置におけるp-FET製造工程と同一製造工程で容量性素子33cおよび33dを製造することができる。
【0097】図4(b)においては、安定化容量は、n-FETを用いて構成される容量性素子33aと、p-FETを用いて構成される容量性素子33dを含む。容量性素子33aのゲート電極が高電圧Vppに接続され、その不純物領域が容量性素子33dの不純物領域に接続される。容量性素子3dのゲート電極が接地電位に接続される。
【0098】図4(c)に示す安定化容量は、p-FETを用いて構成される容量性素子33cと、n-FETを用いて構成される容量性素子33bを含む。容量性素子33cの不純物領域が高電圧Vppに接続され、そのゲート電極が容量性素子33bのゲート電極に接続される。容量性素子33bの不純物領域が接地電位に接続される。
【0099】この図4(a)、(b)、および(c)に示す安定化容量の等価回路は図3(b)に示すものと同様であり、これらの場合においても直列接続された容量を用いて安定化容量を実現することができ、各容量性素子33a?33dに印加される電圧を緩和することができ、絶縁特性の優れた安定化容量を実現することができる。また、p-FETおよびn-FET両者を用いて構成する場合、この半導体記憶装置のCMOS回路部分と同一製造プロセスで作成することができ、追加の製造プロセスを付加させることなく安定な容量性素子を実現することができる。」

(3-3-2)そうすると、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。

「n-FETを用いて構成される容量性素子33aと、p-FETを用いて構成される容量性素子33dを含み、前記容量性素子33aのゲート電極が高電圧Vppに接続され、その不純物領域が前記容量性素子33dの不純物領域に接続され、前記容量性素子33dのゲート電極が接地電位に接続された、絶縁ゲート型電界効果トランジスタを用いた安定化容量。」

(3-4)対比・判断
(3-4-1)刊行物発明の「n-FET」及び「p-FET」は、各々補正後の発明の「nチャネル型MOSトランジスタ」及び「pチャネル型MOSトランジスタ」に相当する。そして、刊行物発明の「n-FET」及び「p-FET」は、ともにキャパシタとして機能することは明らかである。

(3-4-2)刊行物発明の「高電圧Vpp」及び「接地電位」は、各々補正後の発明の「高電位」及び「低電位」に相当する。

(3-4-3)刊行物発明の「容量性素子33a」「の不純物領域」及び「容量性素子33dの不純物領域」は、各々補正後の発明の「nチャネル型MOSトランジスタのソースとドレイン」及び「pチャネル型MOSトランジスタのソースとドレイン」に相当する。

(3-4-4)刊行物発明の「絶縁ゲート型電界効果トランジスタを用いた安定化容量」は、補正後の発明の「半導体装置」に相当する。

(3-4-5)そうすると、補正後の発明と刊行物発明とは、
「キャパシタとして機能するMOSトランジスタを有した半導体装置において、
高電位側の端子にゲートを接続したnチャネル型MOSトランジスタと、低電位側の端子にゲートを接続したpチャネル型MOSトランジスタとを有し、
前記nチャネル型MOSトランジスタのソースとドレインと、前記pチャネル型MOSトランジスタのソースとドレインとは電気的に接続された
ことを特徴とする半導体装置。」である点で一致し、次の点で相違する。

(相違点)補正後の発明では、「nチャネル型MOSトランジスタの基板が」「低電位側の端子に接続され、」「pチャネル型MOSトランジスタの基板が」「高電位側の端子に接続され」ているのに対し、刊行物発明では、そのような特定がなされていない点。

(3-5)判断
以下、上記相違点について、検討する。
一般に、半導体集積回路において、P型MOSFETが形成されるNウェルあるいはN基板に対して「高電位」を、N型MOSFETが形成されるPウェルあるいはP基板に対して「低電位」を印加することは、以下の周知例1?3に記載されるように、従来から当業者において常套的に行われてきている周知技術である。

(周知例1)特開2004-125683号公報の図33からは、n型MOSFETが形成されるP型基板に対してGND(接地電位)が、p型MOSFETが形成されるNウェルに対してVCC(電源電位)が印加されていることが見て取れる。

(周知例2)特開2004-55844号公報の図1及び2からは、n型MOSFETが形成されるPWL(Pウェル)に対して接地電位が、p型MOSFETが形成されるNWL(Nウェル)に対してVH(電源電位)が印加されていることが見て取れる。

(周知例3)特開平2003-115547号公報の図20からは、n型MOSFETが形成されるPwellに対して接地電位(GND)が、p型MOSFETが形成されるNwellに対して電源電位(VDDL#)が印加されていることが見て取れる。

そうすると、刊行物発明に対して、上記周知技術を勘案し、刊行物発明の「n-FET」が形成されるPウェル領域あるいはP基板に対して接地電位を、「p-FET」が形成されるNウェル領域あるいはN基板に対して高電圧Vppを、それぞれ接続することにより、補正後の発明のように、「nチャネル型MOSトランジスタの基板が」「低電位側の端子に接続され、」「pチャネル型MOSトランジスタの基板が」「高電位側の端子に接続された」構成とすることは、当業者が容易になし得たことである。
よって、上記相違点は、当業者が容易になし得た範囲に含まれる程度のものである。

(3-6)独立特許要件についてのまとめ
以上検討したとおり、補正後の発明と刊行物発明との相違点は、周知技術を勘案することにより、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際、独立して特許を受けることができない。

(4)補正の却下についてのむすび
本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。
したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成22年12月6日になされた手続補正は上記のとおり却下されたので、本願の請求項1ないし3に係る発明は、平成22年7月7日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1ないし3に記載されている事項により特定されるとおりのものであって、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正前の請求項1として記載したとおりのものである。

4.刊行物に記載された発明
これに対して、原査定の拒絶の理由に引用された刊行物には、上記2.(3-3-1)に記載したとおりの事項及び(3-3-2)において認定したとおりの発明(刊行物発明)が記載されているものと認められる。

5.判断
上記2.(2)において検討したとおり、補正後の請求項1は、補正前の請求項1に係る発明における発明特定事項である「前記nチャネル型MOSトランジスタのソースまたはドレインと、前記pチャネル型MOSトランジスタのソースまたはドレインとを電気的に接続し、」を、「前記nチャネル型MOSトランジスタのソースとドレインと、前記pチャネル型MOSトランジスタのソースとドレインとは電気的に接続され、」と限定的に減縮したものである。逆に言えば本件補正前の請求項1に係る発明(本願発明)は,補正後の発明から上記の限定をなくしたものである。
そうすると、上記2.(3)において検討したように、補正後の発明が,引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-03-29 
結審通知日 2012-04-03 
審決日 2012-04-18 
出願番号 特願2004-178532(P2004-178532)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 北島 健次
特許庁審判官 小野田 誠
酒井 英夫
発明の名称 半導体装置  
代理人 服部 毅巖  

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