ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 特17 条の２ 、４ 項補正目的 特許、登録しない。 H01L 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1258836 |
| 審判番号 | 不服2010-21033 |
| 総通号数 | 152 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-08-31 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2010-09-17 |
| 確定日 | 2012-06-21 |
| 事件の表示 | 特願2002-306271「伝送回路、CMOS半導体デバイス、及び設計方法」拒絶査定不服審判事件〔平成16年5月20日出願公開、特開2004-146403〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成14年10月21日の特許出願であって、平成21年8月3日付けの拒絶理由通知に対して同年10月7日に意見書及び手続補正書が提出されたが、平成22年6月22日付けで拒絶査定がなされた。 それに対して、同年9月17日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成23年12月2日付けで審尋がなされ、平成24年1月20日に回答書が提出された。 第2.補正の却下の決定 【補正の却下の決定の結論】 平成22年9月17日に提出された手続補正書による補正を却下する。 【理由】 1.補正の内容 平成22年9月17日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の明細書の特許請求の範囲の請求項1?20を補正して、補正後の明細書の特許請求の範囲の請求項1?20とするものであり、補正前後の請求項1及び10は各々次のとおりである。 (補正前) 「【請求項1】 予め定められた最小パルス時間以上のパルス時間を有する差動信号を、CMOS半導体内において伝送する伝送回路であって、 2本の伝送線の電位差として、前記差動信号を送出する駆動部と、 前記2本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、 ソース端子及びドレイン端子のそれぞれが、前記2本の伝送線の一方及び他方のそれぞれと電気的に接続され、かつ、ゲート端子に予め定められた電圧を受け取ることにより、前記2本の伝送線を電気的に接続して、前記駆動部の出力インピーダンスと、前記2本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記2本の伝送線のインピーダンスにおける抵抗成分を低減させる接続MOSトランジスタと を備えることを特徴とする伝送回路。」 「【請求項10】 予め定められた最小パルス時間以上のパルス時間を有する差動信号を、CMOS半導体内において伝送する伝送回路であって、 2本の伝送線の電位差として、前記差動信号を送出する駆動部と、 前記2本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、 前記駆動部の出力インピーダンスと、前記2本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記2本の伝送線を電気的に接続して、前記2本の伝送線のインピーダンスにおける抵抗成分を低減させる接続抵抗と を備えることを特徴とする伝送回路。」 (補正後) 「【請求項1】 予め定められた最小パルス時間以上のパルス時間を有する差動信号を、CMOS半導体デバイス内において伝送する伝送回路であって、 2本の伝送線の電位差として、前記差動信号を送出する駆動部と、 前記2本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、 ソース端子及びドレイン端子のそれぞれが、前記2本の伝送線の一方及び他方のそれぞれと電気的に接続され、かつ、ゲート端子に予め定められた電圧を受け取ることにより、前記2本の伝送線を電気的に接続して、前記駆動部の出力インピーダンスと、前記2本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記2本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続MOSトランジスタと を備えることを特徴とする伝送回路。」 「【請求項10】 予め定められた最小パルス時間以上のパルス時間を有する差動信号を、CMOS半導体デバイス内において伝送する伝送回路であって、 2本の伝送線の電位差として、前記差動信号を送出する駆動部と、 前記2本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、 前記駆動部の出力インピーダンスと、前記2本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記2本の伝送線を電気的に接続して、前記2本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗と を備えることを特徴とする伝送回路。」 2.補正事項の整理 本件補正による補正事項を整理すると次のとおりである。 (1)補正事項1 補正前の請求項1の「予め定められた最小パルス時間以上のパルス時間を有する差動信号を、CMOS半導体内において伝送する伝送回路であって、」を「予め定められた最小パルス時間以上のパルス時間を有する差動信号を、CMOS半導体デバイス内において伝送する伝送回路であって、」と補正して、補正後の請求項1とすること。 (2)補正事項2 補正前の請求項1の「前記2本の伝送線のインピーダンスにおける抵抗成分を低減させる接続MOSトランジスタと」を「前記2本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続MOSトランジスタと」と補正して、補正後の請求項1とすること。 (3)補正事項3 補正前の請求項8の「前記2本の伝送路のそれぞれは、前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値をCR積とし、」を「前記2本の伝送路のそれぞれは、前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値を算出し、」と補正して、補正後の請求項8とすること。 (4)補正事項4 補正前の請求項8の「前記接続MOSトランジスタは、前記CR積の上限値に応じた動作抵抗値を有すること」を「前記駆動部および前記被駆動部は、前記CR積の上限値に応じたサイズを有すること」と補正して、補正後の請求項8とすること。 (5)補正事項5 補正前の請求項9の「前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値をCR積とすること」を「前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値を算出すること」と補正して、補正後の請求項9とすること。 (6)補正事項6 補正前の請求項10の「予め定められた最小パルス時間以上のパルス時間を有する差動信号を、CMOS半導体内において伝送する伝送回路であって、」を「予め定められた最小パルス時間以上のパルス時間を有する差動信号を、CMOS半導体デバイス内において伝送する伝送回路であって、」と補正して、補正後の請求項10とすること。 (7)補正事項7 補正前の請求項10の「前記2本の伝送線のインピーダンスにおける抵抗成分を低減させる接続抵抗と を備えること」を「前記2本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗と を備えること」と補正して、補正後の請求項7とすること。 (8)補正事項8 補正前の請求項12の「前記2本の伝送路のそれぞれは、前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値をCR積とし、」を「前記2本の伝送路のそれぞれは、前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値を算出し、」と補正して、補正前の請求項12とすること。 (9)補正事項9 補正前の請求項12の「前記接続抵抗は、前記CR積の上限値に応じた動作抵抗値を有すること」を「前記駆動部および前記被駆動部は、前記CR積の上限値に応じたサイズを有すること」と補正して、補正後の請求項12とすること。 (10)補正事項10 補正前の請求項13の「前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値をCR積とすること」を「前記最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値を算出(段落0061)すること」と補正して、補正後の請求項13とすること。 (11)補正事項11 補正前の請求項14の「前記2本の伝送線のインピーダンスにおける抵抗成分を低減させる接続MOSトランジスタと を有すること」を「前記2本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記クロック信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続MOSトランジスタと を有すること」と補正して、補正後の請求項14とすること。 (12)補正事項12 補正前の請求項16の「前記2本の伝送路のそれぞれは、前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値をCR積とし、」を「前記2本の伝送路のそれぞれは、前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値を算出し、」と補正して、補正後の請求項16とすること。 (13)補正事項13 補正前の請求項16の「前記接続MOSトランジスタは、前記CR積の上限値に応じた動作抵抗値を有すること」を「前記駆動部および前記被駆動部は、前記CR積の上限値に応じたサイズを有すること」と補正して、補正後の請求項16とすること。 (14)補正事項14 補正前の請求項17の「前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値をCR積とすること」を「前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値を算出すること」と補正して、補正後の請求項17とすること。 (15)補正事項15 補正前の請求項18の「前記2本の伝送線を電気的に接続して、前記2本の伝送線のインピーダンスにおける抵抗成分を低減させる接続抵抗と を有すること」を「前記2本の伝送線を電気的に接続して、前記2本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記クロック信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗と を有すること」と補正して、補正後の請求項18とすること。 (16)補正事項16 補正前の請求項19の「前記2本の伝送路のそれぞれは、前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値をCR積とし、」を「前記2本の伝送路のそれぞれは、前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値を算出し、」と補正して、補正後の請求項19とすること。 (17)補正事項17 補正前の請求項19の「前記接続抵抗は、前記CR積の上限値に応じた動作抵抗値を有すること」を「前記駆動部および前記被駆動部は、前記CR積の上限値に応じたサイズを有すること」と補正して、補正後の請求項19とすること。 (18)補正事項18 補正前の請求項20の「前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値をCR積とすること」を「前記クロック信号の最小パルス時間から無負荷時間を減じた時間に対応する時定数の下で許容されるCR積の上限値を算出すること」と補正して、補正後の請求項20とすること。 3.新規事項の追加の有無、及び補正の目的の適否についての検討 (1)補正事項1について 補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した図面を「当初図面」といい、本願の願書に最初に添付した明細書又は図面を「当初明細書等」という。)の0024段落及び0025段落並びに当初図面の図1等に記載されているものと認められるから、補正事項1は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項という。以下同じ。)に規定する要件を満たす。 また、補正事項1は、補正前の記載をより明瞭にしたものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。 したがって、補正事項1は特許法第17条の2第4項に規定する要件を満たす。 (2)補正事項2について 補正事項2により補正された部分は、当初明細書の0040段落等に記載されているものと認められるから、補正事項2は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 また、補正事項2は、補正前の請求項1に係る発明の発明特定事項である「接続MOSトランジスタ」について技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項2は特許法第17条の2第4項に規定する要件を満たす。 (3)補正事項3について 補正事項3により補正された部分は、当初明細書の0067段落等に記載されているものと認められるから、補正事項3は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項3は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 また、補正事項3は、補正前の記載をより明瞭にしたものであるから、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。 したがって、補正事項3は特許法第17条の2第4項に規定する要件を満たす。 (4)補正事項4について 補正事項4により補正された部分は、当初明細書の0069段落等に記載されているものと認められるから、補正事項4は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項4は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 次に、補正事項4の目的について検討する。 補正事項4により、補正前の請求項8に係る発明の発明特定事項である「前記接続MOSトランジスタは、前記CR積の上限値に応じた動作抵抗値を有する」という構成が、「前記駆動部および前記被駆動部は、前記CR積の上限値に応じたサイズを有する」という構成に変更されている。 しかしながら、「前記接続MOSトランジスタ」と「前記駆動部および前記被駆動部」とは全く別の手段であるとともに、「動作抵抗値」と「サイズ」とは全く別の物理量であることが明らかであるから、補正事項4は、補正前の請求項8に係る発明の発明特定事項を削除した上で、新たな発明特定事項を付加したものである。 したがって、補正事項4は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。 また、補正事項4が特許法第17条の2第4項のその他のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。 よって、補正事項4は、特許法第17条の2第4項に規定する要件を満たさない。 (5)補正事項5について 補正事項5は、補正事項3と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。 したがって、補正事項5は、特許法第17条の2第3項及び第4項に規定する要件を満たす。 (6)補正事項6について 補正事項6は、補正事項1と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。 したがって、補正事項6は、特許法第17条の2第3項及び第4項に規定する要件を満たす。 (7)補正事項7について 補正事項7は、補正事項2と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項7は、特許法第17条の2第3項及び第4項に規定する要件を満たす。 (8)補正事項8について 補正事項8は、補正事項3と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。 したがって、補正事項8は、特許法第17条の2第3項及び第4項に規定する要件を満たす。 (9)補正事項9について 補正事項9は、補正事項4と同様に、当初明細書等に記載された事項の範囲内においてなされたものではあるが、特許法第17条の2第4項の各号に掲げるいずれの事項を目的とするものにも該当しない。 したがって、補正事項9は、特許法第17条の2第3項に規定する要件を満たすが、同法同条第4項に規定する要件を満たさない。 (10)補正事項10について 補正事項10は、補正事項3と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。 したがって、補正事項10は、特許法第17条の2第3項及び第4項に規定する要件を満たす。 (11)補正事項11について 補正事項11は、補正事項2と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項11は、特許法第17条の2第3項及び第4項に規定する要件を満たす。 (12)補正事項12について 補正事項12は、補正事項3と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。 したがって、補正事項12は、特許法第17条の2第3項及び第4項に規定する要件を満たす。 (13)補正事項13について 補正事項13は、補正事項4と同様に、当初明細書等に記載された事項の範囲内においてなされたものではあるが、特許法第17条の2第4項の各号に掲げるいずれの事項を目的とするものにも該当しない。 したがって、補正事項13は、特許法第17条の2第3項に規定する要件を満たすが、同法同条第4項に規定する要件を満たさない。 (14)補正事項14について 補正事項14は、補正事項3と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。 したがって、補正事項14は、特許法第17条の2第3項及び第4項に規定する要件を満たす。 (15)補正事項15について 補正事項15は、補正事項2と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項15は、特許法第17条の2第3項及び第4項に規定する要件を満たす。 (16)補正事項16について 補正事項16は、補正事項3と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。 したがって、補正事項16は、特許法第17条の2第3項及び第4項に規定する要件を満たす。 (17)補正事項17について 補正事項17は、補正事項4と同様に、当初明細書等に記載された事項の範囲内においてなされたものではあるが、特許法第17条の2第4項の各号に掲げるいずれの事項を目的とするものにも該当しない。 したがって、補正事項17は、特許法第17条の2第3項に規定する要件を満たすが、同法同条第4項に規定する要件を満たさない。 (18)補正事項18について 補正事項18は、補正事項3と同様に、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。 したがって、補正事項18は、特許法第17条の2第3項及び第4項に規定する要件を満たす。 (19)新規事項の追加の有無、及び補正の目的の適否についてのまとめ 以上検討したとおり、本件補正のすべての補正事項は特許法第17条の2第3項に規定する要件を満たすが、本件補正のうちの補正事項4、9、13及び17は同法同条第4項に規定する要件を満たさない。 したがって、本件補正は特許法第17条の2第4項に規定する要件を満たさない。 4.独立特許要件についての検討 (1)はじめに 上記3.において検討したとおり、本件補正は特許法第17条の2第4項に規定する要件を満たさない。 しかしながら、本件補正が特許法第17条の2第4項に規定する要件を満たすと仮定した場合においては、本件補正は同法同条同項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについても、一応検討する。 (2)補正後の発明 本願の本件補正による補正後の請求項1?20に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?20に記載されている事項により特定されるとおりのものであり、そのうちの請求項10に係る発明(以下「補正発明」という。)は、請求項10に記載されている事項により特定される、上記1.に補正後の請求項10として記載したとおりのものであって、再掲すると次のとおりである。 「【請求項10】 予め定められた最小パルス時間以上のパルス時間を有する差動信号を、CMOS半導体デバイス内において伝送する伝送回路であって、 2本の伝送線の電位差として、前記差動信号を送出する駆動部と、 前記2本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、 前記駆動部の出力インピーダンスと、前記2本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記2本の伝送線を電気的に接続して、前記2本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗と を備えることを特徴とする伝送回路。」 (3)引用刊行物に記載された発明 (3-1)本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-141783号公報(「以下「引用例」という。)には、図6と共に、次の記載がある(ここにおいて、下線は当合議体にて付加したものである。以下同じ。)。 「【0001】 【発明の属する技術分野】本発明は、集積回路およびその評価方法に関し、特に高速信号を外部に出力するドライバ回路または外部から高速信号を受信するレシーバ回路を有する集積回路およびその評価方法に関する。 【0002】 【従来の技術】集積回路間で伝送する信号伝送は、情報(データ)量の増加とともに高速化の傾向にある。更に、伝送線路数及び集積回路のピン数の増加を押さえるために、シリアル変換伝送が試みられ、そのため更に高速化の傾向を強めている。 【0003】図6は1Gbｐｓ(ギガ・ビット/秒)の高速信号伝送に対応した従来の集積回路による小信号差動伝送の構成例を示す。高速信号伝送は、ドライバ回路2を含む送信側集積回路8,伝送線路5,終端抵抗Rｏ,レシーバ回路6を含む受信側集積回路9によって行われる。 【0004】送信データS1は、ドライバ回路2内のインバータB1?B9から構成される差動化回路によって差動信号に変換される。この差動信号の正極信号はCMOS(コンプリメンタリ・メタル・オキサイドゥ・セミコンダクタ)トランジスタのM1のゲートに入力され、差動信号の負極信号はCMOSトランジスタのM2のゲートに入力される。CMOSトランジスタのM1及びM2は互いにソースカップル(ソース結合)され、このソースに電流I1が供給されている。CMOSトランジスタのM1及びM2のドレインには各々抵抗R1及びR2が電源との間に接続されている。そして、CMOSトランジスタのM2及びM1のドレインは各々ピンP1及びN1に接続され、このピンP1及びN1を通じて高速信号(P1/N1)が集積回路8から出力される。 【0005】上記ピンP1及びP2には伝送線路5が接続され、伝送線路5の受信側は終端抵抗Rｏで終端され、送信信号(P1/N1)は受信側集積回路9のピンP4及びN4に接続される。 【0006】ピンP4及びN4を通った信号(P4/N4)は各々レシーバ回路6内のCMOSトランジスタのM5及びM6のゲートに入力される。CMOSトランジスタのM5及びM6はソースカップルされ、このソースに電流I3が供給される。CMOSトランジスタのM5及びM6のドレインには、各々抵抗R5及びR6が電源間に接続され、CMOSトランジスタのM5及びM6のドレインには差動受信信号が得られ、この差動受信信号は各々信号P5及びN5として、集積回路9内部の信号処理回路(図示しない)へCMOSトランジスタ回路で取り扱いやすい様に0.5Vｐｐ程度の電圧で出力される。 【0007】上記伝送線路5には比較的廉価なツイストペア線が一般に用いられている。ツイストペア線の線間の特性インピーダンスは、100Ω程度なので、整合を取るために上記抵抗R1及びR2は50Ω、上記抵抗Rｏは100Ωにする。また、伝送振幅は0.3Vｐｐ程度が用いられるので、電流I1は12mA程度にしておく。」 (3-2)ここにおいて、0004段落の記載から、「高速信号(P1/N1)」が差動信号であることは明らかである。 したがって、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。 「1Gbｐｓ(ギガ・ビット/秒)の高速信号伝送に対応したドライバ回路2を含む送信側集積回路8、伝送線路5、終端抵抗Rｏ、及びレシーバ回路6を含む受信側集積回路9であって、 差動信号である高速信号(P1/N1)を出力する、ドレインに各々抵抗R1及びR2が電源との間に接続されているソースカップルされたCMOSトランジスタのM1及びM2を備え、 前記伝送線路5の線間の特性インピーダンスは100Ω程度であり、整合を取るために前記抵抗R1及びR2は50Ω、前記抵抗Rｏは100Ωである ドライバ回路2を含む送信側集積回路8、伝送線路5、終端抵抗Rｏ、及びレシーバ回路6を含む受信側集積回路9。」 (4)補正発明と引用発明との対比 (4-1)引用発明の「ドライバ回路2を含む送信側集積回路8、伝送線路5、終端抵抗Rｏ、及びレシーバ回路6を含む受信側集積回路9」が全体として伝送回路を構成していることは当業者にとって自明であるから、引用発明の「ドライバ回路2を含む送信側集積回路8、伝送線路5、終端抵抗Rｏ、及びレシーバ回路6を含む受信側集積回路9」は、補正発明の「伝送回路」に相当する。 また、引用発明は、「1Gbｐｓ(ギガ・ビット/秒)の高速信号伝送に対応した」ものであるから、引用発明の「ドライバ回路2を含む送信側集積回路8、伝送線路5、終端抵抗Rｏ、及びレシーバ回路6を含む受信側集積回路9」が、「1Gbｐｓ(ギガ・ビット/秒)の高速信号伝送」において用いられる最小パルス時間以上のパルスを伝送することを前提として設計されていることは明らかである。 そして、引用発明は、「差動信号である高速信号(P1/N1)」を伝送するものであるから、補正発明と引用発明とは、「『予め定められた最小パルス時間以上のパルス時間を有する差動信号を』『伝送する伝送回路』」である点で一致する。 (4-2)引用発明の「ソースカップルされたCMOSトランジスタのM1及びM2」は、「差動信号である高速信号(P1/N1)を出力する」ものであり、「差動信号」が2本の伝送線の電位差として信号の転送を行う信号であることは当業者の技術常識であるから、引用発明の「ソースカップルされたCMOSトランジスタのM1及びM2」は補正発明の「2本の伝送線の電位差として、前記差動信号を送出する駆動部」に相当する。 (4-3)引用発明の「レシーバ回路6」が、「ソースカップルされたCMOSトランジスタのM1及びM2」から出力された「差動信号である高速信号(P1/N1)」を受け取ることにより、差動信号に基づいて動作していることは当業者にとって自明であるから、引用発明の「レシーバ回路6」は補正発明の「前記2本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部」に相当する。 (4-4)補正発明の「前記駆動部の出力インピーダンスと、前記2本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記2本の伝送線を電気的に接続して、前記2本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗」について検討する。 引用発明の「終端抵抗Rｏ」が、2本の「前記伝送線路5」を電気的に接続していることは明らかであるから、引用発明の「終端抵抗Rｏ」は、補正発明の「接続抵抗」と同様に、「前記2本の伝送線を電気的に接続」するものである。 ところで、引用発明においては、「ソースカップルされたCMOSトランジスタのM1及びM2」により「差動信号である高速信号(P1/N1)を出力する」構成となっているところ、「ソースカップルされたCMOSトランジスタのM1及びM2」すなわち差動増幅器を構成する「CMOSトランジスタのM1及びM2」の出力インピーダンスが、各々のトランジスタに接続されたソース抵抗の和になることは当業者の技術常識であるから、引用発明においては、「前記駆動部の出力インピーダンス」が「抵抗R1及びR2」の和である100Ω(50Ω+50Ω)であることは明らかである。 そして、引用発明の「前記伝送線路5」を構成する2本の伝送線が、各々線路の長さに応じた何らかのインピーダンスを有していることは当業者にとって自明であるから、引用発明においては、「前記駆動部の出力インピーダンス」と「前記2本の伝送線のそれぞれのインピーダンス」の和が100Ωよりも大であることも、当業者にとって等しく自明である。 したがって、引用発明においては、100Ωである「終端抵抗Rｏ」が、「前記駆動部の出力インピーダンス」と「前記2本の伝送線のそれぞれのインピーダンス」の和よりも小さいインピーダンスを有していることは明らかである。 さらに、「終端抵抗Rｏ」が補正発明の「接続抵抗」のように、「前記2本の伝送線のインピーダンスにおける抵抗成分を低減させ」るものであることは、電気回路的にみて自明であり、また、「終端抵抗Rｏ」が補正発明の「接続抵抗」のように、「前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する」であることも、そのような値でなければ伝送回路として用をなさないものであることから自明である。 以上を総合すると、補正発明と引用発明とは、「前記駆動部の出力インピーダンスと、前記2本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記2本の伝送線を電気的に接続して、前記2本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗」を備えている点で一致する。 (4-5)したがって、補正発明と引用発明とは、 「予め定められた最小パルス時間以上のパルス時間を有する差動信号を伝送する伝送回路であって、 2本の伝送線の電位差として、前記差動信号を送出する駆動部と、 前記2本の伝送線の電位差により前記差動信号を受け取ることにより、前記差動信号に基づいて動作する被駆動部と、 前記駆動部の出力インピーダンスと、前記2本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有し、前記2本の伝送線を電気的に接続して、前記2本の伝送線のインピーダンスにおける抵抗成分を低減させて、かつ、前記差動信号の振幅を前記被駆動部が検出可能な大きさに保つ抵抗値を有する接続抵抗と を備えることを特徴とする伝送回路。」 である点で一致し、次の点で相違する。 (相違点) 補正発明は、「CMOS半導体デバイス内」の伝送回路であるのに対して、引用発明は、「送信側集積回路8」と「受信側集積回路9」との間の伝送回路である点。 (5)相違点についての当審の判断 (5-1)一般に、半導体デバイスの大規模集積化と高速化の進展に伴い、半導体デバイスの内部においても、ディスクリート回路と同様に、伝送回路を差動構成とすること、及び伝送回路におけるインピーダンス整合を考慮することは、当業者における周知技術であるところ、CMOS半導体デバイスにおいても当然例外ではなく、伝送回路を差動構成とすること、及び伝送回路におけるインピーダンス整合を考慮することは、各々、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例1及び2に記載されているように、当業者において従来から行われてきていることである。 a.周知例1:特開2001-156185号公報 上記周知例1には、図2及び3と共に次の記載がある。 「【0001】 【発明の属する技術分野】本発明は、一般的に、集積回路に関し、更に特定すれば集積回路内における差動信号ラインの均合(balancing)に関するものである。」 「【0010】図2は、本発明による差動対の撚り合わせ構造(twist configuration)の一実施例を示す。信号ラインBL,BLBは、例えば、集積回路メモリ内における差動信号を搬送し比較的長い距離にわたってほぼ平行に走る多くの信号ラインの内の2本である。」 「【0015】図3は、図2に示した、撚り合わせたビット・ラインを含む集積回路メモリをブロック図形態で示す。メモリ20は、CMOSで実施した同期集積回路SRAMである。CMOS集積回路は、同じ集積回路上に多数のCMOS(相補金属酸化物半導体)トランジスタを含む回路である。」 したがって、上記周知例1には、CMOSで実施した同期集積回路SRAMにおいて、差動信号ラインを用いて伝送回路を構成することが記載されているものと認められる。 b.周知例2:特開平1-169946号公報 上記周知例2には、第2図と共に次の記載がある。 「第2図は本発明の第1の実施例に係る半導体集積回路図であり、CMOSインバータ回路を示している。 図において、T_(21)、T_(23)はｐチャンネル型MOSトランジスタであり、T_(22)、T_(24)はnチャンネル型MOSトランジスタである。L_(1)は信号線であり、超低抵抗材料を用いた配線(超低抵抗配線)である。RL_(1)は終端抵抗であり、特性抵抗50Ωに等しい抵抗値である。V_(CC)は電源電圧であり、例えばV_(CC)=3Vとし、各MOSトランジスタT_(21)?T_(24)の閾値電圧V_(ｔh)は0.8Vである。なお、終端抵抗RL_(1)には、電源電圧V_(CC)の1/2の中間電位1.5Vを供給している。また、この回路の場合、オン状態での各MOSトランジスタT_(21)?T_(24)等の駆動デバイスの内部抵抗は、信号線L_(1)の特性抵抗(50Ω)に等しくするように素子寸法を設定している。 これにより、終端抵抗RL_(I)=50Ωとインピーダンスマッチングをして反射波を吸収している。」 ここにおいて、第2図に記載された2個のCMOSインバータ回路とそれらを結ぶ信号線L_(1)とからなる回路が伝送回路を構成していること、及び駆動部を構成するMOSトランジスタT_(21)及びT_(22)の内部抵抗が駆動部の出力抵抗(出力インピーダンス)として作用することは当業者にとって明らかであるから、上記周知例2には、2個のCMOSインバータ回路とそれらを結ぶ信号線L_(1)とからなる回路からなる伝送回路において、駆動部の出力抵抗(出力インピーダンス)及び終端抵抗RL_(I)を信号線L_(1)の特性抵抗(特性インピーダンス)と整合させることが記載されているものと認められる。 (5-2)したがって、引用発明に接した当業者であれば、引用発明に係るインピーダンス整合の技術をCMOS半導体デバイスに適用し、CMOS半導体デバイス内における伝送回路において、伝送線路の特性インピーダンスと駆動部の抵抗(出力インピーダンス)及び終端抵抗とを整合させるようにすること、換言すれば、駆動部の出力抵抗(出力インピーダンス)、伝送線路の特性インピーダンス及び終端抵抗が各々等しくなるようにすることは容易になし得たことである。 そして、そのようにした場合においては、上記(4)(4-4)において検討したとおり、終端抵抗と駆動部の出力抵抗(出力インピーダンス)とが等しいのであるから、終端抵抗が駆動部の出力抵抗(出力インピーダンス)と伝送線路のそれぞれのインピーダンスとの和よりも小さくなること、すなわち、補正発明のように、「前記駆動部の出力インピーダンスと、前記2本の伝送線のそれぞれのインピーダンスとの和より小さなインピーダンスを有」することとなることは自明である。 したがって、補正発明と引用発明との相違点は、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のことであるから、補正発明は、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものである。 (6)独立特許要件についてのまとめ 以上検討したとおり、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。 したがって、本件補正は、補正後の特許請求の範囲の請求項10に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。 5.補正の却下の決定のむすび 以上検討したとおり、本件補正は、特許法第17条の2第4項に規定する要件を満たしておらず、また、たとえ本件補正が当該要件を満たすと仮定した場合であっても、本件補正は、同法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。 したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3.本願発明についての検討 平成22年9月17日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?20に係る発明は、平成21年10月7日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?20に記載されている事項により特定されるとおりのものであり、そのうちの請求項10に係る発明(以下「本願発明」という。)は、請求項10に記載されている事項により特定される、上記第2.1.に補正前の請求項10として記載したとおりのものである。 一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-141783号公報(引用例)には、上記第2.4.(3)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。 そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。 したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。 第4.むすび 以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2012-04-20 |
| 結審通知日 | 2012-04-24 |
| 審決日 | 2012-05-09 |
| 出願番号 | 特願2002-306271(P2002-306271) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
P 1 8・ 575- Z (H01L) P 1 8・ 57- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 棚田 一也 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
近藤 幸浩 西脇 博志 |
| 発明の名称 | 伝送回路、CMOS半導体デバイス、及び設計方法 |
| 代理人 | 龍華国際特許業務法人 |