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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 G11C
管理番号 1260360
審判番号 不服2011-5516  
総通号数 153 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-09-28 
種別 拒絶査定不服の審決 
審判請求日 2011-03-11 
確定日 2012-07-19 
事件の表示 特願2004-301258「半導体試験システム」拒絶査定不服審判事件〔平成18年 4月27日出願公開、特開2006-114149〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成16年10月15日の出願であって、平成22年2月9日付けの拒絶理由通知に対して、同年4月16日に手続補正書及び意見書が提出されたが、同年12月8日付けで拒絶査定がされ、これに対し、平成23年3月11日に審判請求がされるとともに手続補正書が提出され、同年11月7日付けの当審よりの審尋に対して、同年12月27日に回答書が提出されたものである。


第2.平成23年3月11日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定

[補正却下の決定の結論]
本件補正を却下する。

[理由]
1.本件補正の内容
本件補正は、特許請求の範囲を補正するものであり、以下のとおりである。

〈補正事項a〉
本件補正前の請求項1の「前記試験装置」が、本件補正後の請求項1においては、「ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」と補正する。

〈補正事項b〉
本件補正前の請求項2の「前記試験装置」における、「ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」との発明特定事項を削除する。

〈補正事項c〉
本件補正前の請求項5?8を削除する。

補正事項a?cは、いずれも、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものと認められるから、次に、その補正目的の適否について検討する。

2.補正目的の適否
(1)補正事項aについて
補正事項aは、本件補正前の請求項1の「前記試験装置」が、「ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」ものであることを限定するものである。
したがって、補正事項aについての本件補正は、特許請求の範囲の減縮(発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。)を目的とする補正に該当する。

(2)補正事項bについて
補正事項bにより、本件補正後の請求項2においては、本件補正前の請求項2の「前記試験装置」における「ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」という発明特定事項が削除された。
しかし、前記削除された発明特定事項は、本件補正後の請求項2が引用する本件補正後の請求項1に追加されたから、補正事項bは、本件補正後の請求項2を変更する補正ではない。

(3)補正事項cについて
補正事項cについての本件補正は、請求項の削除を目的とする補正に該当する。

(4)補正目的の適否のまとめ
したがって、本件補正は、特許請求の範囲の減縮(発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。)及び請求項の削除を目的とする補正に該当する。
よって、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定に適合している。

以上のように、本件補正後の請求項1についての本件補正が、特許請求の範囲の減縮(発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。)を目的とする補正に該当するから、次に、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか否かを、本件補正後の請求項1に係る発明(以下「本件補正発明」という。)について検討する。

3.独立特許要件を満たすかどうかの検討
(1)本件補正発明
本件補正発明は、次のとおりである。

【請求項1】
「冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置と、
前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有し、前記試験装置から独立して設けられた冗長救済判定装置とを有し、
複数の前記試験装置と前記冗長救済判定装置とが互いにネットワークを介して接続され、前記試験装置から前記冗長救済判定装置に前記フェイル情報が送信され、
前記試験装置は、ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する
ことを特徴とする半導体試験システム。」

(2)引用例の表示
引用例1:特開2000-298998号公報

(3)引用例1の記載と引用発明
(3-1)引用例1の記載
原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された刊行物である、特開2000-298998号公報(以下「引用例1」という。)には、「不良解析システム、致命不良抽出方法及び記録媒体」(発明の名称)に関して、図面とともに、次の記載がある(下線は、参考のため、当審において付したもの。以下、他の刊行物についても同様である。)。

ア.発明の背景等
・「【0001】
【発明の属する技術分野】この発明は、各々が複数のメモリセルを有するチップが複数個形成される半導体ウェハの致命不良を自動的に抽出する不良解析システムに関するものである。」

・「【0002】
【従来の技術】複数のメモリセル(一般に行及び列で特定されるマトリックス状に配置されている)を有する半導体チップが複数個形成されている半導体ウェハの不良解析方法として、テスタ(「LSIテスタ」とも称される)を用いる方法が一般的に知られている。この方法は、半導体ウェハ内のすべてのメモリセルに対して電気的特性に関するテストを行い、その結果検出されたメモリセル不良を、行方向に沿ったｘ座標及び列方向に沿ったｙ座標で規定される座標空間内に、不良パターン(一般にフェイルビットマップ(以下、単に「FBM」と略称する))の形式で表示し、このFBMを用いて不良原因を推定するものである。
【0003】通常、複数のメモリセルを有する半導体チップでは、不良メモリセルを救済するための冗長(置換)用のメモリセルを有しており、この冗長用メモリセルによる救済可能な範囲で不良メモリセルを救済することが可能である。このため、複数のメモリセルを有する半導体チップにおける不良は、救済できる不良と救済できない不良とに区分することができる。ここで、救済できる不良は歩留まりに影響しない不良、救済できない不良は歩留まりを低下させる致命不良とそれぞれ置き換えることができ、救済できない不良(以下、「致命不良」と称する場合あり)がどのようなものかを知ることは、各々が複数のメモリセルを有する半導体チップが複数個形成されている半導体ウェハの不良解析を行う上で非常に重要である。」

・「【0004】
【発明が解決しようとする課題】しかし、上述した致命不良がどのようなものかを知るために、従来、不良解析エンジニアがFBM情報から手作業で致命不良を抽出することしか行っておらず、時間がかかりすぎ、また、サンプリング数も限定されてしまう問題点があった。
【0005】この発明は、上記問題点を解消するためになされたもので、人手によらず自動的に致命不良の原因究明が可能な不良解析システムを提供することを目的とする。」

イ.実施の形態1のハード構成
・「【0024】
【発明の実施の形態】＜＜実施の形態1＞＞
＜ハード構成＞図1はこの発明の実施の形態1である不良解析システムのシステム構成を示すブロック図である。図1に示すようなネットワーク上にLSIテスタ1、データ解析用EWS2が設けられ、LSIテスタ1は解析用の半導体ウェハの複数のチップにおける置換用メモリセルを除くメモリセルに対して電気的特性に関するテストをチップ単位に行い、メモリセル不良を検出したテスト結果を生成する。
【0025】LSIテスタ1に備え付けられたテスタ用コンピュータ1Aは、LSIテスタ1より得たテスト結果に基づき、不良メモリセルを不良ビット情報として表現したFBM情報が集計される。データ解析用EWS(Engineering Work Station)2はテスタ用コンピュータ1Aで集計されたFBM情報に基づき、後述する致命不良自動抽出処理を行う。なお、データ解析用EWS2はCD-ROM5等の記録媒体に記録されたプログラムを実行することもできる。
【0026】テスタ用コンピュータ1A及びデータ解析用EWS2はそれぞれ対応のコネクタ12に接続され、各コネクタ12,12間がケーブル13で接続されることにより、テスタ用コンピュータ1A,データ解析用EWS2間でデータの授受が可能となる。なお、ケーブル13の終端部にはターミナル14が設けられる。」

ウ.実施の形態1の致命不良抽出方法
・「【0027】＜方法＞
＜全体処理＞図2及び図3は、実施の形態1の不良解析システムによる致命不良自動抽出処理(方法)の全体処理の流れを示すフローチャートである。以下、同図を参照して、実施の形態1の致命不良自動抽出方法を説明する。なお、以下に述べる致命不良自動抽出方法は、テスタ用コンピュータ1Aで集計されたFBM情報をデータ解析用EWSには取り込むステップを実行した後に行われる。
【0028】まず、ステップS1で、解析用ウェハ毎に設定される品種毎のルールを設定して、チップサイズをn×mビットに、置換最小単位をn1×m1ビットに、Xライン置換対象エリアをnｘ×mｘピクセルに、Yライン置換対象エリアをnｙ×mｙピクセルに、Xライン置換対象ピクセル数をaピクセルに、Yライン置換対象ピクセル数をbピクセルにそれぞれ設定する。以下、各設定ルールの詳細を説明する。なお、Xライン置換対象エリア,Yライン置換対象エリア間でmｘ＞mｙ、nｘ＜nｙの関係を満足している。
【0029】チップサイズ(ｘ×ｙビット)は、図8に示すように、1チップ内にマトリックス状に配置されているメモリセルのX方向及びY方向それぞれのビット数で規定される。図8のではX方向にnビット、Y方向にmビットのn×mのマトリックスを示している。
【0030】置換最小単位(ｘ×ｙビット)は、置換を行うときの最小のX方向及びY方向のライン幅(このライン幅単位で置換は行われる)を意味する。例えば、置換最小単位が3×3ビットの場合、図9に示すように、9個(3×3)のビット領域BAが1つの置換最小単位となり、これが1単位のピクセル領域PAとなる。
【0031】Xライン置換対象エリア(ｘ×ｙピクセル)における「Xライン」とは共通のXアドレスを持つラインのことを意味し、Xライン置換対象エリアは、Xライン用の冗長メモリセルが置き換えることができる範囲を意味する。例えば、置換最小単位が3×3ビットで、Xライン置換対象エリアが2×4ピクセルの場合、図9に示すように、8個(2×4)のピクセル領域PAによってXライン置換対象エリアが規定される。
【0032】Yライン置換対象エリア(ｘ×ｙピクセル)における「Yライン」とは、共通のYアドレスを持つラインのことを意味し、Yライン置換対象エリアは、Yライン用の冗長メモリセルが置き換えることができる範囲を意味する。例えば、置換最小単位が3×3ビットで、Yライン置換対象エリアが5×1ピクセルの場合、図10に示すように、6個(6×1)のピクセル領域PAによってYライン置換対象エリアYAが規定される。
【0033】Xライン置換可能ピクセル数とは、Xライン置換対象エリア内で置き換えることができるXライン用の冗長メモリセルの本数を置換最小単位のX方向ビットで割り算したものである。Xライン方向の置換能力を表している。
【0034】Yライン置換可能ピクセル数とは、Yライン置換対象エリア内で置き換えることができるYライン用の冗長メモリセルの本数を置換最小単位のY方向ビットで割り算したものであり、Yライン方向の置換能力を表している。
【0035】ステップS1が終了すると、ステップS2で対象チップを選択した後、ステップS3で、図11に示すように、対象チップにおけるFBMを置換最小単位(n1×m1)で縮退する。
【0036】次に、ステップS4において、図12に示すように、図11で示したFBM上にXライン置換対象エリア(nｘ×mｘピクセル)を設定するとともに、各Xライン置換対象エリア毎にXライン置換可能ピクセル数(a)を設定する。すなわち、Xライン置換対象エリアをX(aｘ,aｙ)で表現するとともに、｛a(aｘ,aｙ)=a;aｘ=1?n/(n1・nｘ),aｙ=1?m/(m1・mｘ)｝となるように設定する。
【0037】次に、ステップS5において、図13に示すように、図11で示したFBM上にYライン置換対象エリア(nｙ×mｙピクセル)を設定するとともに、各Yライン置換対象エリア毎にYライン置換可能ピクセル数(b)を設定する。すなわち、Yライン置換対象エリアをY(bｘ,bｙ)で表現するとともに、｛(b(bｘ,bｙ)=b;bｘ=1?n/(n1・nｙ),bｙ=1?m/(m1・mｙ)｝となるように設定する。
【0038】次に、ステップS6で、Yライン方向の仮想置換能力を示す変数αにYライン置換可能ピクセル数bを,Xライン方向の仮想置換能力を示す変数βにXラインの置換可能ピクセル数aをそれぞれ入力して、変数α,βの初期設定を行う。後述するように、これら変数α,βをそれぞれb,aからゼロにかけて変化させることにより複数の仮想設定置換能力を設定することができる。
【0039】次に、ステップS7で、不良メモリセルの救済判定順をXライン優先で行うのかYライン優先で行うのかを判定し、Xライン優先で行う場合はステップS8aに、Yライン優先で行う場合はステップS8bに進む。なお、救済判定順は予め初期設定しておいても良い。
【0040】まず、Xライン優先で行う処理について説明する。ステップS8aで、Yライン方向の不良を考慮したXラインの救済処理を行い、次に、ステップS9aで、Xライン方向の不良を考慮しYラインの救済判定処理を行う。
【0041】その後、ステップS10aで、α=β=0か否かを判定し、α=β=0でなければ、ステップS11aに移行し、α=β=0であればステップS14に移行する。
【0042】ステップS11aでα=βか判定し、α=βの場合にはステップS12aに移行し、α=βでなければステップS13aに移行する。
【0043】ステップS12aは、α、βからそれぞれ1ずつ減算した後、ステップS8aに戻る。一方、ステップS13aは、αのほうがβよりも大きければαのみ1減算し、βのほうがαよりも大きければβのみ1減算する処理を行った後、ステップS8aに戻る。以降、ステップS10aで、α=β=0が判定されるまで、ステップS8a?S13aを繰り返す。
【0044】次に、Yライン優先で行う処理について説明する。ステップS8bで、Xライン方向の不良を考慮しYラインの救済判定処理を行い、次に、ステップS9bで、Yライン方向の不良を考慮しXラインの救済判定処理を行う。
【0045】その後、ステップS10bで、α=β=0か否かを判定し、α=β=0でなければ、ステップS11bに移行し、α=β=0であればステップS14に移行する。
【0046】ステップS11bでα=βか判定し、α=βの場合にはステップS12bに移行し、α=βでなければステップS13bに移行する。
【0047】ステップS12bは、α、βからそれぞれ1ずつ減算した後、ステップS8bに戻る。一方、ステップS13bは、αのほうがβよりも大きければαのみ1減算し、βのほうがαよりも大きければβのみ1減算する処理を行った後、ステップS8bに戻る。以降、ステップS10bで、α=β=0が判定されるまで、ステップS8b?S13bを繰り返す。
【0048】これらの、別方向のラインを考慮した救済判定処理を行うステップ(ステップS8a,S8b,S9a及びS9b)の内容に関しては後に詳述する。上述したXライン優先あるいはYライン優先で行う処理が終了するとステップS14に移行する。
【0049】ステップS14では、救済不能と判断された不良ビット情報で規定される領域の不良形状の分類処理を行い、ステップS15で、このチップが最後のチップか判定し、最後のチップならステップS17に移行し、最後でなければステップS16で次のチップを選択した後、ステップS3に戻る。以降、ステップS15で最後のチップと判定されるまで、ステップS3?S16を繰り返す。
【0050】ステップS15で最後チップであると判定されると、ステップS17で、1ウェハあたりの致命不良ビット情報の集計処理を出力し、致命不良自動抽出処理を終了する。」

・「【0051】＜Xライン救済判定処理＞図4及び図5は、前述したYライン方向の不良を考慮したXラインの救済判定処理を行うステップ(S8a,S9b)の処理内容の詳細を示すフローチャートである。以下、図4及び図5を参照して、Yライン方向の不良を考慮したXラインの救済判定処理の流れを説明する。
【0052】まず、ステップS21で、置換最小単位(n1×m1)で縮退したFBMを図14に示すように、(1×mｙピクセル)毎に区切り、そのエリア内の不良数を検証し、不良数がαを越えていれば不良な第1の縮退ピクセルとして縮退し、不良数がα以下あれば正常な第1の縮退ピクセルとして縮退しながら、図15に示すような縮退FBMを作成する。したがって、図15に示した各第1の縮退ピクセルは、不良あるいは正常な縮退ピクセルとして識別可能である。
【0053】次に、ステップS22では、ステップS21で縮退したFBMをさらに1×(mｘ/mｙ)ピクセルで縮退し、図16に示すように、Xラインの置換最小単位のY方向が1つの領域で表現される第2の縮退ピクセルからなる縮退FBMを作成する。なお、第1の縮退ピクセル中の少なくとも1つのピクセルが不良ピクセルの場合は縮退後の第2の縮退ピクセルも不良となる。
【0054】次に、ステップS23で、aｘ,aｙに“1”を代入して初期設定を行う。続いて、ステップS24で、置換可能ピクセル数a(aｘ,aｙ)が“0”未満か“0”以上かを判定し、0未満であればX(aｘ,aｙ)で表現されるXライン置換対象エリアの救済は不可能と判断して次のエリアに進むためステップS33に移行し、0以上であればX(aｘ,aｙ)で表現されるXライン置換対象エリアXA(図17参照)の冗長用のメモリセルが残っており、救済可能と判断して次のステップS25に進む。
【0055】ステップS25では、X(aｘ、aｙ)に該当するXライン置換対象エリア内の不良ピクセル数をカウントし、置換可能ピクセル数a(aｘ、aｙ)からカウントした不良ピクセル数を減算する。
【0056】次に、ステップS26で、ステップS25の減算処理後の置換可能ピクセル数a(aｘ、aｙ)の値が0未満(負)か0以上かを判定し、0以上であれば、正常救済可能と判断し、ステップS27で、X(aｘ、aｙ)で表現されるXライン置換対象エリア内の不良ピクセル内で発生している不良ビットの情報を消去し、次のXライン置換対象エリアを検証するためステップS33に進む。
【0057】一方、ステップS26で0未満であると判定されれば、ステップS28で、α、βの値が初期値(すなわち、α=b、β=a)であるか判定する。ここでα、βの値が初期値であれば、絶対救済不可能と判断し、ステップS29で、不良ピクセルのある場所を救済不可不良発生場所(致命不良ビット情報)としてデータ解析用EWS2内の所定の記憶部に記憶し、X(aｘ、aｙ)で表現されるXライン置換対象エリア内の不良ビット情報を消去し、次のXライン置換対象エリアを検証するためステップS33に進む。
【0058】一方、ステップS28でα、βが初期値以外であると判定されれば、さらに、ステップS30で、救済判定順がXライン優先で行っているのかYライン優先で行っているのかを判定する。
【0059】ここで救済判定順がYライン優先で行っている場合は、Xライン救済が最後の救済処理であるため絶対救済不可能と判断し、ステップS31で、X(aｘ、aｙ)で表現されるXライン置換対象エリア全体を救済不可不良発生場所(致命不良ビット情報)としてデータ解析用EWS2内の所定の記憶部に記憶し、このXライン置換対象エリア内の不良ビット情報を消去し、次のXライン置換対象エリアを検証するためステップS33に進む。
【0060】一方、ステップS30で救済判定順がXライン優先で行っていると判定されれば、Yラインで救済できる可能性が残っていると判断し、ステップS32で、不良ピクセル内の不良ビット数をカウントし、不良ビットを多くもつピクセルから、救済可能なピクセル数(ステップS25で減算する前の本数)分の不良ピクセルを選択し、その中にある不良ビット情報を消去し、ステップS33に進む。
【0061】ステップS33で、次のXライン置換対象エリアに検証対象を変えるため、aｘを“1”インクリメントする。そして、ステップS34で、aｘの値が｛n/(n1・nｘ)｝(=aｘの最大値)以下であるか否かを判定し、aｘ≦｛n/(n1・nｘ)｝の場合はステップS24に戻り、次のXライン置換対象エリアの救済判定を行う。以降、ステップS34でaｘ＞｛n/(n1・nｘ)｝と判定されるまで、ステップS24?S34を繰り返す。
【0062】ステップS34でaｘ＞｛n/(n1・nｘ)｝と判定されると、aｘに関しては一ライン分完了したと判断し、ステップS35でaｘを初期値(1)に戻し、aｙを“1”インクリメントする。
【0063】そして、ステップS36で、aｙの値に関して｛m/(m1・mｘ)｝(=aｙの最大値)以下か否かを判定し、aｙ≦｛m/(m1・mｘ)｝の場合はステップS24に戻り、次のXライン置換対象エリアの救済判定を行う。以降、ステップS36でaｙ＞｛m/(m1・mｘ)｝と判定されるまで、ステップS24?S36を繰り返す。
【0064】最終的に、ステップS36でaｙ＞｛m/(m1・mｘ)｝を判定されると、1チップ内の全Xライン置換対象エリアの救済判定処理を完了したことになるため、本処理を終了する。」

・「【0065】＜Yライン救済判定処理＞図6及び図7は、前述したXライン方向の不良を考慮したYラインの救済判定処理を行うステップ(S8b,S9a)の処理内容を示すフローチャートである。以下、図6及び図7を参照して、Xライン方向の不良を考慮したYラインの救済判定処理の流れを説明する。
【0066】まず、ステップS41で、置換最小単位(n1×m1)で縮退したFBMを図18に示すように、(nｘ×1ピクセル)毎に区切り、そのエリア内の不良数を検証し、不良数がαを越えていれば不良な第3の縮退ピクセルとして縮退し、不良数がα以下あれば正常な第3の縮退ピクセルとして縮退しながら、図19に示すような縮退FBMを作成する。したがって、図19に示した各第3の縮退ピクセルは、不良あるいは正常の縮退ピクセルとして識別可能である。
【0067】次に、ステップS42では、ステップS41で縮退したFBMをさらに(nｙ/nｘ)1×ピクセルで縮退し、図20に示すように、Yラインの置換最小単位のX方向が1ピクセルで表現される第4の縮退ピクセルからなる縮退FBMを作成する。なお、第3の縮退ピクセル中の少なくとも1つのピクセルが不良ピクセルの場合は縮退後の第4の縮退ピクセルも不良となる。
【0068】次に、ステップS43で、bｘ,bｙに“1”を代入する。続いて、ステップS44で、置換可能ピクセル数b(bｘ,bｙ)が“0”未満か“0”以上かを判定し、0未満であればY(bｘ,bｙ)で表現されるYライン置換対象エリアの救済は不可能と判断して次のエリアに進むためステップS53に移行し、0以上であればY(bｘ,bｙ)で表現されるYライン置換対象エリアYA(図21参照)の冗長用のメモリセルが残っており、救済可能と判断して次のステップS45に進む。
【0069】ステップS45では、Y(bｘ、bｙ)に該当するYライン置換対象エリア内の不良ピクセル数をカウントし、置換可能ピクセル数b(bｘ、bｙ)からカウントした不良ピクセル数を減算する。
【0070】次に、ステップS46で、ステップS45の減算処理後の置換可能ピクセル数b(bｘ、bｙ)の値が0未満(負)か0以上かを判定し、0以上であれば、正常救済可能と判断し、ステップS47で、Y(bｘ、bｙ)で表現されるYライン置換対象エリア内の不良ピクセル内で発生している不良ビットの情報を消去し、次のYライン置換対象エリアを検証するためステップS53に進む。
【0071】一方、ステップS46で0未満であると判定されれば、ステップS48で、α、βの値が初期値(すなわち、α=b、β=a)であるか判定する。ここでα、βの値が初期値であれば、絶対救済不可能と判断し、ステップS49で、不良ピクセルのある場所を救済不可不良発生場所(致命不良ビット情報)としてデータ解析用EWS2内の所定の記憶部に記憶し、Y(bｘ、bｙ)で表現されるYライン置換対象エリア内の不良ビット情報を消去し、次のYライン置換対象エリアを検証するためステップS53に進む。
【0072】一方、ステップS48でα、βが初期値以外でないと判定されれば、さらに、ステップS50で、救済判定順がYライン優先で行っているのかXライン優先で行っているのかを判定する。
【0073】ここで救済判定順がXライン優先で行っている場合は、Yライン救済が最後の救済処理であるため絶対救済不可能と判断し、ステップS51で、Y(bｘ、bｙ)で表現されるYライン置換対象エリア全体を救済不可不良発生場所(致命不良ビット情報)としてデータ解析用EWS2内の所定の記憶部に記憶し、このYライン置換対象エリア内の不良ビット情報を消去し、次のYライン置換対象エリアを検証するためステップS53に進む。
【0074】一方、ステップS50で救済判定順がYライン優先で行っていると判定されれば、Xラインで救済できる可能性が残っていると判断し、ステップS52で、不良ピクセル内の不良ビット数をカウントし、不良ビットを多くもつピクセルから、救済可能なピクセル数(ステップS45で減算する前の本数)分の不良ピクセルを選択し、その中にある不良ビット情報を消去し、ステップS53に進む。
【0075】ステップS53で、次のYライン置換対象エリアに検証対象を変えるため、bｘを“1”インクリメントする。そして、ステップS54で、bｘの値が｛n/(n1・nｙ)｝(=bｘの最大値)以下であるか否かを判定し、bｘ≦｛n/(n1・nｙ)｝の場合はステップS44に戻り、次のYライン置換対象エリアの救済判定処理を行う。以降、ステップS54でbｘ＞｛n/(n1・nｙ)｝と判定されるまで、ステップS44?S54を繰り返す。
【0076】ステップS54でbｘ＞｛n/(n1・nｙ)｝と判定されると、bｘに関しては一ライン分完了したと判断し、ステップS55でbｘを初期値(1)に戻し、bｙを“1”インクリメントする。
【0077】そして、ステップS56で、bｙの値に関して｛m/(m1・mｙ)｝(=bｙの最大値)以下か否か判定し、bｙ≦｛m/(m1・mｙ)｝の場合はステップS44に戻り、次のYライン置換対象エリアの救済判定を行う。以降、ステップS56でbｙ＞｛m/(m1・mｙ)｝と判定されるまで、ステップS44?S56を繰り返す。
【0078】最終的に、ステップS56でbｙ＞｛m/(m1・mｙ)｝を判定されると、1チップ内の全Yライン置換対象エリアの救済判定を完了したことになるため、本処理を終了する。」

・「【0079】＜効果＞このように、実施の形態1の不良解析システムは、LSIテスタ1にて解析用ウェハの電気的テストを行ったテスト結果と取り込んで、データ解析用EWS2上で図2?図7で示した致命不良自動抽出処理を自動的に実行することにより、従来、人間が手作業で行っていた致命不良抽出を自動的に行うことができる。
【0080】この際、Xライン救済判定処理はYライン方向の不良を考慮して行い、Yライン救済判定処理はXライン方向の不良を考慮して行われるため、比較的精度の高い致命不良ビット情報を得ることができる。
【0081】さらに、Yライン及びXライン置換能力で決定される最大能力(b,a)からゼロにかけてYライン及びXライン設定仮想置換能力を示すα,βが順次設定されるため、実際のYライン及びXライン置換能力にそって細かくYライン方向及びXライン方向の不良を考慮したX方向及びY方向救済判定処理をそれぞれ行うことができ、その結果、正確な致命不良ビット情報を得ることができる。」

(3-2)引用発明
ウの段落【0027】?【0050】には、「データ解析用EWS2」が行う「致命不良自動抽出処理」とは、テスタ用コンピュータ1Aで集計されたFBM情報に基づき、対象チップを選択し、選択された対象チップにおけるFBM情報を置換最小単位で縮退させ、不良メモリセルの救済判定順をXライン優先で行うのかYライン優先で行うのかを判定した後に、「Xライン救済判定処理」ないし「Yライン救済判定処理」を前記判定した優先の順序で行い、「Xライン救済判定処理」及び「Yライン救済判定処理」をすべてのチップについて実行する処理であることが記載されている。
また、ウの段落【0031】、【0033】及び【0051】?【0064】には、前記「Xライン救済判定処理」とは、置換最小単位で縮退したFBM情報を(1×mｙピクセル)の各エリアに区切り、そのエリア内の不良数を検証して、Xライン置換対象エリア内で置き換えることができる冗長用メモリセルの本数を置換最小単位のXライン方向ビットで割り算した数が“0”未満か“0”以上かを判定し、“0”未満であれば前記Xライン置換対象エリアの救済は不可能と判断し、“0”以上であればXライン置換対象エリアの冗長用メモリセルが残っており救済可能と判断する処理であることが記載されている。
そして、ウの段落【0032】、【0034】及び【0065】?【0078】には、前記「Yライン救済判定処理」とは、置換最小単位で縮退したFBM情報を(nｘ×1ピクセル)の各エリアに区切り、そのエリア内の不良数を検証して、Yライン置換対象エリア内で置き換えることができる冗長用メモリセルの本数を置換最小単位のYライン方向ビットで割り算した数が“0”未満か“0”以上かを判定し、“0”未満であれば前記Yライン置換対象エリアの救済は不可能と判断し、“0”以上であればYライン置換対象エリアの冗長用メモリセルが残っており救済可能と判断する処理であることが記載されている。

したがって、「(3-1)引用例1の記載」の項の上記ア?ウによれば、引用例1には、次の発明(以下「引用発明」という。)が記載されているといえる。

「各チップが複数のメモリセルと不良メモリセルを救済するための冗長(置換)用メモリセルとを有する、半導体ウェハの複数の前記チップについて、前記置換用メモリセルを除く前記メモリセルに対して電気的特性に関するテストをチップ単位に行い、メモリセル不良を検出したテスト結果を生成するLSIテスタ1と、
前記LSIテスタ1に備え付けられ、前記テスト結果に基づいて、不良メモリセルを、不良ビット情報として、行方向に沿ったｘ座標及び列方向に沿ったｙ座標で表現したFBM(フェイルビットマップ)情報を集計するテスタ用コンピュータ1Aと、
前記テスタ用コンピュータ1Aで集計された前記FBM情報に基づき、対象チップを選択し、前記対象チップにおける前記FBM情報を置換最小単位で縮退させ、前記不良メモリセルの救済判定順をXライン優先で行うのかYライン優先で行うのかを判定した後に、前記置換最小単位で縮退したFBM情報を各エリアに区切り、そのエリア内の不良数を検証して、XラインないしYライン置換対象エリア内で置き換えることができる前記冗長用メモリセルの本数を置換最小単位のXライン方向ないしYライン方向ビットで割り算した数が“0”未満か“0”以上かを判定し、“0”未満であれば前記XラインないしYライン置換対象エリアの救済は不可能と判断し、“0”以上であれば前記XラインないしYライン置換対象エリアの前記冗長用メモリセルが残っており救済可能と判断するXライン救済判定処理ないしYライン救済判定処理を前記判定した優先の順序で行い、前記Xライン救済判定処理及び前記Yライン救済判定処理をすべてのチップについて実行する致命不良自動抽出処理を行う、データ解析用EWS2とを有し、
前記LSIテスタ1と前記データ解析用EWS2がネットワーク上に設けられて、前記テスタ用コンピュータ1A及び前記データ解析用EWS2がケーブル13で接続されることにより、前記テスタ用コンピュータ1Aと前記データ解析用EWS2間でデータの授受が可能であり、
前記致命不良自動抽出処理は、前記テスタ用コンピュータ1Aで集計された前記FBM情報を前記データ解析用EWSに取り込むステップを実行した後に行われる、
ことを特徴とする不良解析システム。」

(4)対比
(4-1)本件補正発明と引用発明との対比
次に、本件補正発明と引用発明とを対比する。

ア.引用発明の「各チップが複数のメモリセルと不良メモリセルを救済するための冗長(置換)用メモリセルとを有する、半導体ウェハ」は、本件補正発明の「冗長回路を有する半導体装置」に相当する。
また、引用発明の「半導体ウェハの複数の前記チップについて、前記置換用メモリセルを除く前記メモリセルに対して電気的特性に関するテストをチップ単位に行」うことは、本件補正発明の「半導体装置について試験を行」うことに相当する。
そして、引用発明の「テストをチップ単位に行い、メモリセル不良を検出したテスト結果」に「基づいて、不良メモリセルを、不良ビット情報として、行方向に沿ったｘ座標及び列方向に沿ったｙ座標で表現したFBM(フェイルビットマップ)情報を集計する」ことは、本件補正発明の「前記半導体装置の不良箇所に関するフェイル情報を取得する」ことに相当する。
ここで、「テスタ用コンピュータ1A」は「LSIテスタ1に備え付けられ」たものであり、「前記テスタ用コンピュータ1A及び前記データ解析用EWS2がケーブル13で接続される」ことで「前記LSIテスタ1と前記データ解析用EWS2がネットワーク上に設けられ」るものであるから、引用発明においては、前記「テスタ用コンピュータ1A」は前記「LSIテスタ1」に一体として「備え付けられ」たものである。

以上から、引用発明の「各チップが複数のメモリセルと不良メモリセルを救済するための冗長(置換)用メモリセルとを有する、半導体ウェハの複数の前記チップについて、前記置換用メモリセルを除く前記メモリセルに対して電気的特性に関するテストをチップ単位に行い、メモリセル不良を検出したテスト結果を生成するLSIテスタ1」と「前記LSIテスタ1に備え付けられ、前記テスト結果に基づいて、不良メモリセルを、不良ビット情報として、行方向に沿ったｘ座標及び列方向に沿ったｙ座標で表現したFBM(フェイルビットマップ)情報を集計するテスタ用コンピュータ1A」とを併せたものは、本件補正発明の「冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置」に相当する。

イ.引用発明の「データ解析用EWS2」における「前記テスタ用コンピュータ1Aで集計された前記FBM情報に基づき、対象チップを選択し、前記対象チップにおける前記FBM情報を置換最小単位で縮退させ、前記不良メモリセルの救済判定順をXライン優先で行うのかYライン優先で行うのかを判定した後に、前記置換最小単位で縮退したFBM情報を各エリアに区切り、そのエリア内の不良数を検証して、XラインないしYライン置換対象エリア内で置き換えることができる前記冗長用メモリセルの本数を置換最小単位のXライン方向ないしYライン方向ビットで割り算した数が“0”未満か“0”以上かを判定し、“0”未満であれば前記XラインないしYライン置換対象エリアの救済は不可能と判断し、“0”以上であれば前記XラインないしYライン置換対象エリアの前記冗長用メモリセルが残っており救済可能と判断するXライン救済判定処理ないしYライン救済判定処理を前記判定した優先の順序で行い、前記Xライン救済判定処理及び前記Yライン救済判定処理をすべてのチップについて実行する致命不良自動抽出処理を行う」手段は、本件補正発明の「前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段」に相当する。
そして、引用発明において「前記LSIテスタ1と前記データ解析用EWS2がネットワーク上に設けられて」いることは、本件補正発明の「冗長救済判定装置」が「前記試験装置から独立して設けられた」ことに相当する。

以上から、引用発明の「前記テスタ用コンピュータ1Aで集計された前記FBM情報に基づき、対象チップを選択し、前記対象チップにおける前記FBM情報を置換最小単位で縮退させ、前記不良メモリセルの救済判定順をXライン優先で行うのかYライン優先で行うのかを判定した後に、前記置換最小単位で縮退したFBM情報を各エリアに区切り、そのエリア内の不良数を検証して、XラインないしYライン置換対象エリア内で置き換えることができる前記冗長用メモリセルの本数を置換最小単位のXライン方向ないしYライン方向ビットで割り算した数が“0”未満か“0”以上かを判定し、“0”未満であれば前記XラインないしYライン置換対象エリアの救済は不可能と判断し、“0”以上であれば前記XラインないしYライン置換対象エリアの前記冗長用メモリセルが残っており救済可能と判断するXライン救済判定処理ないしYライン救済判定処理を前記判定した優先の順序で行い、前記Xライン救済判定処理及び前記Yライン救済判定処理をすべてのチップについて実行する致命不良自動抽出処理を行う、データ解析用EWS2」と、本件補正発明の「前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有し、前記試験装置から独立して設けられた冗長救済判定装置」とは、いずれも、前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段を有し、前記試験装置から独立して設けられた冗長救済判定装置である点で共通する。

ウ.引用発明は、「前記テスタ用コンピュータ1Aと前記データ解析用EWS2間でデータの授受が可能」であるとともに「前記テスタ用コンピュータ1Aで集計された前記FBM情報を前記データ解析用EWSに取り込む」ものである。したがって、「前記テスタ用コンピュータ1A」から「前記データ解析用EWS2」に、「FBM情報」が送信されることは、明らかである。
よって、引用発明において「前記LSIテスタ1と前記データ解析用EWS2がネットワーク上に設けられて、前記テスタ用コンピュータ1A及び前記データ解析用EWS2がケーブル13で接続されることにより、前記テスタ用コンピュータ1Aと前記データ解析用EWS2間でデータの授受が可能」であることと、本件補正発明において「複数の前記試験装置と前記冗長救済判定装置とが互いにネットワークを介して接続され、前記試験装置から前記冗長救済判定装置に前記フェイル情報が送信され」ることとは、前記試験装置と前記冗長救済判定装置とが互いにネットワークを介して接続され、前記試験装置から前記冗長救済判定装置に前記フェイル情報が送信される点で共通する。

エ.引用発明の「不良解析システム」は、「半導体ウェハの複数の前記チップについて、前記置換用メモリセルを除く前記メモリセルに対して電気的特性に関するテストをチップ単位に行い、メモリセル不良」を「解析」する「システム」であるから、本件補正発明の「半導体試験システム」に相当する。

(4-2)一致点と相違点
そうすると、本件補正発明と引用発明の一致点と相違点は、次のとおりとなる。

《一致点》
「冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置と、
前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段を有し、前記試験装置から独立して設けられた冗長救済判定装置と、
を有し、
前記試験装置と前記冗長救済判定装置とが互いにネットワークを介して接続され、前記試験装置から前記冗長救済判定装置に前記フェイル情報が送信される、
ことを特徴とする半導体試験システム。」

《相違点》
《相違点1》
本件補正発明の「冗長救済判定装置」は、「前記フェイル情報を格納するフェイルメモリ」を有し、「前記フェイルメモリに格納された」フェイル情報に基づいて冗長救済の可否を判定するのに対し、引用発明の「データ解析用EWS2」が「前記テスタ用コンピュータ1A」から「取り込む」「FBM情報」を何らかのメモリに格納し、当該格納した「前記FBM情報に基づき」「致命不良自動抽出処理を行う」かどうか、引用例1にはその旨の明示の記載が存在しないことから、不明りょうである点。

《相違点2》
本件補正発明は、ネットワークに「複数」の試験装置が接続されるのに対して、引用発明においては、「前記テスタ用コンピュータ1A」を備える「前記LSIテスタ1」が、複数、ネットワーク上に設けられているかどうか不明である点。

《相違点3》
本件補正発明の「前記試験装置は、ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」のに対して、引用発明の「前記LSIテスタ1に備え付けられ」た「前記テスタ用コンピュータ1A」が、そのような機能を有しているかは不明である点。

(5)相違点1?3についての判断
(5-1)相違点1について
ア.引用発明は、「前記テスタ用コンピュータ1Aで集計された前記FBM情報を前記データ解析用EWSに取り込むステップを実行した後」に、前記「データ解析用EWS2」は、「対象チップ」毎に、「前記対象チップにおける前記FBM情報を置換最小単位で縮退させ」て「前記置換最小単位で縮退したFBM情報」に基づいて行われる「Xライン救済判定処理ないしYライン救済判定処理」を「すべてのチップについて実行する」という、「前記テスタ用コンピュータ1Aで集計された前記FBM情報に基づ」く「致命不良自動抽出処理を行う」ものである。

イ.してみれば、引用発明の「データ解析用EWS2」は、「テスタ用コンピュータ1A」から「半導体ウェハの複数の前記チップ」の「すべてのチップ」の「FBM情報」を「取り込むステップを実行した後」に、「致命不良自動抽出処理を行う」のであるから、前記「データ解析用EWS2」は、少なくとも、前記「テスタ用コンピュータ1A」から「半導体ウェハの複数の前記チップ」の「すべてのチップ」の「FBM情報」を「取り込」んでから前記「致命不良自動抽出処理を行う」まで間は、当該「取り込」んだ「半導体ウェハの複数の前記チップ」の「すべてのチップ」の「FBM情報」を何らかのメモリに格納しておくこと、及び、前記「致命不良自動抽出処理」を当該格納された前記「FBM情報」に基づき実行していることは、明らかである。

ウ.したがって、引用発明の「データ解析用EWS2」は、「テスタ用コンピュータ1A」から「取り込」んだ「半導体ウェハの複数の前記チップ」の「FBM情報」を格納するメモリを有しており、前記「致命不良自動抽出処理」を当該格納された「半導体ウェハの複数の前記チップ」の「FBM情報」に基づき実行していると認められるから、相違点1は、実質的な相違点ではない。

(5-2)相違点2について
ア.引用例1の図1には、「ケーブル13」に、「LSIテスタ1」に「備え付けられ」た「テスタ用コンピュータ1A」と、「データ解析用EWS2」とを、それぞれ、1台接続して、「前記テスタ用コンピュータ1Aと前記データ解析用EWS2間でデータの授受」を行う「ネットワーク」を形成していることが、示されている。
しかしながら、一般に、「ネットワーク」とは、複数のコンピューターを接続して、相互に通信できるようにして、情報の共有や処理の分散、メッセージの交換などを可能にするシステムを指す。してみれば、通信路に接続された2台の装置に1対1の通信を行わせるシステムも当然にネットワークシステムであるが、通信路に複数のコンピュータと周辺機器等を接続したLAN(Local Area Network) や、インターネット等の広範囲で比較的大規模に構築されて複数のコンピューターが相互に通信を行うWAN(Wide Area Network) などをネットワークと称することが、普通である。
したがって、「前記LSIテスタ1と前記データ解析用EWS2がネットワーク上に設けられて、前記テスタ用コンピュータ1A及び前記データ解析用EWS2がケーブル13で接続されることにより、前記テスタ用コンピュータ1Aと前記データ解析用EWS2間でデータの授受が可能」である、引用発明の「不良解析システム」においては、前記「ネットワーク上」に他の任意の装置を設けることができることは、当業者において自明であると認められる。

イ.そして、メモリ集積回路の機能試験の結果であるフェイルビットマップ情報を取得するワークステーションや、測定された故障等の試験情報を取得する試験装置を、複数個、ネットワークを介して、前記の各試験の結果を解析する解析装置に接続するとともに、複数個の前記ワークステーションないし前記試験装置から送信された前記フェイルビットマップ情報ないし前記試験情報を、前記解析装置に設けられたメモリに格納することは、以下の周知例1及び周知例2に記載されるように、平成22年12月8日付けでなされた拒絶査定において例示したとおり、周知技術である。

ウ.以上から、引用発明において、「前記テスタ用コンピュータ1A」を備える「前記LSIテスタ1」を、さらに「ネットワーク上」に設けることで、複数の「前記テスタ用コンピュータ1A」を備える「前記LSIテスタ1」を「ネットワーク上」に設けることは、上記周知技術を参酌すれば、当業者が容易に想到し得たものと認められる。

エ.ところで、平成23年12月27日付けで提出された回答書において、審判請求人は、
・「引用文献4には、「冗長救済の可否を判定する冗長救済判定手段」は開示も示唆もされていません。引用文献4は、障害原因等を容易に究明できるように表示することを目的とするものであり、冗長救済を行うためのものではないからです」、
・「引用文献5には、「冗長救済の可否を判定する冗長救済判定手段」は開示も示唆もされていません。引用文献5は、単なる生産管理のための情報システムだからであり(段落0001)、冗長救済を行うためのものではないからです。」、
・したがって、「引用文献4,5を引用文献1-3に適用しても、冗長救済判定装置のフェイルメモリを複数の試験装置で共用する請求項1-4に係る本願発明を当業者が容易に想到し得るものではありません。」、
と主張している。
しかしながら、上記周知技術は、メモリ集積回路の機能試験の結果であるフェイルビットマップ情報を取得するワークステーションや、測定された故障等の試験情報を取得する試験装置を、ネットワークを介して、前記の各試験の結果を解析する解析装置に接続するとともに、前記ワークステーションないし前記試験装置から送信された前記フェイルビットマップ情報ないし前記試験情報に基づいて、前記解析装置は前記各試験の結果を解析する試験システムに関する技術である点で、引用発明と技術分野が共通する。
したがって、上記周知技術を、技術分野が共通するとともに、特に、「Xライン救済判定処理」及び「Yライン救済判定処理」からなる「致命不良自動抽出処理」を「行う、データ解析用EWS2」を有する「不良解析システム」についての引用発明に適用することは、当業者が容易に想到し得たものと認められる。

オ.なお、半導体回路の試験の結果である試験情報を取得する試験装置を、ネットワークを介して、複数個、前記各試験の結果を解析する解析装置に接続するとともに、複数個の前記試験装置から送信された前記試験情報に基づいて、前記解析装置は前記試験の結果を解析する試験システムに関する技術において、前記解析装置に、冗長救済の可否を判定する冗長救済判定処理を実行させることも、以下の周知例3及び周知例4に記載されるように、本願の出願日において、既に周知技術であった。

カ.よって、前記回答書における主張は当を得ておらず、これを採用することはできない。

キ.周知例1:特開平09-091999号公報
平成22年12月8日付けでなされた拒絶査定において例示され、本願の出願前に日本国内において頒布された刊行物である、特開平09-091999号公報には、図面とともに、次の記載がある。
・「【0008】
【発明の実施の形態】図1には、この発明が適用されたフェイルビットマップの表示方法を採る試験解析システムの一実施例のハードウェア構成図が示され、図2には、図1の試験解析システムのフェイルビットマップ解析処理の一実施例の処理フロー図が示されている。これらの図をもとに、まずこの実施例の試験解析システムの構成及び動作ならびにフェイルビットマップ解析処理の概要を説明する。
【0009】図1において、この実施例の試験解析システムは、サーバSERVをその中心装置とする。このサーバSERVには、ハードディスクHDD0及び磁気テープ装置MTEが結合されるとともに、ローカルエリアネットワークLANを介して例えば4台のワークステーションEWS1?EWS4が結合される。このうち、ワークステーションEWS1には、ハードディスクHDD1が結合されるとともに、プローバPR1を含むメモリテスタMT1が結合され、ワークステーションEWS2には、プローバPR2を含むメモリテスタMT2が結合される。プローバPR1のテストステージには、試験解析に際して被試験ウエハTWF1が搭載され、プローバPR2のテストステージには、被試験ウエハTWF2が搭載される。被試験ウエハTWF1及びTWF2には、例えば疑似2交点方式を採る複数のダイナミック型RAM(メモリ集積回路)が形成される。
【0010】メモリテスタMT1は、プローバPR1のプローブカードを介して被試験ウエハTWF1上のダイナミック型RAMと電気的に結合され、その試験プログラムに沿った所定の機能試験を行う。メモリテスタMT1による機能試験の結果は、ワークステーションEWS1を介してハードディスクHDD1に格納されるとともに、ワークステーションEWS1からローカルエリアネットワークLANを介してサーバSERVに送られる。同様に、メモリテスタMT2は、プローバPR2のプローブカードを介して被試験ウエハTWF2上のダイナミック型RAMと電気的に結合され、その試験プログラムに沿った所定の機能試験を行う。メモリテスタMT2による機能試験の結果は、ワークステーションEWS2からローカルエリアネットワークLANを介してサーバSERVに送られる。
【0011】一方、サーバSERVは、ワークステーションEWS1又はEWS2から送られるメモリテスタMT1又はMT2による機能試験の結果に所定の加工処理を施し、ハードディスクHDD0に格納する。さらに、ワークステーションEWS1?EWS4は、このハードディスクHDD0に格納された各種の試験データをローカルエリアネットワークLANを介して読み出す機能を有する。
【0012】ところで、この実施例の試験解析システムによるフェイルビットマップ解析処理は、図2に示されるように、メモリテスタMT1及びプローバPR1によるステップST1のP検つまりプローブ検査によって開始される。このプローブ検査では、プローバPR1のテストステージに搭載された被試験ダイナミック型RAMがメモリテスタMT1からプローブカードを介して順次アクセスされ、その全アドレスに対するライトリードテストが実施される。各ダイナミック型RAMに対するライトリードテストの結果は、ステップST2においてメモリテスタMT1にフェイルビットデータとして取り込まれ、ステップST3においてワークステーションEWS1を介してハードディスクHDD1に格納される。
【0013】次に、サーバSERVは、ステップST4においてハードディスクHDD1に格納されたフェイルビットデータをローカルエリアネットワークLANを介してリードし、ステップST5においてフィジカルアドレスつまり物理アドレスへの変換を行う。また、ステップST6においてフェイルビットマップ上における表示単位のFBMアドレスに変換した後、ステップST7においてこれらのFBMアドレスをハードディスクHDD0に書き込む。これらのFBMアドレスは、ステップST8において例えばワークステーションEWS3等からローカルエリアネットワークLANを介してリードされ、ステップST9においてそのディスプレイに表示されるとともに、必要に応じてプリントアウトされる。」

ク.周知例2:特開平08-235265号公報
平成22年12月8日付けでなされた拒絶査定において例示され、本願の出願前に日本国内において頒布された刊行物である、特開平08-235265号公報には、図面とともに、次の記載がある。
・「【0001】
【発明の属する技術分野】本発明は、多数の試験装置から測定されたデータが集められ、記憶され、必要であるならば、中央データベースにおいて処理される迅速な生産管理のための情報システムに関する。」

・「【0007】
【発明の実施の形態】以下、本発明は、添付された図面に関してより詳細に説明される。図1は、情報システムのブロック図である。左側に示されているものは、生産および製造特定データdを決定し、このデータをデータベース2 に伝送する測定および試験装置1 である。そこにおいて、データは集められ、通常の方法で調整され、それによって、個々の製品、生産ロット、生産のための運転、もしくは製品群全体等に関する情報が使用できるようになる。この情報は、任意のデータ使用者8 によって検索されるか、もしくは、自動的に任意のデータ使用者8 に与えられる。
【0008】プログラミング装置4 によって、解析装置3 はデータベース2 に設置され、それはまたデータベース2 にも結合される。解析装置3 において、記憶されたデータは複数のプログラム可能な試験プロフィールによって解析される。試験プロフィールが予め定められた制限を超過したときに、電子メッセージm1,m2,m3 はそれぞれの試験プロフィールに割当てられた受信ステーション5,6,7 に直ちに送られ、それは受信ステーション5,6,7 に割当てられた正確に定められた部門および人である。例えば、最終試験部門における1つのテスタだけが欠陥のある装置を測定していることが決定された場合、それは最終テスタが故障であるか、もしくは不良な装置が設けられているかのいずれかである可能性が高い。適切な試験プロフィールによって、最終試験部門において対応するメッセージm1 を受信ステーション5 に与えることができる。まず最初に、これによって管理者を動作状態にする。反対に、メッセージm1 はまた、そこにおいて測定方法を変化させるために直接にそれぞれのテスタも動作させることができる。この新しいデータによって、解析施設3 は欠陥部を隔離し、特に最終試験部門に対する欠陥部を隔離する。」

ケ.周知例3:特開平08-094718号公報
本願の出願前に日本国内において頒布された刊行物である、特開平08-094718号公報には、図面とともに、次の記載がある。
・「【0001】
【産業上の利用分野】本発明は、複数のRAM、ROM等を含んで構成された論理集積回路としての半導体メモリについて機能テストを行う検査装置に関する。」

・「【0136】｛第4の実施例｝
＜構成＞図24は本発明の第4の実施例の概略を示すブロック図である。本実施例の検査装置は、複数のRAMおよびROM等の半導体メモリ(被テスト回路)について機能テストを行うものである。図24中の30は本実施例のテストパターン(アルゴリズミックパターン)発生回路を有する検査装置、31a?31cは被テスト回路としてのRAM、32a?32cはRAM31a?31cの機能テスト時に各RAM31a?31cのアドレスを選択するシフトレジスタ、SIAは全シフトレジスタ32a?32cに対してアドレス指定データを送信する共通配線、33a?33cはライトイネーブル(書き込み制御)データ入力用レジスタ、SIWはデータ入力用配線、34a?34cは被テスト回路31a?31cのデータの出力値と期待値との比較を行う比較回路、CMPENは比較回路34a?34cでの出力正誤判断(比較動作)を制御(禁止)するための比較イネーブル信号入力端子(比較禁止手段)である。なお、データ入力用配線(SIW)に流れるSIW信号は、比較イネーブル信号入力端子(CMPEN)に流れる比較イネーブル信号(CMPEN)を反転したものである。……(以下、省略)」

・「【0356】｛第19の実施例｝
＜構成＞図142は本発明の第19の実施例における自己修正機能付き半導体メモリの検査装置の全体の概要を示すブロック図である。該自己修復機能付き半導体メモリの検査装置は、RAMに故障があった場合でも、冗長回路によりシステム動作することを目的として構成されたもので、701は電源の投入を検出しリセット信号を出力する公知のパワーオンリセット回路(Power On Reset Circuit)、702はパワーオンリセット回路701からのリセット信号に基づいてRAMテストを行うセルフテスト回路(Self Test Circuit)、703はテスト回路付きRAM(RAM with Test Circuit)、704はデータに生じる誤りを補償する冗長回路(Redundancy Circuit)、705は所定の論理構成が施された論理回路(Logic Circuit)、706はデータに誤りが生じたか否かを二値データで表示するレジスタ回路(Register Circuit:不良データ桁指定手段:二値データ保持手段)である。該半導体メモリの検査装置は、1チップのLSI上に構成されてもよいし、複数のチップや個別部品により構成されてもよい。なお、テスト回路付きRAM703内にレジスタ機能を持つ場合は(例えば、図1、または、図6,図11,図17,図18,図19,図20,図21のように、データ帰還用のループ配線が設けられた複数のフリップフロップが設けられている場合)、レジスタ回路706を省略することができる。
【0357】前記セルフテスト回路702は、図143の如く、マイクロコンピュータ(Microcomputer)702aを用いるものである。マイクロコンピュータ702a内のROMやRAM(図示せず)に格納されたプログラムによりセルフテスト動作が制御される。なお、テスト結果(Test Result)をマイクロコンピュータ702aに取り込み、マイクロコンピュータ702aの入出力ポートからシステム外部(例えば上位階層のシステム)に伝達することも可能である。これにより、上位階層のシステムによる故障の認識が可能になり、上位階層のシステムの保守が容易になる。例えば、冗長回路704では救済できない程度の多数の故障が発生した場合に、上位階層のシステムがこれを認識し、システム動作を停止することができる。なお、図143中のReset Signalは前記パワーオンリセット回路701からのリセット信号、Test Patternは前記テスト回路付きRAM703へ出力するテストパターン信号、Register Controlは前記レジスタ回路706へ出力するレジスタ制御信号である。」

コ.周知例4:特開2003-228994号公報
本願の出願前に日本国内において頒布された刊行物である、特開2003-228994号公報には、図面とともに、次の記載がある。
・「【0001】
【発明の属する技術分野】本発明は、半導体記憶装置と不良メモリセルをスペアのメモリセルに置換するメモリセル置換方法、及び該方法をコンピュータにより実現するためのプログラムに関するものである。」

・「【0078】図15は、本発明の実施の形態2に係る半導体記憶装置の構成を示すブロック図である。図15に示されるように、本実施の形態2に係る半導体記憶装置はバス36とバス36に接続された複数のメモリ32、各メモリ32に対応して設けられバス36に接続された複数のリペアレジスタ37、及びバス36に接続されたプロセッサ38とを備える。
【0079】ここで、上記プロセッサ38は、複数のメモリ32に対するデータの読み書きにより各メモリ32内における不良メモリセルの有無を自己診断すると共に、図3及び図4に示された置換方法を記述したプログラムを格納し、上記自己診断の結果を参照しつつ該プログラムを実行する。
【0080】ここで、上記プロセッサ38は該プログラムの実行により、各リペアレジスタ37に格納された置換のための設定データを自由に読み書きするため、自由度の高い不良救済を並列的に実現することができる。
【0081】以上より、本発明の実施の形態2に係る半導体記憶装置によれば、ソフトウェアによって上記置換方法を実現することにより、不良メモリセルをサーチするハード構成を不要なものとするため、システムLSI等に内蔵される多種多様のメモリについて不良メモリセルを救済する等といった複雑な置換動作を、回路規模を増大させることなく容易に実現することができる。」

(5-3)相違点3について
ア.「(5-1)相違点1について」の項で検討したように、引用例1には、引用発明の「データ解析用EWS2」が、「テスタ用コンピュータ1A」から「取り込」んだ「半導体ウェハの複数の前記チップ」の「すべてのチップ」の「FBM情報」を格納するメモリを有しており、「致命不良自動抽出処理」を当該格納された「半導体ウェハの複数の前記チップ」の「すべてのチップ」の「FBM情報」に基づき実行していることが、実質的に記載されている。
そして、引用発明の「不良解析システム」は、「前記致命不良自動抽出処理」を、「前記テスタ用コンピュータ1Aで集計された前記FBM情報を前記データ解析用EWSに取り込むステップを実行した後」に行うものである。

イ.してみれば、引用発明の「不良解析システム」の「データ解析用EWS」は、「前記致命不良自動抽出処理」を、「前記テスタ用コンピュータ1Aで集計された前記FBM情報」を「前記データ解析用EWS」が有するメモリに格納することで「前記データ解析用EWSに取り込む」という「ステップ」を「実行した後」に行うものと認められる。

ウ.ここで、メモリにデータを格納するときは、当該データを供給する側のプロセッサが前記メモリに対し書き込みコマンドを発行することで、前記メモリに前記データの格納を実行させることは、きわめて一般的な常套手段である。

エ.したがって、引用発明の「前記テスタ用コンピュータ1Aで集計された前記FBM情報を前記データ解析用EWSに取り込むステップ」を、「FBM(フェイルビットマップ)情報を集計」して「前記データ解析用EWS」に送信する「テスタ用コンピュータ1A」が、「前記データ解析用EWS」が有するメモリに対して発行する書き込みコマンドによって、「前記データ解析用EWS」に実行させることは、当業者であれば当然になし得たものと認められる。

オ.そして、「LSIテスタ1」に「備え付けられ」た「テスタ用コンピュータ1A」が「前記データ解析用EWS」が有するメモリに対して書き込みコマンドを発行するとは、前記「LSIテスタ1」に「備え付けられ」た「テスタ用コンピュータ1A」が、「前記データ解析用EWS」が有するメモリを使用することを要求することに他ならない。

(5-4)審判請求書における主張について
審判請求人は、審判請求書の「(a)引用文献1と請求項1-4に係る本願発明との対比」の項において、
「これに対し、請求項1-4に係る本願発明は、「前記試験装置は、ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」点で、引用文献1とは明らかに異なるものです。
請求項1-4に係る本願発明によれば、ネットワークを介して接続された冗長救済判定装置のフェイルメモリの使用を要求する機能を試験装置が有しているため、冗長救済判定装置のフェイルメモリを複数の試験装置により共用することができます。このため、請求項1-4に係る本願発明によれば、試験対象となる半導体装置の容量が増大し、フェイルメモリの容量が不足した場合には、冗長救済判定装置を十分な容量のフェイルメモリを搭載したものに更新して対応すれば足ります。このため、請求項1-4に係る本願発明によれば、高いコスト負担を伴うことなく、試験対象となる半導体装置の大容量化に柔軟に対応することができます。」、
と主張している。
しかし、前記「請求項1-4に係る本願発明は、「前記試験装置は、ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」点で、引用文献1とは明らかに異なる」との主張については、前記「(5-3)相違点3について」の項で検討したとおりである。
また、本件補正発明の「前記試験装置は、ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」という発明特定事項は、単に、「前記冗長救済判定装置の前記フェイルメモリの使用を要求する」というにすぎないものであるから、審判請求人が主張する「試験対象となる半導体装置の容量が増大し、フェイルメモリの容量が不足した場合には、冗長救済判定装置を十分な容量のフェイルメモリを搭載したものに更新して対応」するという効果と、技術的な関係が存するとは認められない。したがって、この主張は、本件補正後の特許請求の範囲の請求項1の記載に基づくものではないから、当を得ておらず、これを採用することはできない。

(6)独立特許要件を満たすかどうかの検討のまとめ
以上のとおり、引用発明を、上記相違点1?3に係る構成とすることは、周知技術を参酌すれば、当業者が容易に想到できたものである。
そして、本件補正発明の効果も、引用発明及び周知技術から、当業者が予期し得たものと認められる。
したがって、本件補正発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

4.小括
以上のとおりであるから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3.本願発明について
1.本願発明
以上のとおり、本件補正(平成23年3月11日に提出された手続補正書による補正)は却下されたので、本願の請求項1?8に係る発明は、平成22年4月16日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?8に記載されたとおりのものであり、そのうち、請求項1に係る発明(以下「本願発明」という。)は、次のとおりである。

【請求項1】
「冗長回路を有する半導体装置について試験を行い、前記半導体装置の不良箇所に関するフェイル情報を取得する試験装置と、
前記フェイル情報を格納するフェイルメモリと、前記フェイルメモリに格納された前記フェイル情報に基づき前記半導体装置の不良箇所を前記冗長回路で置き換える冗長救済の可否を判定する冗長救済判定手段とを有し、前記試験装置から独立して設けられた冗長救済判定装置とを有し、
複数の前記試験装置と前記冗長救済判定装置とが互いにネットワークを介して接続され、前記試験装置から前記冗長救済判定装置に前記フェイル情報が送信される
ことを特徴とする半導体試験システム。」

2.引用例1の記載と引用発明
引用例1の記載と引用発明については、前記「第2.平成23年3月11日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定」の「3.独立特許要件を満たすかどうかの検討」の「(3)引用例1の記載と引用発明」における、「(3-1)引用例1の記載」の項において摘記し、同「(3-2)引用発明」の項において認定したとおりである。

3.対比・判断
前記「第2.平成23年3月11日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定」における、「1.本件補正の内容」の項の「〈補正事項a〉」、及び、「2.補正目的の適否」の「(1)補正事項aについて」の項で検討したように、本件補正発明は、本件補正前の発明である本願発明の「前記試験装置」が、「ネットワークを介して接続された前記冗長救済判定装置の前記フェイルメモリの使用を要求する機能を有する」ものであることを限定したものである。
そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本件補正発明が、前記「第2.平成23年3月11日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定」における「3.独立特許要件を満たすかどうかの検討」の項において検討したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。


第4.結言
以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2012-05-18 
結審通知日 2012-05-22 
審決日 2012-06-04 
出願番号 特願2004-301258(P2004-301258)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
P 1 8・ 572- Z (G11C)
最終処分 不成立  
前審関与審査官 酒井 恭信  
特許庁審判長 鈴木 匡明
特許庁審判官 早川 朋一
近藤 幸浩
発明の名称 半導体試験システム  
代理人 北野 好人  

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