• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1260727
審判番号 不服2011-13855  
総通号数 153 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-09-28 
種別 拒絶査定不服の審決 
審判請求日 2011-06-29 
確定日 2012-07-26 
事件の表示 特願2007-62530「半導体装置」拒絶査定不服審判事件〔平成19年8月9日出願公開、特開2007-201490〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成14年3月28日に出願した特願2002-91306号特許出願(以下「原出願」という。)の一部を平成19年3月12日に新たな特許出願としたものであって、平成22年11月26日付けの拒絶理由通知に対して意見書は提出されず、平成23年3月18日付けで拒絶査定がなされた。
それに対して、同年6月29日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成24年2月24日付けで審尋がなされ、同年4月18日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成23年6月29日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成23年6月29日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?5を補正して、補正後の特許請求の範囲の請求項1?5とするとともに、明細書の補正を行うものであり、補正前後の請求項1は各々次のとおりである。

(補正前)
「【請求項1】
n型領域を有するシリコン基板と、
前記n型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、
ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース/ドレイン領域と、
酸化シリコン層と窒化シリコン層との積層を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
前記凹部を埋める、TaまたはTiで形成された下地バリア層とその上の銅領域を含む銅配線と、
を有することを特徴とする半導体装置。」

(補正後)
「【請求項1】
n型領域を有するシリコン基板と、
前記n型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、
ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース/ドレイン領域と、
酸化シリコン層と窒化シリコン層との積層を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
前記凹部を埋める、Ta層、またはTi層とTiN層とTaN層とが順次積層された層である下地バリア層とその上の銅領域を含む銅配線と、
を有することを特徴とする半導体装置。」

2.補正事項の整理
本件補正による補正事項を整理すると次のとおりである。

(1)補正事項1
補正前の請求項1の「前記凹部を埋める、TaまたはTiで形成された下地バリア層とその上の銅領域を含む銅配線と、」を、「前記凹部を埋める、Ta層、またはTi層とTiN層とTaN層とが順次積層された層である下地バリア層とその上の銅領域を含む銅配線と、」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項2の「前記銅配線の上に形成された窒化シリコンを含む、銅の拡散防止膜、をさらに有することを特徴とする半導体装置。」を、「前記銅配線の上に形成された窒化シリコンを含む、銅の拡散防止膜、をさらに有することを特徴とする請求項1記載の半導体装置。」と補正して、補正後の請求項2とすること。

(3)補正事項3
補正前の請求項4の「前記層間絶縁膜が、最下層として窒化シリコンで形成されたエッチストッパ層を含むこと」を、「前記層間絶縁膜が、最下層として窒化シリコン層を含むこと」と補正して、補正後の請求項4とすること。

(4)補正事項4
補正前の請求項5を補正して、補正後の請求項5とすること。

(5)補正事項5
補正前の明細書の0014段落を補正して、補正後の明細書の0014段落とすること。

3.新規事項の追加の有無、及び補正の目的の適否についての検討
(1)補正事項1について
補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0038段落?0041段落等に記載されているものと認められるから、補正事項1は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。
また、補正事項1は、補正前の請求項1に係る発明の発明特定事項である「TaまたはTiで形成された下地バリア層」に対して、「Ta層、またはTi層とTiN層とTaN層とが順次積層された層である」という技術的限定を加えるものであるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は特許法第17条の2第4項に規定する要件を満たす。

(2)補正事項2について
補正事項2は、補正前の請求項2に存在していた明白な誤記を訂正するものであるから、特許法第17条の2第4項第3号に掲げる誤記の訂正を目的とするものに該当する。
したがって、補正事項2は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項2が当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、補正事項2は特許法第17条の2第3項に規定する要件を満たす。

(3)補正事項3について
補正事項3により補正された部分は、当初明細書の0022段落及び0038段落?0041段落等に記載されているものと認められるから、補正事項3は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項3は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項3は、補正前の請求項4をより明瞭にするものであるから、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
したがって、補正事項3は、特許法第17条の2第4項に規定する要件を満たす。

(4)補正事項4について
補正事項4は、請求項1の従属請求項である補正前の請求項5を、独立請求項に改めるとともに、補正前の請求項5に係る発明の発明特定事項である「TaまたはTiで形成された下地バリア層」に対して、「Ta層、またはTi層とTiN層とTaN層とが順次積層された層である」という技術的限定を加え、併せて請求項1と重複する構成を削除する等の整理を行うことにより、補正前の請求項5の記載をより明瞭にするものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮、及び第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。
したがって、補正事項4は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項4が当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、補正事項4は特許法第17条の2第3項に規定する要件を満たす。

(5)補正事項5について
補正事項5は、補正前の明細書の0014段落を、補正事項1と整合が取れるように補正したものであるから、補正事項1と同様に、特許法第17条の2第3項に規定する要件を満たす。

(6)新規事項の追加の有無、及び補正の目的の適否についてのまとめ
以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たす。
そして、本件補正は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。

4.独立特許要件についての検討
(1)補正後の発明
本件補正による補正後の請求項1?5に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「補正後」の箇所に記載したとおりのものであり、再掲すると次のとおりである。

「【請求項1】
n型領域を有するシリコン基板と、
前記n型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜と、
ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース/ドレイン領域と、
酸化シリコン層と窒化シリコン層との積層を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
前記凹部を埋める、Ta層、またはTi層とTiN層とTaN層とが順次積層された層である下地バリア層とその上の銅領域を含む銅配線と、
を有することを特徴とする半導体装置。」

(2)引用刊行物に記載された発明
(2-1)引用例1:特開2001-319928号公報
(2-1-1)本願の出願の時とみなされる原出願の出願の時よりも前(以下「本願の出願前」という。)に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-319928号公報(「以下「引用例1」という。)には、図1?11とともに、次の記載がある(ここにおいて、下線は当合議体が付加したものである。以下同じ。)。

a.「【0001】
【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造技術に関するものであって、特に、絶縁膜中に配線用の溝を形成後、導電膜を溝内部に埋め込む、いわゆるダマシン法により形成される配線に適用して有効な技術に関するものである。」

b.「【0031】(実施の形態1)図1から図11は、本発明の実施の形態1である半導体集積回路装置の製造方法を工程順に示した断面図である。
【0032】まず、図1(a)に示すように、例えばｐ型の単結晶シリコンからなる半導体基板1を用意し、半導体基板1の主面に素子分離領域2を形成する。素子分離領域2を形成するには、まず素子分離領域の半導体基板1をエッチングして深さ350nm程度の溝を形成した後、半導体基板1を約850℃?1000℃で熱酸化することによって、この溝の内壁に膜厚10nm程度の薄い酸化シリコン膜(図示せず)を形成する。次に、溝の内部を含む半導体基板1上にCVD法で膜厚450?500nm程度の酸化シリコン膜を堆積し、溝外部の酸化シリコン膜をCMPにより除去することによって、その表面を平坦化する。
【0033】次に、半導体基板1にｐ型不純物(例えばホウ素)およびn型不純物(例えばリン)をイオン打込みした後、半導体基板1を約950℃で熱処理し、上記不純物を拡散させることによって、ｐ型ウエル3およびn型ウエル4を形成する。
【0034】その後、図1(b)に示すように、フッ酸を用いたウェットエッチングで半導体基板1の表面を洗浄し、続いて半導体基板1を約800?850℃で熱酸化することによって、その表面に膜厚7nm程度の清浄なゲート酸化膜5を形成する。」

c.「【0035】次に、多結晶シリコン膜6を形成し、エッチングすることにより図2(a)に示すように、ゲート電極7を形成する。この際、ｐウエル3上の多結晶シリコン6中にn型不純物(例えばリン)を注入し、また、nウエル4上の多結晶シリコン6中にｐ型不純物(例えばホウ素)を注入しすることにより、nチャネル型MISFETのゲート電極をn型と、ｐチャネル型MISFETのゲート電極をｐ型とした、いわゆるデュアルゲート構造とすることも可能である。デュアルゲート構造を採用することにより、MISFETの閾値(Vｔh)を下げることができ、低電圧でMISFETを駆動することが可能となる。
【0036】次に、図2(b)に示すように、ｐ型ウエル3上のゲート電極7の両側の半導体基板1にn型不純物(リンまたはヒ素)をイオン打込みしてn型半導体領域8(ソース、ドレイン)を形成する。また、n型ウエル4上のゲート電極7の両側の半導体基板1にｐ型不純物(例えばホウ素)をイオン打込みしてｐ型半導体領域9(ソース、ドレイン)を形成する。
【0037】次いで、サイドウォール10をゲート電極7の側壁に形成する。サイドウォール10は、例えば、半導体基板1上にCVD法で膜厚50?100nm程度の窒化シリコン膜を堆積した後、この窒化シリコン膜を異方的にエッチングすることにより形成する。
【0038】次いで、ゲート電極7およびサイドウォール10をマスクに、ｐ型ウエル3には、n型不純物(リンまたはヒ素)をイオン打ち込みすることによってn^(+)型半導体領域11(ソース、ドレイン)を形成し、n型ウエル4には、ｐ型不純物(ホウ素)をイオン打ち込みすることによってｐ^(+)型半導体領域12(ソース、ドレイン)を形成する。ここまでの工程で、LDD(Lightly Doped Drain)構造のソース、ドレインを備えたnチャネル型MISFETQnおよびｐチャネル型MISFETQｐが形成される。」

d.「【0042】次に、半導体基板1の全面にチタン等の高融点金属膜(図示せず)を形成する。かかる膜には、チタンの他、タングステン、コバルト等の金属を用いることもできる。
【0043】次に、図3(b)に示すように、半導体基板1にRTA(Rapid Thermal Anneal)法を用いた熱処理を施すことにより、高融点金属膜とゲート電極7、引き出し電極14および半導体基板1との接触部に、シリサイド層16を形成する。その後、未反応の高融点金属膜を除去する。これらシリサイド層16を形成することにより、シリサイド層16と、後述するその上部に形成されるプラグ21等との接続抵抗を低減することができ、また、ゲート電極7やn^(+)型半導体領域11もしくはｐ^(+)型半導体領域12自身のシート抵抗を低減することができる。
【0044】次に、図4(a)に示すように、CVD法により酸化シリコン膜を堆積することにより、層間絶縁膜18を形成する。この層間絶縁膜18として、PSG(Phosphor Silicate Glass)膜もしくはSOG(Spin On Glass)膜を使用してもよい。また、この層間絶縁膜18の表面をCMPにより平坦化してもよい。
【0045】次に、図4(b)に示すように、n^(+)型半導体領域11もしくはｐ^(+)型半導体領域12上および抵抗素子Rを構成するシリサイド層16上の層間絶縁膜18をエッチングにより除去することによりコンタクトホール20を形成する。
【0046】次に、図5(a)に示すように、コンタクトホール20内を含む層間絶縁膜18上に、CVD法により窒化チタン膜(図示せず)を形成した後、CVD法によりタングステン(W)膜(請求項3の第1の導電性膜)を形成する。次いで、コンタクトホール20以外の窒化チタン膜(TiN)およびタングステン膜をCMPにより除去し、プラグ21を形成する。なお、前記窒化チタン膜は、スパッタ法により形成してもよい。また、この窒化チタン膜は、チタンと窒化チタンとの積層膜とすることもできる。
【0047】次に、図5(b)に示すように、層間絶縁膜18およびプラグ21上に、窒化シリコン膜22を形成し、次いで、酸化シリコン膜23をCVD法により堆積する。」

e.「【0048】次いで、図6(a)に示すように、第1層配線形成予定領域上の酸化シリコン膜23をエッチングにより除去し、さらに、このエッチングにより露出した窒化シリコン膜22をエッチングすることにより配線溝25を形成する。従って、酸化シリコン膜23のエッチングは、窒化シリコン膜22がエッチングされ難く、酸化シリコン膜23がエッチングされ易い条件で行う。次いで、窒化シリコン膜22がエッチングされ易い条件でエッチングを行う。このように、窒化シリコン膜22は、エッチングストッパーとして利用されるが、エッチング量を時間等で制御可能な場合は、窒化シリコン膜22を形成せず、酸化シリコン膜18上に酸化シリコン膜23を直接形成してもよい。
【0049】次に、図6(b)に示すように、配線溝25内を含む酸化シリコン膜23上に窒化チタンからなるバリア層26aをスパッタ法もしくはCVD法により堆積し、次いで、バリア層26a上に、銅膜26b(請求項1、18および19の導電性膜、請求項2の第1の導電性膜、請求項3の第2の導電性膜)をスパッタ法により形成する。この際、ターゲットとウエハ間距離は300mm、成膜圧力は0.2mTｏｒｒ(0.2×1.33322×10^(-1)Pa)以下、成膜初期温度は20℃で最終到達温度は300℃の条件で、平坦部で厚さ0.4μmの銅膜を形成する。次いで、還元雰囲気中でアニール、例えば、15Tｏｒｒ(15×1.33322×10^(2)Pa)、430℃の水素雰囲気中で2分間処理を行う。この処理は、銅膜表面の酸化層を還元し、かつ、銅膜を流動化させることにより、配線溝内への銅の埋めこみ特性を向上させるために行う。なお、銅膜を電解メッキ法により形成することもできる。その場合は、スパッタ法により薄い銅膜を形成した後、かかる膜をシード膜としメッキ膜を成長させることも可能である。また、バリア層26aは、窒化チタンのみならず、タンタル(Ta)、窒化タンタル(TaN)、タングステン(W)もしくは窒化タングステン(WN)等の単層膜を用いることもできる。また、チタン膜上に窒化チタン膜を形成し、さらにチタン膜を形成した3層の積層膜(Ti/TiN/Ti)の他、Ti/TiN、Ta/TaN/Ta、Ta/TaN等の積層膜を用いることもできる。
【0050】次に、図7(a)に示すように、配線溝25外部の銅膜26bおよび窒化チタン膜26aをCMPにより除去して配線26を形成する。」

(2-1-2)ここにおいて、0031段落以下に記載された「実施の形態1」により製造された半導体集積回路装置のうちの「ｐチャネル型MISFET」の部分に注目すると、0032段落?0034段落の下線部分の記載から、「ｐチャネル型MISFET」の部分においては、「ｐ型の単結晶シリコンからなる半導体基板1」に「n型ウエル4」が形成され、当該「n型ウエル4」上に「ゲート酸化膜5」が形成されていることが明らかである。
また、0035段落の下線部分の記載から、「ｐチャネル型MISFET」の部分においては、「ゲート酸化膜5」上にホウ素が注入された「ｐ型」の「多結晶シリコン」からなる「ゲート電極7」が形成されていることが明らかである。

(2-1-3)0036段落及び0038段落の下線部分の記載から、「ｐチャネル型MISFET」の部分においては、「ゲート電極7」の両側の「半導体基板1」内に「ｐ型半導体領域9(ソース、ドレイン)」及び「ｐ^(+)型半導体領域12(ソース、ドレイン)」が形成されていることが明らかである。
また、0037段落の記載から、「ゲート電極7の側壁」に「窒化シリコン膜」からなる「サイドウォール10」が形成されていること、及び0043段落の下線部分の記載から、「ゲート電極7」の上部に「シリサイド層16」が形成されていることが明らかである。
また、0044段落及び0047段落の記載から、「ゲート電極7」上の「シリサイド層16」及び「サイドウォール10」を覆い、「層間絶縁膜18」、「窒化シリコン膜22」及び「酸化シリコン膜23」からなる積層膜が形成されていることも明らかである。
そして、0050段落並びに図6(b)及び図7(a)の記載を勘案すると、「酸化シリコン膜23」は、CMPにより平坦化された表面を有しているものと認められる。
さらに、0049段落の「また、バリア層26aは、窒化チタンのみならず、タンタル(Ta)、窒化タンタル(TaN)、タングステン(W)もしくは窒化タングステン(WN)等の単層膜を用いることもできる。」という記載を勘案すると、引用例1には、「配線溝25」に、「タンタル(Ta)」の「単層膜」及びその上の「銅膜26b」からなる「配線26」を形成することが記載されているものと認められる。

(2-1-4)以上を総合すると、引用例1には次の発明(以下「引用発明1」という。)が記載されているものと認められる。

「n型ウエル4が形成されたｐ型の単結晶シリコンからなる半導体基板1と、
前記n型ウエル4上に形成されたゲート酸化膜5と、
前記ゲート酸化膜5上に形成され、ホウ素が注入されたｐ型の多結晶シリコンからなるゲート電極7と、
前記ゲート電極7の両側の前記半導体基板1内に形成されたｐ型半導体領域9(ソース、ドレイン)及びｐ^(+)型半導体領域12(ソース、ドレイン)と、
前記ゲート電極7の側壁に形成された窒化シリコン膜からなるサイドウォール10と、
前記ゲート電極7の上部に形成されたシリサイド層16と、
前記ゲート電極7上の前記シリサイド層16及び前記サイドウォール10を覆う層間絶縁膜18、窒化シリコン膜22及び酸化シリコン膜23からなる積層膜であって、前記酸化シリコン膜23がCMPにより平坦化された表面を有する積層膜と、
前記酸化シリコン膜23をエッチングにより除去し、さらに、このエッチングにより露出した前記窒化シリコン膜22をエッチングすることにより形成された配線溝25と、
前記配線溝25内に形成されたタンタル(Ta)の単層膜及びその上の銅膜26bからなる配線26と、
を備える半導体装置。」

(2-2)引用例2:特開2001-68666号公報
(2-2-1)本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-68666号公報(以下「引用例2」という。)には次の記載がある。

「【0001】
【発明の属する技術分野】本発明は、ゲート絶縁膜の上にポリシリコンゲート電極を設けてなるMISトランジスタに係り、特に駆動力の向上対策に関する。
【0002】
【従来の技術】従来より、MOSトランジスタの駆動力の向上を図るために、ゲート電極に不純物をドープしてゲート電極を低抵抗化することはよく行なわれている。特に、CMOSデバイスにおいては、nチャネル型MOSトランジスタのゲート電極にはn型不純物(リン又は砒素)が、ｐチャネル型MOSトランジスタのゲート電極にはP型不純物(ボロン)がそれぞれドープされた,いわゆるデュアルゲート構造を採るのが一般的である。
【0003】ところが、特にｐ型不純物であるボロンは酸化膜内を拡散しやすいことから、ボロンがゲート酸化膜を経てSi基板のチャネル領域に侵入するいわゆる“ボロンの浸みだし”と呼ばれる現象が生じると、ゲート電極が空乏化するためにｐチャネル型MOSトランジスタの駆動力が低下したり、Si基板のチャネル領域へのボロンの浸みだしによって、サブスレッショルド特性を悪化させたり、短チャネル効果が助長されるという不具合があった。
【0004】これを防止するために、ゲート絶縁膜をシリコン酸窒化膜とすることにより、ボロンの下方への拡散を抑制しようとする技術がある。その場合、たとえば、シリコン基板の上に酸素とNOとの混合ガスやN_(2)Oガスを流しながら熱処理を行なうことによってシリコン酸窒化膜を直接形成したり、すでに形成されたシリコン酸化膜の上にN_(2)Oガス又はNH_(3)ガスを流してシリコン酸化膜に窒素を導入することによってシリコン酸化膜をシリコン酸窒化膜に変化させるなどの方法が一般的に採用されている。」

(2-2-2)したがって、引用例2には、次の発明(以下「引用発明2」という。)が記載されているものと認められる。

「ボロンがドープされたポリシリコンゲート電極を設けてなるｐチャネル型MOSトランジスタにおいて、駆動力の低下、サブスレッショルド特性の悪化、及び短チャネル効果の助長を防止するために、ゲート絶縁膜をシリコン酸窒化膜とすることにより、ボロンの下方への拡散を抑制したｐチャネル型MOSトランジスタ。」

(3)補正発明と引用発明1との対比
(3-1)引用発明1の「n型ウエル4」、「ｐ型の単結晶シリコンからなる半導体基板1」は、各々補正発明の「n型領域」、「シリコン基板」に相当する。
したがって、補正発明と引用発明1とは、「n型領域を有するシリコン基板」を有する点で一致する。

(3-2)引用発明1の「ゲート酸化膜5」は、「・・・続いて半導体基板1を約800?850℃で熱酸化することによって」(引用例1の0034段落)形成されたものであるから、酸化シリコンを用いて形成されたものであることが明らかである。
したがって、引用発明1の「前記n型ウエル4上に形成されたゲート酸化膜5」と補正発明の「前記n型領域上に、窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜」とは、「『前記n型領域上に、』『酸化シリコンを用いて形成されたゲート絶縁膜』」である点で一致する。

(3-3)引用発明1の「ホウ素が注入されたｐ型の多結晶シリコン」は、補正発明の「ホウ素を含むシリコン」に相当する。
したがって、引用発明1の「前記ゲート酸化膜5上に形成され、ホウ素が注入されたｐ型の多結晶シリコンからなるゲート電極7」は、補正発明の「ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極」に相当する。

(3-4)引用発明1の「前記ゲート電極7の両側の前記半導体基板1内に形成されたｐ型半導体領域9(ソース、ドレイン)及びｐ^(+)型半導体領域12(ソース、ドレイン)」は、補正発明の「前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース/ドレイン領域」に相当する。

(3-5)引用発明1の「前記ゲート電極7の側壁に形成された窒化シリコン膜からなるサイドウォール10」と補正発明の「酸化シリコン層と窒化シリコン層との積層を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサ」とは、「『窒化シリコン層』『を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサ』」である点で一致する。

(3-6)引用発明1の「層間絶縁膜18、窒化シリコン膜22及び酸化シリコン膜23からなる積層膜」は、「前記ゲート電極7上の前記シリサイド層16」を覆うものであるから、当該「層間絶縁膜18、窒化シリコン膜22及び酸化シリコン膜23からなる積層膜」が「前記ゲート電極7」の上方を覆っていることは明らかである。
したがって、引用発明1の「前記ゲート電極7上の前記シリサイド層16及び前記サイドウォール10を覆う層間絶縁膜18、窒化シリコン膜22及び酸化シリコン膜23からなる積層膜であって、前記酸化シリコン膜23がCMPにより平坦化された表面を有する積層膜」と補正発明の「前記ゲート電極、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜」とは、「『前記ゲート電極』の上方、『サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜』」である点で一致する。

(3-7)引用発明1の「前記酸化シリコン膜23をエッチングにより除去し、さらに、このエッチングにより露出した前記窒化シリコン膜22をエッチングすることにより形成された配線溝25」は、補正発明の「前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部」に相当する。

(3-8)引用発明1の「前記配線溝25内に形成されたタンタル(Ta)の単層膜」は、補正発明の「前記凹部を埋める、Ta層、またはTi層とTiN層とTaN層とが順次積層された層である下地バリア層」に相当し、引用発明1の「銅膜26b」、「配線26」は、各々補正発明の「銅領域」、「銅配線」に相当する。
したがって、引用発明1の「前記配線溝25内に形成されたタンタル(Ta)の単層膜及びその上の銅膜26bからなる配線26」は、補正発明の「前記凹部を埋める、Ta層、またはTi層とTiN層とTaN層とが順次積層された層である下地バリア層とその上の銅領域を含む銅配線」に相当する。

(3-9)したがって、補正発明と引用発明1とは、

「n型領域を有するシリコン基板と、
前記n型領域上に、酸化シリコンを用いて形成されたゲート絶縁膜と、
ホウ素を含むシリコンを用いて、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極両側の前記シリコン基板内に形成されたｐ型ソース/ドレイン領域と、
窒化シリコン層を用いて、前記ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記ゲート電極の上方、サイドウォールスペーサを覆い、平坦化された表面を有する層間絶縁膜と、
前記層間絶縁膜の平坦化された表面から内部に向って形成された配線用凹部と、
前記凹部を埋める、Ta層、またはTi層とTiN層とTaN層とが順次積層された層である下地バリア層とその上の銅領域を含む銅配線と、
を有することを特徴とする半導体装置。」

である点で一致し、次の点で相違する。

(相違点1)
補正発明は、「ゲート絶縁膜」が「窒素を含む酸化シリコンを用いて」形成されているのに対して、引用発明1は、「ゲート酸化膜5」が、上記(3-2)において検討したとおり、酸化シリコンを用いて形成されたものあって、当該酸化シリコンが「窒素を含む」ことが特定されていない点。

(相違点2)
「サイドウォールスペーサ」が、補正発明は「酸化シリコン層と窒化シリコン層との積層を用いて」形成されているのに対して、引用発明1は「窒化シリコン膜」を用いて形成されたものである点。

(相違点3)
補正発明は、「層間絶縁膜」が「前記ゲート電極」を覆うものであるのに対して、引用発明1は、「層間絶縁膜18、窒化シリコン膜22及び酸化シリコン膜23からなる積層膜」が「前記ゲート電極7上の前記シリサイド層16」を覆うものである点。

(4)相違点についての当審の判断
(4-1)相違点1について
(4-1-1)上記(2)(2-2)において検討したとおり、引用例2には、「ボロンがドープされたポリシリコンゲート電極を設けてなるｐチャネル型MOSトランジスタにおいて、駆動力の低下、サブスレッショルド特性の悪化、及び短チャネル効果の助長を防止するために、ゲート絶縁膜をシリコン酸窒化膜とすることにより、ボロンの下方への拡散を抑制したｐチャネル型MOSトランジスタ。」(引用発明2)が記載されているものと認められる。
そして、引用発明1における「n型ウエル4が形成されたｐ型の単結晶シリコンからなる半導体基板1と、 前記n型ウエル4上に形成されたゲート酸化膜5と、 前記ゲート酸化膜5上に形成され、ホウ素が注入されたｐ型の多結晶シリコンからなるゲート電極7と、 前記ゲート電極7の両側の前記半導体基板1内に形成されたｐ型半導体領域9(ソース、ドレイン)及びｐ^(+)型半導体領域12(ソース、ドレイン)と、 前記ゲート電極7の側壁に形成された窒化シリコン膜からなるサイドウォール10と、 前記ゲート電極7の上部に形成されたシリサイド層16」からなる部分が、「ｐチャネル型MISFET」(0035段落)を構成するものであることは当業者にとって明らかであるから、引用発明1と引用発明2とは、共にポリシリコンゲート電極を設けてなるｐチャネル型MOSに関するものである点で、発明の属する技術分野が一致する。

(4-1-2)そして、引用発明2は、「駆動力の低下、サブスレッショルド特性の悪化、及び短チャネル効果の助長を防止する」ことを技術課題とするものであるところ、これらの技術課題は、素子の微細化の進展に伴って、当業者が常に念頭に置いている周知の課題であるから、引用発明1に接した技術者であれば、引用発明1においても「駆動力の低下、サブスレッショルド特性の悪化、及び短チャネル効果の助長を防止する」という課題が存在することは直ちに察知し得たことである。
したがって、引用発明1において、「駆動力の低下、サブスレッショルド特性の悪化、及び短チャネル効果の助長を防止する」ために、引用発明2を適用し、「前記n型ウエル4上に形成されたゲート酸化膜5」を、「シリコン酸窒化膜」とすること、すなわち、補正発明のように、「窒素を含む酸化シリコンを用いて形成されたゲート絶縁膜」とすることは、当業者が容易になし得たことである。
よって、相違点1は、引用発明2を適用することにより、当業者が容易になし得た範囲に含まれる程度のものである。

(4-2)相違点2について
(4-2-1)一般に、ゲート電極のサイドウォールには、酸化シリコン、窒化シリコンをはじめとする種々の材料が従来から用いられてきており、どの材料を用いるかは当業者が適宜選択し得る設計的事項であって、酸化シリコン層と窒化シリコン層との積層膜を用いてサイドウォールを実現することも、例えば、上記引用例2の下記の部分や、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である下記周知例にも記載されているように、当業者において従来から普通に行われてきていることである。

a.引用例2:特開2001-68666号公報(再掲)
上記引用例2には、図1及び2とともに次の記載がある。
「【0017】
【発明の実施の形態】図1(a)?(e)及び図2(a)?(c)は、本発明の実施形態における半導体装置(CMOSデバイス)の製造工程を示す断面図である。各図において、Rｐはｐチャネル型MISトランジスタ形成領域を示し、Pnはnチャネル型MISトランジスタ形成領域を示している。」
「【0025】次に、図2(b)に示す工程で、厚みが約15nmのシリコン酸化膜15と、厚みが約55nmのシリコン窒化膜16とを順に堆積する。
【0026】次に、図2(c)に示す工程で、シリコン窒化膜16とシリコン酸化膜15との異方性エッチングを行なって、ゲート電極13a,13b及びゲート上保護層14a,14bの側面上に、断面がL字状の酸化膜サイドウォール15a,15bを形成するとともに、酸化膜サイドウォール15a,15bの側面及び底面にまたがる窒化膜サイドウォール16a,16bを形成する。このとき、シリコン酸窒化膜12もパターニングされて、ゲート電極13a,13b等の下方に、酸窒化シリコンからなるゲート絶縁膜12a,12bが形成される。」

したがって、上記引用例2には、ゲート電極13a,13bのサイドウォールを、酸化膜サイドウォール15a,15bと窒化膜サイドウォール16a,16bとの積層を用いて実現することが記載されているものと認められる。

b.周知例:特開2001-85680号公報
上記周知例には、図1及び6とともに次の記載がある。
「【0029】(実施形態1)本実施形態では、ゲート電極のパターンニング後に、フッ酸を用いてソース・ドレインとなる領域のシリコン基板表面を露出させ、その後、窒化処理を行う例について、図1(a)?図1(f)を参照しながら説明する。」
「【0039】次に、図1(c)に示すように、フッ酸を用いて、ゲート電極5の下部のゲート絶縁膜3を残して、表面に露出しているゲート絶縁膜(酸窒化シリコン膜)部分3aを除去する。このとき、ゲート電極5とシリコン基板1の間のゲート絶縁膜(酸窒化シリコン膜)も、ゲート電極端部付近の表面に露出する部分から一部オーバーエッチングされる。
【0040】次に、窒素を含む雰囲気中で窒化処理を行うことにより、図1(d)に示すように、ゲート電極5端部付近のゲート絶縁膜(酸窒化シリコン膜)3にさらに窒素が導入され、ボロン突き抜けの抑制効果を向上することができる。特に、今後、ゲート絶縁膜の薄膜化(4nm以下)され、ボロンを始めとする不純物がゲート絶縁膜を突き抜けやすい条件になった場合、非常に有効になると考えられる。なお、このとき、露出したシリコン基板1表面およびゲート電極5表面にも窒素が導入され、厚み20オングストローム程度の窒化シリコン膜12が形成される。後述するように窒化処理後に酸化処理を行う場合、酸化膜中に窒素が導入されるため、フッ素によってゲート膜がオーバーエッチングされたゲート電極端部付近(図6の10aに相当する部分)に酸窒化膜が導入され、この部分でボロンが突き抜けるのを防ぐことができる。本実施形態では、アンモニア雰囲気中、900℃で60分の熱窒化処理を行った。なお、この熱窒化処理は、800℃?950℃で10分?120分間行ってもよい。このときの酸窒化の程度(窒素濃度)の好ましい範囲は、ゲート電極中央部付近のゲート絶縁膜と同様である。」
「【0046】次に、図1(e)に示すように、シリコン基板1全体にHTO膜を形成し、周知のエッチング方法によりエッチバックすることによりゲート電極5側壁にサイドウォール8を形成する。」

ここにおいて、「HTO膜」が高温CVDシリコン酸化膜であることは当業者の技術常識であるから、上記周知例には、窒化シリコン膜12とシリコン酸化膜との積層構造でサイドウォール8を形成することが記載されているものと認められる。

(4-2-2)したがって、上記の周知技術に鑑みれば、引用発明1に接した当業者にとって、引用発明1の「窒化シリコン膜からなるサイドウォール10」をシリコン酸化膜とシリコン窒化膜との積層膜とすること自体に、何らの困難性はないことが明らかである。
一方、本願の明細書及び図面を精査しても、補正発明において、「酸化シリコン層と窒化シリコン層との積層を用いて」「サイドウォールスペーサ」を形成することにより、格別の効果が奏せられると当業者が認識できる記載は見いだせない。
すなわち、本願の明細書の0042段落?0047段落には、「酸化シリコン層と窒化シリコン層との積層を用いて」「サイドウォールスペーサ」を形成することにより、NBTI劣化を小さくすることができる旨の説明がなされているが、一般に、半導体デバイスの特性は、デバイスの構造やサイズ(膜厚等)、用いられる材料はもちろんのこと、当該デバイスの製造プロセス(原料、製造温度、圧力等)により大きく影響を受けるものであるところ、0042段落?0047段落を含め、本願の明細書及び図面には、補正発明において、「酸化シリコン層と窒化シリコン層との積層を用いて」「サイドウォールスペーサ」を形成することにより、補正発明において特定されていない部分の構造やサイズ(膜厚等)、材料、製造プロセス等に関係なく、NBTI劣化を小さくすることができることを当業者が認識するに足る理論的根拠も、十分な実験データ等も記載されていない。
したがって、補正発明において、「酸化シリコン層と窒化シリコン層との積層を用いて」「サイドウォールスペーサ」を形成することにより、当業者の予測を超えた格別の効果が奏されるとは認められない。

(4-2-3)以上検討したとおり、引用発明1において、相違点2に係る補正発明の構成を採用すること自体に格別の困難性はなく、かつ、そのような構成を採用することによる格別の効果も認められないから、相違点2は当業者が容易になし得た範囲に含まれる程度のものである。

(4-3)相違点3について
(4-3-1)引用発明1は、「層間絶縁膜18、窒化シリコン膜22及び酸化シリコン膜23からなる積層膜」が「前記ゲート電極7上の前記シリサイド層16」を覆うものであるから、当該「層間絶縁膜18、窒化シリコン膜22及び酸化シリコン膜23からなる積層膜」が「前記シリサイド層16」を介して「前記ゲート電極7」を覆っていることは自明である。
したがって、引用発明1も補正発明と同様に、「層間絶縁膜」が「前記ゲート電極」を覆うものであると認められるから、相違点3は実質的なものではない。

(4-3-2)相違点3については以上のとおりであるが、補正発明の「前記ゲート電極、サイドウォールスペーサを覆い」が、「前記ゲート電極、サイドウォールスペーサ」を直接(何も介さずに)覆うことを意味するものであり、相違点3が実質的なものである場合についても一応検討する。
引用発明1において、「ゲート電極7」の上に「シリサイド層16」を形成している理由は、引用例1の0043段落に記載されているように、その上部に形成されるプラグとの接続抵抗の低減や「ゲート電極7」自身のシート抵抗の低減を実現するためであることが明らかである(このように、シリサイド層を設けることにより抵抗の低減を図ることは、半導体デバイスにおける当業者の周知技術である。)。
したがって、引用発明1において、「ゲート電極7」の上に「シリサイド層16」を形成しなくても、プラグとの接続抵抗や「ゲート電極7」自身のシート抵抗は高くなってしまうものの、トランジスタとして動作することは、当業者であれば自明に察知し得た事項である。
よって、引用発明1において、「ゲート電極7」の上に「シリサイド層16」を形成しない構成とすること、すなわち、補正発明のように、「前記ゲート電極、サイドウォールスペーサ」を直接(何も介さずに)覆う構成とすることは、当業者が適宜なし得たことである。

(4-3-3)以上検討したとおり、相違点3は実質的なものではなく、また、仮に実質的なものであったとしても、当業者が適宜なし得た範囲に含まれる程度のものである。

(4-4)判断についてのまとめ
以上、検討したとおりであるから、補正発明は、周知技術を勘案することにより、引用発明1及び2に基づいて当業者が容易に発明をすることができたものである。

(5)独立特許要件についてのまとめ
以上のとおり、補正発明は、周知技術を勘案することにより、引用発明1及び2に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。
したがって、本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成23年6月29日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?5に係る発明は、本願の願書に最初に添付した明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「補正前」の箇所に記載したとおりのものである。
一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-319928号公報(引用例1)及び特開2001-68666号公報(引用例2)には、上記第2.4.(2)に記載したとおりの事項及び発明(引用発明1及び2)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明1及び2に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明1及び2に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-05-17 
結審通知日 2012-05-22 
審決日 2012-06-05 
出願番号 特願2007-62530(P2007-62530)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 早川 朋一  
特許庁審判長 北島 健次
特許庁審判官 恩田 春香
近藤 幸浩
発明の名称 半導体装置  
代理人 来山 幹雄  
代理人 高橋 敬四郎  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ