拒絶査定不服の審決｜不服2010-23815 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない。 G11C 審判査定不服特17条の2、3項新規事項追加の補正特許、登録しない。 G11C
管理番号	1261305
審判番号	不服2010-23815
総通号数	153
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2012-09-28
種別	拒絶査定不服の審決
審判請求日	2010-10-22
確定日	2012-08-08
事件の表示	特願2005-211168「半導体メモリ装置」拒絶査定不服審判事件〔平成18年6月8日出願公開、特開2006-147124〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成17年7月21日(パリ条約に基づく優先権主張 2004年11月15日及び2005年5月30日、大韓民国)の特許出願であって、平成22年2月24日付けの拒絶理由通知に対して同年6月2日に意見書及び補正書が提出されたが、同年6月16日付けで拒絶査定がなされた。そして、同年10月22日に拒絶査定に対する審判が請求されるとともに手続補正書が提出され、その後、平成23年6月28日付けで審尋がなされ、同年10月5日に回答書が提出された。第2.補正の却下の決定【補正の却下の決定の結論】平成22年10月22日に提出された手続補正書による補正を却下する。【理由】 1.補正の内容平成22年10月22日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?17を補正して、補正後の特許請求の範囲の請求項1?9とするとともに、明細書の0010段落及び0011段落を補正するものであり、補正前の請求項8及び補正後の請求項1は各々次のとおりである。 (補正前) 「【請求項8】内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する拡張モードレジスタセッティング部と、前記複数個の内部電源制御信号に応じ基準電圧信号レベルを制御して基準電圧制御信号を発生する基準電圧制御部と、前記基準電圧制御信号に応じ前記内部電源電圧レベルを調節して発生する内部電源電圧駆動部とを備えることを特徴とする半導体メモリ装置。」 (補正後) 「【請求項1】内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する拡張モードレジスタセッティング部と、前記複数個の内部電源制御信号に応じ基準電圧信号レベルを制御して基準電圧制御信号を発生する基準電圧制御部と、前記基準電圧制御信号に応じ前記内部電源電圧レベルを調節して発生する内部電源電圧駆動部とを備え、前記内部電源電圧駆動部は、所定の制御信号により制御され、電源電圧を利用して前記内部電源電圧を出力し、前記内部電源電圧を分配して内部電源電圧基準信号を出力する出力部と、テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備えることを特徴とする半導体メモリ装置。」 2.補正事項の整理本件補正による補正事項を整理すると、次のとおりである。 (1)補正事項1 補正前の請求項1?7及び13を削除するとともに、当該削除と整合するように、補正前の請求項の番号及び引用する請求項の番号を補正すること。 (2)補正事項2 補正前の請求項8の「前記基準電圧制御信号に応じ前記内部電源電圧レベルを調節して発生する内部電源電圧駆動部とを備えること」を、「前記基準電圧制御信号に応じ前記内部電源電圧レベルを調節して発生する内部電源電圧駆動部とを備え、前記内部電源電圧駆動部は、所定の制御信号により制御され、電源電圧を利用して前記内部電源電圧を出力し、前記内部電源電圧を分配して内部電源電圧基準信号を出力する出力部と、テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備えること」と補正して、補正後の請求項1とすること。 3.新規事項の追加の有無についての検討 (1)補正事項1について補正事項1は、請求項を削除する補正であるから、本願の願書に最初に添付した明細書、特許請求の範囲又は図面(以下「当初明細書等」という。また、本願の願書に最初に添付した明細書、図面を、各々「当初明細書」、「当初図面」という。)に記載された事項の範囲内においてなされたものであることは明らかである。したがって、補正事項1は特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。 (2)補正事項2について (2-1)補正事項2により、補正前の請求項8に対して、「前記内部電源電圧駆動部は、所定の制御信号により制御され、電源電圧を利用して前記内部電源電圧を出力し、前記内部電源電圧を分配して内部電源電圧基準信号を出力する出力部と、テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備える」という事項が追加されているが、そのうちの「『前記内部電源電圧駆動部は、』『テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備える』」という部分を追加する補正が、当初明細書等に記載された事項の範囲内においてなされたものであるか否かについて検討する。 (2-2)当初明細書等において「テスト信号」に関連すると認められる記載は、当初図面における図7、及び当初明細書における次の箇所である(ここにおいて、下線は当合議体が付与したものである。以下同じ。)。「【0038】図5は、図2に示した内部電源電圧発生部600の第2の実施の形態に係る細部構成を示す図である。【0039】第2の実施の形態に係る内部電源電圧発生部600は、基準電圧制御部900及び内部電源電圧駆動部1000を備える。【0040】基準電圧制御部900は、内部電源制御信号IVL_CTR3?IVL_CTR5と基準電圧信号VREFを用いて基準電圧制御信号VREF_CTRを出力する。内部電源電圧駆動部1000は、基準電圧制御信号VREF_CTR及びテスト信号TESTを用いて内部電源電圧Vinを発生する。」「【0052】図7は、図5に示した内部電源電圧駆動部1000の細部回路図である。【0053】内部電源電圧駆動部1000は、EMRS500から出力された内部電源制御信号IVL_CTR3?IVL_CTR5により制御された基準電圧制御信号VREF_CTRを用いて内部電源電圧Vinを出力する。【0054】このため、内部電源電圧駆動部1000はインバータIV2、差動増幅部1100及び出力部1200を備える。差動増幅部1100は電流ミラー1110、比較部1120及びイネーブル部1130を備える。インバータIV2はテスト信号TESTを反転する。テスト信号TESTは正常モード時にはローレベルにディスエーブルされ、テストモード時にハイレベルにイネーブルされる。【0055】電流ミラー1110はPMOSトランジスタPM6?PM9を備える。PMOSトランジスタPM7、PM8は該ソースが電源電圧端に連結され、該ゲートがPMOSトランジスタPM8のドレイン端に共通に連結される。PMOSトランジスタPM6、PM9は該ソースが電源電圧端に連結され、該ゲートがインバータIV2の出力端に連結され、該ドレインがPMOSトランジスタPM7、PM8のドレインにそれぞれ連結されてPMOSトランジスタPM7、PM8の駆動を助ける。【0056】比較部1120はNMOSトランジスタNM13、NM14を備える。NMOSトランジスタNM13、NM14は該ゲートに基準電圧制御信号VREF_CTRと内部電源電圧基準信号Vin_REFがそれぞれ印加され、基準電圧制御信号VREF_CTRと内部電源電圧基準信号Vin_REFのレベル差を比較・増幅する。【0057】イネーブル部1130はNMOSトランジスタNM15を備える。NMOSトランジスタNM15は基準電圧制御信号VREF_CTRにより制御され、接地電圧レベルを比較部1120に印加する。」 (2-3)したがって、これらの記載を総合すると、「テスト信号」に関して当初明細書に記載された事項は、次のとおりと認められる。 a.インバータIV2はテスト信号TESTを反転するものであること。 b.テスト信号TESTは正常モード時にはローレベルにディスエーブルされ、テストモード時にハイレベルにイネーブルされるものであること。 c.PMOSトランジスタPM6、PM9は該ソースが電源電圧端に連結され、該ゲートがインバータIV2の出力端に連結され、該ドレインがPMOSトランジスタPM7、PM8のドレインにそれぞれ連結されてPMOSトランジスタPM7、PM8の駆動を助けるものであること。 (2-4)上記(2-3)a.?c.及び、PMOSトランジスタはゲートにローレベルの電位が供給されると導通状態となり、ドレイン・ソース間の電気抵抗が極めて低くなるという当業者の技術常識を勘案しつつ、図7に記載された回路を参照すると、図7に記載された「内部電源電圧駆動部1000」における「差動増幅部1100」は、テスト信号「TEST」がイネーブルのときには、「PMOSトランジスタPM6、PM9」の「ドレイン」と「ソース」間の電気抵抗が極めて低くなるため、「内部電源電圧駆動部1000」の出力であるノード「N7」は高電圧となり、「基準電圧制御信号VREF_CTR」及び「内部電源電圧基準信号Vin_REF」のレベルの差に応じて、ノード「N7」が高電圧になったり、低電圧になったりするという差動増幅器としての動作を行わないものであること、すなわち、補正後の請求項1に記載されたように、「『前記内部電源電圧駆動部は、』『テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備える』」構成とはなっていないことが明らかである。また、当初明細書等の全体を精査しても、「『前記内部電源電圧駆動部は、』『テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備える』」ことを当業者が認識できる記載は見いだせない。 (2-5)したがって、「『前記内部電源電圧駆動部は、』『テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備える』」という事項を追加する補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。したがって、補正事項2は、特許法第17条の2第3項に規定する要件を満たしていない。 (2-6)なお、これに関連して、審判請求人は、平成23年10月5日に提出された回答書の「3.本願が特許されるべき理由」において、次のとおり主張しているので、これについて検討する。「このとき、比較部1120のこのような比較動作がなされる前に、初期動作状態でテスト信号TESTがハイレベルになれば、PMOSトランジスタPM6,PM9が全てターンオンされ、ノードN7の電圧が高くなるようになります。即ち、テスト信号TESTがハイレベルになる場合に、PMOSトランジスタPM6,PM9が全てターンオンされ、駆動能力を高めることができるようになります。従いまして、審査官のご指摘通り、PMOSトランジスタPM6,PM9が全てターンオンされる場合に、差動増幅部1100の動作が中止されるのではなく、正常モード時にPMOSトランジスタPM7,PM8が動作することにより、テストモード時にPMOSトランジスタPM6?PM9が全てターンオンされることがノードN7の電圧レベルをさらに上昇させる役割を果たすのです。特に、本願の当初明細書の段落〔0055〕には『PMOSトランジスタPM6、PM9は該ソースが電源電圧端に連結され、該ゲートがインバータIV2の出力端に連結され、該ドレインがPMOSトランジスタPM7、PM8のドレインにそれぞれ連結されてPMOSトランジスタPM7、PM8の駆動を助ける。』と記載されています。このように、比較部1120の比較動作以前に、テストモード時にテスト信号TESTがハイレベルにイネーブルされると、PMOSトランジスタPM6,PM9が駆動されノードN7の電圧レベルの上昇を増幅させることになります。そして、ノードN7の電圧レベルが上昇した状態で正常動作が行われると、テスト信号TESTがローレベルにディスエーブルされます。以後、テスト信号TESTがローレベルにディスエーブルされ、ノードN7のレベルが高くなった状態で、比較部1120の比較動作がなされるようになります。差動増幅部1100では、テスト信号TESTに応じてノードN7を予めプリチャージさせた以後に比較動作がなされるので、増幅動作をより速やかに行うことができるようになります。よって、本願の請求項1に係る発明の差動増幅部のテスト信号に応じて(予めプリチャージさせた以後に)内部電源電圧基準信号と基準電圧制御信号とを比較動作する構成は、上記説明した出願当初明細書の段落〔0053〕?〔0057〕、図7の差動増幅部1100の記載に基づきます。」 (2-7)補正事項2により追加された事項は、「『前記内部電源電圧駆動部は、』『テスト信号のイネーブル時に前記内部電源電圧基準信号と前記基準電圧制御信号を比較・増幅して前記所定の制御信号を前記出力部に印加する差動増幅部とを備える』」という事項である。それに対して、審判請求人が述べているのは、「このように、比較部1120の比較動作以前に、テストモード時にテスト信号TESTがハイレベルにイネーブルされると、PMOSトランジスタPM6,PM9が駆動されノードN7の電圧レベルの上昇を増幅させることになります。そして、ノードN7の電圧レベルが上昇した状態で正常動作が行われると、テスト信号TESTがローレベルにディスエーブルされます。以後、テスト信号TESTがローレベルにディスエーブルされ、ノードN7のレベルが高くなった状態で、比較部1120の比較動作がなされるようになります。差動増幅部1100では、テスト信号TESTに応じてノードN7を予めプリチャージさせた以後に比較動作がなされるので、増幅動作をより速やかに行うことができるようになります。」という部分をはじめとして、「テスト信号TEST」がローレベルにディスエーブルされた後の動作であって、補正事項2とは無関係なものであるから、審判請求人が述べている動作が、補正事項2が当初明細書等に記載された事項の範囲内においてなされたことの根拠となり得ないことは明らかである。また、当初明細書の0055段落には、「PMOSトランジスタPM6、PM9は該ソースが電源電圧端に連結され、該ゲートがインバータIV2の出力端に連結され、該ドレインがPMOSトランジスタPM7、PM8のドレインにそれぞれ連結されてPMOSトランジスタPM7、PM8の駆動を助ける。」と記載されているにすぎず、「テスト信号のイネーブル時」における「差動増幅部1100」の比較動作についての記載がなされているとは認められないから、当該0055段落の記載が、補正事項2が当初明細書等に記載された事項の範囲内においてなされたことの根拠となり得ないことも明らかである。したがって、審判請求人の主張は採用できない。 (3)新規事項の追加の有無についてのまとめ以上検討したとおり、補正事項2は特許法第17条の2第3項に規定する要件を満たしていないから、補正事項2を含む本件補正は、特許法第17条の2第3項に規定する要件を満たしていない。 4.補正の却下の決定のまとめ本件補正は、特許法第17の2第3項に規定する要件を満たしていないから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3.本願発明平成22年10月22日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?17に係る発明は、平成22年6月2日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?17に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される次のとおりのものである。「【請求項1】内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する拡張モードレジスタセッティング部と、前記複数個の内部電源制御信号により前記内部電源電圧の電位を調節して発生する内部電源電圧発生部とを含んで構成することを特徴とする半導体メモリ装置。」第4.引用刊行物に記載された発明 1.本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2004-310990号公報(以下「引用例」という。)には、図1及び2と共に次の記載がある。 a.「【0001】本発明は半導体メモリ装置に係り、特に半導体メモリ装置の動作モードにより半導体メモリ装置で使われる内部電圧の電圧レベルを変動させる基準電圧の発生回路及び内部電圧の発生回路に関する。【0002】最近、半導体メモリ装置の製造技術の極微細化及び高集積化が一層進む傾向にある。このような傾向に照らすと、半導体メモリ装置の消費電力は少なければ少ないほど望ましい。消費電力を減少させるためには、半導体メモリ装置に印加される電源電圧を低下させなければならない。従って、一般に5Vの電源電圧を使用している外部回路から、3.3V程度の低い電源電圧を使用する半導体メモリ装置の内部回路に電源電圧を供給するために、半導体メモリ装置は内部電圧の発生回路を備える。内部電圧の発生回路は、基準電圧の発生回路から発生する基準電圧に応じて内部電圧を発生する。【0003】半導体メモリ装置は動作する周波数範囲により動作モードが分けられる。動作モードをCAS(Cｏlｕmn Addｒeｓｓ Sｔｒｏbe)レーテンシ(以下、「CL」という)と関連して説明する。 CLは読込み命令が入力された後でデータが出力されるのにかかる時間を意味する。すなわち、クロック信号の一定の時点から読込み命令が入力された後、クロック信号の2サイクル後にデータが出力されるならば、その時の動作モードをCL2という。【0004】クロック信号の一定の時点から読込み命令が入力された後、クロック信号の3サイクル後にデータが出力されるならば、その時の動作モードをCL3という。同様に、クロック信号の一定の時点から読込み命令が入力された後、クロック信号の2サイクル半後にデータが出力されるならば、その時の動作モードをCL2.5という。半導体メモリ装置の動作周波数範囲が100MHｚ?133MHｚ程度ならば、半導体メモリ装置はCL2で動作される。半導体メモリ装置の動作周波数範囲が133MHｚ?166MHｚ程度ならば、半導体メモリ装置はCL2.5で動作される。半導体メモリ装置の動作周波数範囲が166MHｚ?200MHｚ程度ならば、半導体メモリ装置はCL3で動作される。 (途中略) 【0006】本発明が解決しようとする技術的課題は、動作モードに応じて半導体メモリ装置の内部電圧レベルを調節できる基準電圧の発生回路を提供することにある。本発明が解決しようとする他の技術的課題は、動作モードに応じて半導体メモリ装置の内部電圧レベルを調節できる内部電圧の発生回路を提供するところにある。」 b.「【0007】前記技術的課題を達成するための本発明の実施例による基準電圧の発生回路は、分配部、クランピング制御部及び制御部を備えることを特徴とする。分配部は外部電源電圧に応じて前記外部電源電圧の電圧レベルより低い電圧レベルを有し、動作モードに応じて電圧レベルが変動される基準電圧を出力端子を介して出力する。クランピング制御部は前記出力端子と接地電圧端子間に連結され、前記基準電圧の電圧レベルより低い電圧レベルを有する制御電圧に応じて前記基準電圧の電圧レベルを一定のレベルにクランピングする。制御部は第1及び第2動作モード信号に応じて前記基準電圧の電圧レベルを上げ下げする。 (途中略) 【0010】前記第2制御トランジスタは前記第3トランジスタのソースとドレインとにそれぞれソースとドレインとが連結され、前記第2動作モード信号がゲートに印加されるNMOSトランジスタであることを特徴とする。前記クランピング制御部は第1端が前記出力端子に連結され、第2端が前記接地電圧端子に連結され、ゲートに前記制御電圧が印加されるPMOSトランジスタであることを特徴とする。前記第1及び第2動作モード信号はMRS(Mｏde Regiｓｔeｒ Seｔ)信号であることを特徴とする。」 c.「【0020】図1は本発明の実施例による基準電圧の発生回路の回路図である。図1を参照すれば、本発明の実施例による基準電圧の発生回路100は分配部110、クランピング制御部130及び制御部120を備える。分配部110は外部電源電圧EVCに応じて外部電源電圧EVCの電圧レベルより低い電圧レベルを有し、動作モードにより電圧レベルが変動される基準電圧VREFを出力端子NOUTを介して出力する。さらに説明すれば、分配部110は第1抵抗R1、第2抵抗R2及び第1乃至第4トランジスタTR1、TR2、TR3、TR4を備える。【0021】第1抵抗R1は外部電源電圧EVC端子と出力端子NOUTとの間に連結される。第2抵抗R2は出力端子NOUTと制御電圧V1が発生する第1ノードN1との間に連結される。第1乃至第4トランジスタTR1、TR2、TR3、TR4は第1ノードN1と接地電圧VSS端子との間に電流チャンネルが直列に形成されるように連結される。第1乃至第3トランジスタTR1、TR2、TR3のゲートは出力端子NOUTに連結され、第4トランジスタTR4のゲートには外部電源電圧EVCが印加される。第1乃至第4トランジスタTR1、TR2、TR3、TR4はNMOSトランジスタである。第1乃至第4トランジスタTR1、TR2、TR3、TR4の幅と長さとの比を調節して基準電圧VREFの電圧レベルを調節できる。」 d.「【0023】制御部120は第1及び第2動作モード信号MODE1、2に応じて基準電圧VREFの電圧レベルを上げ下げする。制御部120は第1制御トランジスタCTR1及び第2制御トランジスタCTR2を備える。第1制御トランジスタCTR1は第1動作モード信号MODE1に応じてターンオン/ターンオフされて基準電圧VREFレベルを上げ下げする。第2制御トランジスタCTR2は第2動作モード信号MODE2に応じてターンオン/ターンオフされて基準電圧VREFレベルを上げ下げする。【0024】第1制御トランジスタCTR1は、第1トランジスタTR1のソースとドレインとにそれぞれソースとドレインとが連結され、第1動作モード信号MODE1がゲートに印加されるNMOSトランジスタである。第2制御トランジスタCTR2は、第3トランジスタTR3のソースとドレインとにそれぞれソースとドレインとが連結され、第2動作モード信号MODE2がゲートに印加されるNMOSトランジスタである。第1及び第2動作モード信号MODE1、2はMRS信号である。【0025】基準電圧の発生回路100は低い動作周波数範囲では、第1動作モード信号MODE1と第2動作モード信号MODE2とは第1レベルで発生し、高い動作周波数範囲では、第1動作モード信号MODE1と第2動作モード信号MODE2とは第2レベルで発生し、中間動作周波数範囲では、第1動作モード信号MODE1と第2動作モード信号MODE2のうちいずれか一方は第1レベルで発生して他方は第2レベルで発生する。」 e.「【0033】制御部120は第1及び第2動作モード信号MODE1、2に応じて基準電圧VREFの電圧レベルを上げ下げする。制御部120は第1制御トランジスタCTR1及び第2制御トランジスタCTR2を備える。第1制御トランジスタCTR1は、分配部110の第1トランジスタTR1のソースとドレインとにそれぞれソースとドレインとが連結され、第1動作モード信号MODE1がゲートに印加されるNMOSトランジスタである。第2制御トランジスタCTR2は、分配部110の第3トランジスタTR3のソースとドレインとにそれぞれソースとドレインとが連結され、第2動作モード信号MODE2がゲートに印加されるNMOSトランジスタである。【0034】半導体メモリ装置の動作モードを動作周波数範囲によりCL2、CL2.5、CL3の3種に分類するならば、本発明の基準電圧の発生回路100はCL2モードで基準電圧VREFを最も低いレベルで発生し、CL2.5モードで基準電圧VREFを中間レベルで発生し、CL3モードで基準電圧VREFを最も高いレベルで発生する。このために、CL2モードでは第1動作モード信号MODE1と第2動作モード信号MODE2とは第1レベルで発生する。CL2.5モードでは第1動作モード信号MODE1と第2動作モード信号MODE2のうちいずれか一方は第1レベルで発生して他方は第2レベルで発生する。【0035】 CL3モードでは第1動作モード信号MODE1と第2動作モード信号MODE2とは第2レベルで発生する。ここで、第1レベルは説明の便宜のためにハイレバルとし、第2レベルはローレベルとする。しかし、当業者には第1レベルと第2レベルの定義が反対になりうるということは自明である。第1及び第2動作モード信号MODE1、2はMRS信号である。」 f.「【0036】半導体メモリ装置がCL2.5モードで動作すると、第1制御トランジスタCTR1及び第2制御トランジスタCTR2のうちいずれか一方はターンオンされ、他方はターンオフされる。第1制御トランジスタCTR1がターンオンされると仮定する。それにより、分配部110を流れる電流は第1トランジスタTR1の代わりに第1制御トランジスタCTR1を介して第2トランジスタTR2に流れる。従って、基準電圧VREFの電圧レベルを決定する抵抗の機能を果たす素子は第2抵抗R2、第2トランジスタTR2、第3及び第4トランジスタTR3,TR4となる。この時の基準電圧VREFのレベルは図2にVREF_Mと表示されている。【0037】図2は図1の基準電圧の発生回路から出力される基準電圧のレベルを示した図面である。半導体メモリ装置がCL2モードで動作すると、第1制御トランジスタCTR1及び第2制御トランジスタCTR2はいずれもターンオンされる。第1動作モード信号MODE1及び第2動作モード信号MODE2がいずれもハイレバルに発生するためである。その結果、分配部110を流れる電流は第1トランジスタTR1の代わりに第1制御トランジスタCTR1を介して第2トランジスタTR2に流れる。そして、第3トランジスタTRの3代わりに第2制御トランジスタCTR2を介して第4トランジスタTR4に流れる。従って、基準電圧VREFの電圧レベルを決定する抵抗の機能を果たす素子は第2抵抗R2、第2トランジスタTR2及び第4トランジスタTR4となる。抵抗素子の数がCL2.5モードである時よりも減ったため、基準電圧VREFの電圧レベルも低くなる。この時の基準電圧VREFのレベルは図2でVREF_Lと表示されている。【0038】半導体メモリ装置がCL3モードで動作すると、第1制御トランジスタCTR1及び第2制御トランジスタCTR2はいずれもターンオフされる。第1動作モード信号MODE1及び第2動作モード信号MODE2がいずれもローレベルで発生するためである。その結果、分配部110を流れる電流は第1乃至第4トランジスタTR1,TR2,TR3,TR4を介して接地電圧VSS端子に流れる。従って、基準電圧VREFの電圧レベルを決定する抵抗の機能を果たす素子は第2抵抗R2、第1乃至第4トランジスタTR1,TR2,TR3,TR4となる。【0039】抵抗素子の数がCL2.5モードである時より増えたので、基準電圧VREFの電圧レベルも上昇する。この時の基準電圧VREFのレベルは図2でVREF_Hと表示されている。動作モードにより電圧レベルが変動される基準電圧VREFに応じて半導体メモリ装置内部の内部電圧の発生回路は内部電圧の電圧レベルを調節する。」 2.ここにおいて、0004段落の記載から、図1に記載された「基準電圧の発生回路」が適用される「半導体メモリ装置」(以下、単に「引用例の半導体メモリ装置」という。)は、「CAS(Cｏlｕmn Addｒeｓｓ Sｔｒｏbe)レーテンシ」のモードが、「100MHｚ?133MHｚ程度」の「動作周波数範囲」では「CL2」となり、「133MHｚ?166MHｚ程度」の「動作周波数範囲」では「CL2.5」となり、「166MHｚ?200MHｚ程度」の「動作周波数範囲」では「CL3」となるものであることが明らかである。 3.0033段落?0035段落の記載から、「MRS信号」である「第1及び第2動作モード信号MODE1、2」は、「CL2モード」では「第1動作モード信号MODE1」と「第2動作モード信号MODE2」とが第1レベルとなり、「CL2.5モード」では「第1動作モード信号MODE1」と「第2動作モード信号MODE2」のうちいずれか一方が第1レベルで他方が第2レベルとなり、「CL3モード」では「第1動作モード信号MODE1」と「第2動作モード信号MODE2」とが第2レベルとなることが明らかであるから、「第1動作モード信号MODE1」及び「第2動作モード信号MODE2」は、「CL(CASレーテンシ)」のモードに対応する「MRS信号」であることが明らかである。そして、0036段落?0039段落の記載から、図1に記載された「基準電圧の発生回路」の出力である「基準電圧VREF」は、「第1動作モード信号MODE1」及び「第2動作モード信号MODE2」により電圧レベルが変動することが明らかであるから、引用発明の半導体メモリ装置は、「CL(CASレーテンシ)」のモードに対応する「MRS信号」である「第1動作モード信号MODE1」及び「第2動作モード信号MODE2」に応じて電圧レベルが変動する「基準電圧VREF」を出力する「基準電圧の発生回路」を備えていることが明らかである。 4.0002段落の「従って、一般に5Vの電源電圧を使用している外部回路から、3.3V程度の低い電源電圧を使用する半導体メモリ装置の内部回路に電源電圧を供給するために、半導体メモリ装置は内部電圧の発生回路を備える。内部電圧の発生回路は、基準電圧の発生回路から発生する基準電圧に応じて内部電圧を発生する。」という記載、及び0039段落の「抵抗素子の数がCL2.5モードである時より増えたので、基準電圧VREFの電圧レベルも上昇する。この時の基準電圧VREFのレベルは図2でVREF_Hと表示されている。動作モードにより電圧レベルが変動される基準電圧VREFに応じて半導体メモリ装置内部の内部電圧の発生回路は内部電圧の電圧レベルを調節する。」という記載から、引用例の半導体メモリ装置においては、「基準電圧の発生回路」の出力である「基準電圧VREF」に応じて、「半導体メモリ装置内部の内部電圧」を発生する「内部電圧の発生回路」を備えていることが明らかである。 5.したがって、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。「100MHｚ?133MHｚ程度の動作周波数範囲ではCL2となり、133MHｚ?166MHｚ程度の動作周波数範囲ではCL2.5となり、166MHｚ?200MHｚ程度の動作周波数範囲ではCL3となるCL(CASレーテンシ)のモードに対応するMRS信号である第1動作モード信号MODE1及び第2動作モード信号MODE2に応じて電圧レベルが変動する基準電圧VREFを出力する基準電圧の発生回路と、前記基準電圧の発生回路の出力である前記基準電圧VREFに応じて、内部電圧を発生する内部電圧の発生回路を備えている半導体メモリ装置。」第5.本願発明と引用発明との対比 1.引用発明の「CL3」という「CL(CASレーテンシ)のモードは、内部回路を「166MHｚ?200MHｚ程度の動作周波数範囲」という高速で動作させるものであるから、本願発明の「内部回路を高速動作させる特定モード」に相当する。また、引用発明の「内部電圧の発生回路」が発生する「内部電圧」が、本願発明の「前記内部回路の内部電源電圧の電位」に相当する。そして、引用発明の「MRS信号」が「MRS」(モードレジスタセット)の出力信号であることは当業者にとって自明であるところ、引用発明は、「MRS信号である第1動作モード信号MODE1及び第2動作モード信号MODE2に応じて電圧レベルが変動する基準電圧VREFを出力する基準電圧の発生回路と、前記基準電圧の発生回路の出力である前記基準電圧VREFに応じて、内部電圧を発生する内部電圧の発生回路」を備えているから、引用発明の「MRS」の出力信号である「第1動作モード信号MODE1及び第2動作モード信号MODE2」が、「内部電圧の発生回路」が発生する「内部電圧」を調節する複数個の制御信号として機能していることは明らかである。したがって、引用発明の「MRS」の出力信号である「第1動作モード信号MODE1及び第2動作モード信号MODE2」は、本願発明の「前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号」に相当するとともに、引用発明の「MRS」は、本願発明の「拡張モードレジスタセッティング部」のように、「内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する」ものであると認められる。よって、本願発明と引用発明とは、「内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力するレジスタ」を備えている点で一致する。 2.引用発明は、「基準電圧の発生回路」及び「内部電圧の発生回路」により、本願発明の「前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号」に相当する「MRS信号である第1動作モード信号MODE1及び第2動作モード信号MODE2」に応じて、「内部電圧」の電位を調節して発生する構成となっているから、引用発明の「基準電圧の発生回路」及び「内部電圧の発生回路」が、本願発明の「前記複数個の内部電源制御信号により前記内部電源電圧の電位を調節して発生する内部電源電圧発生部」に相当する。 3.したがって、本願発明と引用発明とは、「内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力するレジスタと、前記複数個の内部電源制御信号により前記内部電源電圧の電位を調節して発生する内部電源電圧発生部とを含んで構成することを特徴とする半導体メモリ装置。」である点で一致し、次の点で相違する。 (相違点) 「内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力するレジスタ」が、本願発明では「拡張モードレジスタセッティング部」であるのに対して、引用発明では「MRS」、すなわちモードレジスタセッティング部である点。第6.相違点についての当審の判断 1.一般に、半導体メモリ装置において、種々の動作モードの設定を行うに際して、モードレジスタセッティング部(以下「MRS」という。)を用いるか、拡張モードレジスタセッティング部(以下「EMRS」という。)を用いるかは、当業者が適宜選択し得る設計的事項であり、EMRSを用いて動作モードの設定を行うことは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例1に、ｔWRのためのサイクル数という動作モードを設定するためにEMRSを使用することが記載されており、同周知例2に、CASレイテンシーを何クロックとするかという動作モードを設定するためにEMRSを使用することが記載されていることからも分かるように、当業者において従来から行われてきていることである。 a.周知例1:特開2002-324399号公報「【0001】【発明の属する技術分野】本発明は、メモリ・デバイスに関し、より詳細には、クロック式メモリ・デバイスに関する。」「【0024】図10のステップ1030に関して上記に説明したとおり、制御レジスタ内で適切なビットを書き込むことにより、書込み回復時間として適切なクロック数を設定することができる。好ましい実施形態による第1の適切な実装形態は、DDR SDRAMの拡張モード・レジスタ(EMRS)内の未定義ビットを使用してｔWRのためのサイクル数を定義する。図11を参照すると、好ましい実施形態による拡張モード・レジスタEMRSは、A0、A1、A2、BA0、BA1に関する従来技術の定義を含み、またSDRAMデバイスの入力クロックの関数として書込み回復時間を動的に設定することを可能にするA3とA4に関する新しい定義も含む。図12は、出力バス上へのデータの提示のタイミングを制御する遅延ロック・ループであるDLLを使用可能および使用不能にする値を示している。」 b.周知例2:特開2004-164753号公報「【0001】【発明の属する技術分野】本発明は、同期型若しくは非同期型のDRAM(Dｙnamic Randｏm Acceｓｓ Memｏｒｙ)に使用して好適なメモリ装置及びメモリ装置の動作制御方法に関する。詳しくは、簡単な手段で動作モードの設定範囲を拡大し、テストモードや調整モード等での設定も容易に行うことができるようにしたものである。【0002】【従来の技術】 (途中略) 【0003】一方、半導体メモリ装置のうち、DRAMでは、読出しのCAS(Cｏlｕmn Addｒeｓｓ Sｔｒｏbe )信号からDRAMの出力までに所定の時間が必要とされる。この時間がCASレイテンシーと呼ばれる時間である。すなわちDRAMでは、CAS信号を与えた後、CASレイテンシーが経過しなければ、出力を得ることができない。 (途中略) 【0006】これらの問題を解決するため、国際電子標準化機構であるJEDEC(Jｏinｔ Elecｔｒｏnic Deｖice Engineeｒing Cｏｕncil )において、CASレイテンシー機能を規格化することが検討された。すなわち、JEDEC規格では、SDRAMの拡張モードレジスタセット(Eｘｔended Mｏde Regiｓｔeｒ Seｔ、以下、EMRS)を通じてCASレイテンシーを何クロックとするかを予め設定できるように要求している。」 2.したがって、引用発明において、「CL(CASレーテンシ)」のモードに対応する「第1動作モード信号MODE1」及び「第2動作モード信号MODE2」を、MRSに換えて、EMRSを使用して設定する構成とすること、すなわち、本願発明のように、「内部回路を高速動作させる特定モードに進入させる場合、前記内部回路の内部電源電圧の電位を調節する複数個の内部電源制御信号を出力する拡張モードレジスタセッティング部」を設ける構成とすることは、当業者が適宜なし得たことである。よって、本願発明と引用発明との相違点は、当業者が適宜なし得た範囲に含まれる程度のものであるから、本願発明は引用発明に基づいて当業者が容易に発明をすることができたものである。第7.むすび以上のとおり、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項に規定により特許を受けることができない。したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。よって、結論のとおり審決する。
審理終結日	2012-03-01
結審通知日	2012-03-06
審決日	2012-03-23
出願番号	特願2005-211168(P2005-211168)
審決分類	P 1 8・ 561- Z (G11C) P 1 8・ 121- Z (G11C)
最終処分	不成立
前審関与審査官	須原宏光
特許庁審判長	北島健次
特許庁審判官	小川将之近藤幸浩
発明の名称	半導体メモリ装置
代理人	荒船良男
代理人	荒船博司

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