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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない(前置又は当審拒絶理由) G06F
審判 査定不服 特36条4項詳細な説明の記載不備 特許、登録しない(前置又は当審拒絶理由) G06F
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F
審判 査定不服 特174条1項 特許、登録しない(前置又は当審拒絶理由) G06F
管理番号 1261836
審判番号 不服2009-21062  
総通号数 154 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-10-26 
種別 拒絶査定不服の審決 
審判請求日 2009-10-30 
確定日 2012-08-15 
事件の表示 特願2006-515357「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための装置及び方法」拒絶査定不服審判事件〔平成17年 1月 6日国際公開、WO2005/001685、平成19年 7月26日国内公表、特表2007-520766〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、
2004年5月26日(パリ条約による優先権主張外国庁受理2003年6月23日、アメリカ合衆国)を国際出願日とする出願であって、
平成17年12月22日に特許法第184条の5第1項に規定される書面が提出されるとともに、同法第184条の4第1項で規定される、国際出願日における明細書、請求の範囲、図面(図面の中の説明に限る。)及び要約の翻訳文が提出され、
平成19年12月27日付けで最初の拒絶理由通知(平成20年1月15日発送)がなされ、
同年4月15日付けで意見書が提出されるとともに、手続補正がなされ、
平成21年6月22日付けで拒絶査定(同年同月30日発送)がなされ、
同年10月30日に審判請求がなされるとともに、手続補正がなされ、
平成22年6月10日付けで審査官より特許法第164条第3項に基づく報告(前置報告)がなされ、
平成23年1月18日付けで当審より同法第134条第4項に基づく審尋(同年同月25日発送)がなされ、
これに対し、同年4月22日付けで回答書が提出され、
同年8月18日付けで当審より平成21年10月30日付けの手続補正を却下する旨の補正の却下の決定(平成23年8月30日発送)がなされるとともに、同年同月18日付けで最初の拒絶理由通知(同年同月23日発送)がなされ、
平成24年2月23日付けで意見書が提出されるとともに、手続補正がなされたものである。

第2.平成23年8月18日付け最初の拒絶理由通知で通知した拒絶理由
平成23年8月18日付け最初の拒絶理由通知で通知した拒絶理由は下記のとおりである。

『第1.平成21年10月30日付けの手続補正について
本拒絶査定と同日付けの補正の却下の決定により、平成21年10月30日付けの手続補正は却下されることとなった。
その補正の却下の決定の内容は以下のとおりのものである。

[理由]
「1.手続の経緯
…(中略)…

2.優先権主張
…(中略)…
そのため、本願の全ての請求項について、パリ条約による優先権主張は認められない。

3.本件補正
平成21年10月30日付けの手続補正(以下、「本件補正」という。)の内容は、
平成20年4月15日付けの手続補正により補正された特許請求の範囲の記載
「 【請求項1】
データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法であって、
メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、
あるプロセッシング要素が複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータの所有権を所望すると、前記レジスタファイル内のレジスタの少なくとも1つのビットが前記プロセッシング要素により設定されることに応答して、前記選択されたハードウェアアクセラレータをイネーブル化するステップと、
前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、
から構成されることを特徴とする方法。
【請求項2】
請求項1記載の方法であって、
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、
プロセッシング要素がハードウェアアクセラレータの選択を所望するとき、前記プロセッシング要素がビットを設定するのを可能にするステップと、
前記ビットが設定される場合、前記選択されたハードウェアアクセラレータを起動するステップと、
から構成されることを特徴とする方法。
【請求項3】
請求項1記載の方法であって、
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、
前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも1つのレジスタを指定するステップと、
前記レジスタ内の検出された制御コマンドに従ってメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動するステップと、
から構成されることを特徴とする方法。
【請求項4】
請求項1記載の方法であって、さらに、
前記複数のハードウェアアクセラレータに選択ユニットを接続するステップと、
前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも1つのレジスタを指定するステップと、
選択されたハードウェアアクセラレータへのアクセスをプロセッシング要素に付与するよう前記選択ユニットに指示するステップと、
受信した制御コマンドに従うメディア処理機能を前記選択されたハードウェアアクセラレータに実行するよう指示するステップと、
を有することを特徴とする方法。
【請求項5】
請求項3記載の方法であって、
前記選択されたハードウェアアクセラレータを起動するステップは、
前記制御コマンドを書き込んだプロセッシング要素を特定するステップと、
前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する入力データストリームを決定するステップと、
前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する出力データストリームを決定するステップと、
受信した制御コマンドに従ってメディア処理機能を実行するよう前記選択されたハードウェアアクセラレータに指示するステップと、
1以上のデータに応じたプロセッシング要素に対しデータが利用可能か示すため、前記レジスタファイルのレジスタ内の制御ビットを更新するステップと、
1以上のレジスタにおいて命令を実行するのに必要なデータが利用可能となるまで、前記1以上のデータに応じたプロセッシング要素に前記命令の実行を待機するよう求めるステップと、
から構成されることを特徴とする方法。
【請求項6】
選択可能なハードウェアアクセラレータに対する命令を格納するコンピュータ可読記録媒体であって、前記命令は、
メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、
あるプロセッシング要素が複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータの所有権を所望すると、前記レジスタファイル内のレジスタの少なくとも1つのビットが前記プロセッシング要素により設定されることに応答して、前記選択されたハードウェアアクセラレータをイネーブル化するステップと、
前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、
から構成される方法をシステムに実行させるようプログラムするのに利用可能であるコンピュータ可読記録媒体。
【請求項7】
請求項6記載のコンピュータ可読記録媒体であって、
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、
前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも1つのレジスタを指定するステップと、
前記レジスタ内の検出された制御コマンドに従ってメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動するステップと、
から構成されることを特徴とするコンピュータ可読記録媒体。
【請求項8】
請求項6記載のコンピュータ可読記録媒体であって、
前記方法はさらに、
前記複数のハードウェア要素に選択ユニットを接続するステップと、
前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも1つのレジスタを指定するステップと、
選択されたハードウェアアクセラレータへのアクセスをプロセッシング要素に付与するよう前記選択ユニットに指示するステップと、
受信した制御コマンドに従うメディア処理機能を前記選択されたハードウェアアクセラレータに実行するよう指示するステップと、
を有することを特徴とするコンピュータ可読記録媒体。
【請求項9】
請求項7記載のコンピュータ可読記録媒体であって、
前記選択されたハードウェアアクセラレータを起動するステップは、
前記制御コマンドを書き込んだプロセッシング要素を特定するステップと、
前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する入力データストリームを決定するステップと、
前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する出力データストリームを決定するステップと、
受信した制御コマンドに従ってメディア処理機能を実行するよう前記選択されたハードウェアアクセラレータに指示するステップと、
1以上のデータに応じたプロセッシング要素に対しデータが利用可能か示すため、前記レジスタファイルのレジスタ内の制御ビットを更新するステップと、
1以上のレジスタにおいて命令を実行するのに必要なデータが利用可能となるまで、前記1以上のデータに応じたプロセッシング要素に前記命令の実行を待機するよう求めるステップと、
から構成されることを特徴とするコンピュータ可読記録媒体。
【請求項10】
データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサであって、
複数のプロセッシング要素と、
選択ユニットに接続された複数のハードウェアアクセラレータと、
前記選択ユニットと前記複数のプロセッシング要素とに接続されたレジスタファイルと、
から構成され、
前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、
前記汎用レジスタの少なくとも1つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、前記レジスタファイル内のレジスタの少なくとも1つのビットが前記プロセッシング要素により設定されることに応答して、前記選択されたハードウェアアクセラレータを前記選択ユニットに起動するよう前記プロセッシング要素が指示することを可能にする少なくとも1つのビットを有し、
当該プロセッサはさらに、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニットを有する、
ことを特徴とするプロセッサ。
【請求項11】
請求項10記載のプロセッサであって、
前記複数のプロセッシング要素は、
前記レジスタファイルに接続され、入力データを受信する入力プロセッシング要素と、
前記レジスタファイルに接続され、データを送信する出力プロセッシング要素と、
から構成されることを特徴とするプロセッサ。
【請求項12】
請求項10記載のプロセッサであって、
前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動することを特徴とするプロセッサ。
【請求項13】
請求項10記載のプロセッサであって、
前記制御ユニットは、制御コマンドを書き込んだプロセッシング要素を特定し、前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう前記レジスタファイルのレジスタ内の制御ビットを設定することを特徴とするプロセッサ。
【請求項14】
請求項10記載のプロセッサであって、
プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、1以上のデータに応じたプロセッシング要素を特定する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止することを特徴とするプロセッサ。
【請求項15】
請求項10記載のプロセッサであって、
前記プロセッシング要素は、前記レジスタファイル内の少なくとも1つのレジスタに制御コマンドを書き込み、該制御コマンドに従うメディア処理機能を実行するよう選択されたハードウェアアクセラレータに指示し、前記選択されたハードウェアアクセラレータが使用中であることを示すため制御ビットを設定することを特徴とするプロセッサ。
【請求項16】
請求項10記載のプロセッサであって、
プロセッシング要素は、1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止することを特徴とするプロセッサ。
【請求項17】
請求項10記載のプロセッサであって、
前記ハードウェアアクセラレータは、画像処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。
【請求項18】
請求項10記載のプロセッサであって、
前記ハードウェアアクセラレータは、映像処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。
【請求項19】
請求項10記載のプロセッサであって、
前記ハードウェアアクセラレータは、音声処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。
【請求項20】
データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステムであって、
各メディア信号プロセッサ間のデータ交換を可能にするため、入出力ポートを介し共に接続される複数のメディア信号プロセッサから構成されるシステムであって、
前記メディア信号プロセッサは、
複数のプロセッシング要素と、
選択ユニットに接続された複数のハードウェアアクセラレータと、
前記選択ユニットと前記複数のプロセッシング要素とに接続されたレジスタファイルと、
前記メディア信号プロセッサの1以上に接続されたメモリインタフェースと、
前記メモリインタフェースに接続されたランダムアクセスメモリと、
から構成され、
前記レジスタファイルは、前記複数のハードウェアアクセラレータ及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、
前記汎用レジスタの少なくとも1つは、選択されたハードウェアアクセラレータをプロセッシング要素が起動することを可能にする少なくとも1つのビットを有し、
前記メディア信号プロセッサはさらに、前記選択ユニットに接続される制御ユニットであって、前記プロセッシング要素が前記選択されたハードウェアアクセラレータの所有権を所望すると、前記レジスタファイル内のレジスタの少なくとも1つのビットが前記プロセッシング要素により設定されることに応答して、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニットを有する、
ことを特徴とするコンピュータシステム。
【請求項21】
請求項20記載のコンピュータシステムであって、
前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動することを特徴とするコンピュータシステム。
【請求項22】
請求項20記載のコンピュータシステムであって、
前記制御ユニットは、制御コマンドを書き込んだプロセッシング要素を特定し、前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう前記レジスタファイルのレジスタ内の制御ビットを設定することを特徴とするコンピュータシステム。
【請求項23】
請求項20記載のコンピュータシステムであって、
プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、1以上のデータに応じたプロセッシング要素に対応する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止することを特徴とするコンピュータシステム。
【請求項24】
請求項20記載のコンピュータシステムであって、
前記プロセッシング要素は、前記レジスタファイル内の少なくとも1つのレジスタに制御コマンドを書き込み、該制御コマンドに従うメディア処理機能を実行するよう選択されたハードウェアアクセラレータに指示し、前記選択されたハードウェアアクセラレータが使用中であることを示すため制御ビットを設定することを特徴とするコンピュータシステム。
【請求項25】
請求項20記載のコンピュータシステムであって、
プロセッシング要素は、1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止することを特徴とするコンピュータシステム。
【請求項26】
請求項20記載のコンピュータシステムであって、
前記ランダムアクセスメモリ(RAM)は、シンクロナスデータランダムアクセスメモリ(SDRAM)であることを特徴とするコンピュータシステム。」
(以下、この特許請求の範囲に記載された請求項を「補正前の請求項」という。)を、
「 【請求項1】
データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法であって、
プロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望するとき、メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、
前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップと、
前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、
から構成されることを特徴とする方法。
【請求項2】
請求項1記載の方法であって、
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、
前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも1つのレジスタを指定するステップと、
前記レジスタ内の検出された制御コマンドに従ってメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動するステップと、
から構成されることを特徴とする方法。
【請求項3】
請求項1記載の方法であって、さらに、
前記複数のハードウェアアクセラレータに選択ユニットを接続するステップと、
前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも1つのレジスタを指定するステップと、
選択されたハードウェアアクセラレータへのアクセスをプロセッシング要素に付与するよう前記選択ユニットに指示するステップと、
受信した制御コマンドに従うメディア処理機能を前記選択されたハードウェアアクセラレータに実行するよう指示するステップと、
を有することを特徴とする方法。
【請求項4】
請求項2記載の方法であって、
前記選択されたハードウェアアクセラレータを起動するステップは、
前記制御コマンドを書き込んだプロセッシング要素を特定するステップと、
前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する入力データストリームを決定するステップと、
前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する出力データストリームを決定するステップと、
受信した制御コマンドに従ってメディア処理機能を実行するよう前記選択されたハードウェアアクセラレータに指示するステップと、
1以上のデータに応じたプロセッシング要素に対しデータが利用可能か示すため、前記レジスタファイルのレジスタ内の制御ビットを更新するステップと、
1以上のレジスタにおいて命令を実行するのに必要なデータが利用可能となるまで、前記1以上のデータに応じたプロセッシング要素に前記命令の実行を待機するよう求めるステップと、
から構成されることを特徴とする方法。
【請求項5】
選択可能なハードウェアアクセラレータに対する命令を格納するコンピュータ可読記録媒体であって、前記命令は、
プロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望するとき、メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、
前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップと、
前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与し、前記選択されたハードウェアアクセラレータが前記検出された制御コマンドに従うメディア処理機能を実行するステップと、
から構成される方法をシステムに実行させるようプログラムするのに利用可能であるコンピュータ可読記録媒体。
【請求項6】
請求項5記載のコンピュータ可読記録媒体であって、
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、
前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも1つのレジスタを指定するステップと、
前記レジスタ内の検出された制御コマンドに従ってメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動するステップと、
から構成されることを特徴とするコンピュータ可読記録媒体。
【請求項7】
請求項5記載のコンピュータ可読記録媒体であって、
前記方法はさらに、
前記複数のハードウェア要素に選択ユニットを接続するステップと、
前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも1つのレジスタを指定するステップと、
選択されたハードウェアアクセラレータへのアクセスをプロセッシング要素に付与するよう前記選択ユニットに指示するステップと、
受信した制御コマンドに従うメディア処理機能を前記選択されたハードウェアアクセラレータに実行するよう指示するステップと、
を有することを特徴とするコンピュータ可読記録媒体。
【請求項8】
請求項7記載のコンピュータ可読記録媒体であって、
前記選択されたハードウェアアクセラレータを起動するステップは、
前記制御コマンドを書き込んだプロセッシング要素を特定するステップと、
前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する入力データストリームを決定するステップと、
前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する出力データストリームを決定するステップと、
受信した制御コマンドに従ってメディア処理機能を実行するよう前記選択されたハードウェアアクセラレータに指示するステップと、
1以上のデータに応じたプロセッシング要素に対しデータが利用可能か示すため、前記レジスタファイルのレジスタ内の制御ビットを更新するステップと、
1以上のレジスタにおいて命令を実行するのに必要なデータが利用可能となるまで、前記1以上のデータに応じたプロセッシング要素に前記命令の実行を待機するよう求めるステップと、
から構成されることを特徴とするコンピュータ可読記録媒体。
【請求項9】
データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサであって、
複数のプロセッシング要素と、
選択ユニットに接続された複数のハードウェアアクセラレータと、
前記選択ユニットと前記複数のプロセッシング要素とに接続されたレジスタファイルと、
から構成され、
前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、
前記汎用レジスタの少なくとも1つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする1以上のアドレスビットを有し、
当該プロセッサはさらに、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与し、前記検出された制御コマンドに従うメディア処理機能を実行するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニットを有する、
ことを特徴とするプロセッサ。
【請求項10】
請求項9記載のプロセッサであって、
前記複数のプロセッシング要素は、
前記レジスタファイルに接続され、入力データを受信する入力プロセッシング要素と、
前記レジスタファイルに接続され、データを送信する出力プロセッシング要素と、
から構成されることを特徴とするプロセッサ。
【請求項11】
請求項9記載のプロセッサであって、
前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動することを特徴とするプロセッサ。
【請求項12】
請求項9記載のプロセッサであって、
前記制御ユニットは、制御コマンドを書き込んだプロセッシング要素を特定し、前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう前記レジスタファイルのレジスタ内の制御ビットを設定することを特徴とするプロセッサ。
【請求項13】
請求項9記載のプロセッサであって、
プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、1以上のデータに応じたプロセッシング要素を特定する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止することを特徴とするプロセッサ。
【請求項14】
請求項9記載のプロセッサであって、
前記プロセッシング要素は、前記レジスタファイル内の少なくとも1つのレジスタに制御コマンドを書き込み、該制御コマンドに従うメディア処理機能を実行するよう選択されたハードウェアアクセラレータに指示し、前記選択されたハードウェアアクセラレータが使用中であることを示すため制御ビットを設定することを特徴とするプロセッサ。
【請求項15】
請求項9記載のプロセッサであって、
プロセッシング要素は、1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止することを特徴とするプロセッサ。
【請求項16】
請求項9記載のプロセッサであって、
前記ハードウェアアクセラレータは、画像処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。
【請求項17】
請求項9記載のプロセッサであって、
前記ハードウェアアクセラレータは、映像処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。
【請求項18】
請求項9記載のプロセッサであって、
前記ハードウェアアクセラレータは、音声処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。
【請求項19】
データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステムであって、
各メディア信号プロセッサ間のデータ交換を可能にするため、入出力ポートを介し共に接続される複数のメディア信号プロセッサから構成されるシステムであって、
前記メディア信号プロセッサは、
複数のプロセッシング要素と、
選択ユニットに接続された複数のハードウェアアクセラレータと、
前記選択ユニットと前記複数のプロセッシング要素とに接続されたレジスタファイルと、
前記メディア信号プロセッサの1以上に接続されたメモリインタフェースと、
前記メモリインタフェースに接続されたランダムアクセスメモリと、
から構成され、
前記レジスタファイルは、前記複数のハードウェアアクセラレータ及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、
前記汎用レジスタの少なくとも1つは、プロセッシング要素が選択されたハードウェアアクセラレータの所有権を特定及び要求することを可能にする1以上のアドレスビットを有し、
前記メディア信号プロセッサはさらに、前記選択ユニットに接続される制御ユニットであって、前記プロセッシング要素が前記選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニットを有し、
前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素からの制御コマンドを受信し、前記受信した制御コマンドに従うメディア処理機能を実行するため前記選択されたハードウェアアクセラレータを起動することを特徴とするコンピュータシステム。
【請求項20】
請求項19記載のコンピュータシステムであって、
前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動することを特徴とするコンピュータシステム。
【請求項21】
請求項19記載のコンピュータシステムであって、
前記制御ユニットは、制御コマンドを書き込んだプロセッシング要素を特定し、前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう前記レジスタファイルのレジスタ内の制御ビットを設定することを特徴とするコンピュータシステム。
【請求項22】
請求項19記載のコンピュータシステムであって、
プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、1以上のデータに応じたプロセッシング要素に対応する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止することを特徴とするコンピュータシステム。
【請求項23】
請求項19記載のコンピュータシステムであって、
前記プロセッシング要素は、前記レジスタファイル内の少なくとも1つのレジスタに制御コマンドを書き込み、該制御コマンドに従うメディア処理機能を実行するよう選択されたハードウェアアクセラレータに指示し、前記選択されたハードウェアアクセラレータが使用中であることを示すため制御ビットを設定することを特徴とするコンピュータシステム。
【請求項24】
請求項19記載のコンピュータシステムであって、
プロセッシング要素は、1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止することを特徴とするコンピュータシステム。
【請求項25】
請求項19記載のコンピュータシステムであって、
前記ランダムアクセスメモリ(RAM)は、シンクロナスデータランダムアクセスメモリ(SDRAM)であることを特徴とするコンピュータシステム。」
(以下、この特許請求の範囲に記載された請求項を「補正後の請求項」という。)
と補正するものである。

4.補正の適否
4の1.特許法第17条の2第3項の要件の検討
本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の、特許法第184条の12第2項により読み替える同法第17条の2第3項の規定を満たすか否かを検討すると、下記の点で同法第17条の2第3項の要件を満たしていない。

補正後の請求項1に「プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」と記載されている。
しかしながら、平成17年12月22日付けで提出された、国際出願日における国際特許出願の明細書若しくは図面(図面の中の説明に限る。)の翻訳文、同年同月同日付けで提出された、国際出願日における国際特許出願の請求の範囲の翻訳文、又は、国際出願日における国際特許出願の図面(図面の中の説明を除く。)(以下、これらをあわせて単に「当初翻訳文等」という。)には、補正後の請求項1の上記で指摘した箇所にある「アドレスビット」という語は記載されていない。また、当初翻訳文等に記載されたいかなる構成が、「アドレスビット」に対応するのかが不明である。
さらに、補正後の請求項1の上記で指摘した箇所には「1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、…(中略)…ハードウェアアクセラレータをイネーブル化する」と記載されている。当初翻訳文等の記載を総合勘案すれば、補正後の請求項1の上記で指摘した箇所にある「制御コマンド」は、図面の【図3B】で示されるHWA制御レジスタ320に格納されている情報の一部または全部であると推察される。
しかしながら、当初翻訳文の【0015】に「PE0(220-2)が、例えば、PE1(220-3)による利用を意味するGPR360に書き込まれた結果によりHWA DVビット362(図3Aのビット304)を設定することにより、選択されたハードウェアアクセラレータ(HWA)250のイネーブル化を要求する。」(この部分は翻訳がやや適切でない面があるので、当審で改めて仮訳すると、「最初にPE0 220-2が、HWA DVビット362(図3Aのビット304)をセットすることにより、選択されたハードウェアアクセラレータ(HWA)250のイネーブル化を要求する。これは、GPR360への書き込みという結果となり、このGPR360はPE1 220-3での消費(利用)に向けたものである。」)と記載され、当初翻訳文の【0016】に「HWA DVビット362の設定は、プロセッシング要素がHWA250のイネーブル化または起動を要求しているということを制御論理230に通知する。」と記載され、同じく【0016】に「指定されたハードウェアアクセラレータをイネーブル化するようコントローラ230(図2)を設定する」と記載されていることから、プロセッシングユニットPE220がHWA DVビット362(304)をセットし、このHWA DVビット362(304)のセットの検出に応答して、制御論理(コントローラ)230が、ハードウェアアクセラレータHWA250をイネーブル化することまでは、当初翻訳文等から辛うじて読み取れなくもないが、HWA DVビット362(304)ではない、【図3B】で示されるHWA制御レジスタ320に格納されている情報についての何らかの検出に応答して、制御論理(コントローラ、制御ブロック)230が、ハードウェアアクセラレータHWA250をイネーブル化することまでは、当初翻訳文等に記載されているに等しい事項であるとすることはできない。
なお、【図3B】で示されるHWA制御レジスタ320に格納されている情報に関して、当初翻訳文の【0016】に「一実施例では、図3Bに示されるように、汎用レジスタ320が制御論理230のための制御レジスタとして指定されてもよい(図2)。このような実施例によると、PE220は、レジスタ320が制御ブロック230のコマンドチャネルとして機能するように、指定されたレジスタ320に制御データを書き込むためのものである。一実施例では、PE220は、出力データのための位置を特定すると共に、ハードウェアアクセラレータの入力データ324を特定する選択されたハードウェアアクセラレータ(HWAセレクト)322を示すためのものである。一実施例では、PE220は、制御データ330に書き込むことによりメディア処理機能を実行するようHWA250に指示する。」と記載されている。この記載には明確でない部分がある(特に「PE220は、出力データのための位置を特定すると共に、ハードウェアアクセラレータの入力データ324を特定する選択されたハードウェアアクセラレータ(HWAセレクト)322を示すためのものである。」の部分。)ものの、当初翻訳文等の記載全体を総合勘案すれば、おそらくは、プロセッシングユニットPE220が、【図3B】で示されるHWA制御レジスタ320に、当該プロセッシングユニットPE220が選択するハードウエアアクセラレータHWA250を特定する情報であるHWAセレクト322と、ハードウエアアクセラレータHWA250の入力データの位置を特定する情報324と、ハードウエアアクセラレータHWA250の出力データの位置を特定する情報326と、ハードウエアアクセラレータHWA250にメディア処理機能を実行させるための制御データ330を書き込み、この書き込まれた【図3B】で示されるHWA制御レジスタ320が、制御論理(コントローラ、制御ブロック)230のためのコマンドチャネルの役割を果たし、制御論理(コントローラ、制御ブロック)230が、【図3B】で示されるHWA制御レジスタ320に基づいてハードウエアアクセラレータHWA250等の制御を行うことまでは、当初翻訳文等から辛うじて読み取れなくもないが、この【図3B】で示されるHWA制御レジスタ320への書き込みが、ハードウエアアクセラレータHWA250のイネーブル化を直接引き起こす要因であることまでは、当初翻訳文等に記載されているに等しい事項であるとすることはできない。(そもそも、仮に【図3B】で示されるHWA制御レジスタ320への書き込みが、ハードウエアアクセラレータHWA250のイネーブル化を直接引き起こす要因であるならば、当初翻訳文等に示されている実施例等においては、ハードウエアアクセラレータHWA250のイネーブル化を直接引き起こす可能性のある要因として、HWA DVビット362(304)のセットの検出と、【図3B】で示されるHWA制御レジスタ320への書き込みの検出の2つがあることになり、当初翻訳文等におけるハードウエアアクセラレータHWA250のイネーブル化を行うタイミングが上記した2つの何れの検出時になるのか不明となる。)
以上で示したように、補正後の請求項1の「プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」との記載は、当初翻訳文等の記載の範囲内のものであるとはいえない。
同様に、補正後の請求項5の「プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」という記載、補正後の請求項9の「プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示する」との記載、補正後の請求項19の「前記汎用レジスタの少なくとも1つは、プロセッシング要素が選択されたハードウェアアクセラレータの所有権を特定及び要求することを可能にする1以上のアドレスビットを有し、…(中略)…プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動する」という記載も、当初翻訳文等の記載の範囲内のものであるとはいえない。

4の2.独立特許要件
上記4の1で示したように、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の、特許法第184条の12第2項により読み替える同法第17条の2第3項の規定に違反するものであるが、仮に、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げられる目的(以下、「限定的減縮の目的」という。)を少なくとも有するものとして、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定(以下、この規定を「独立特許要件」という。)に違反するものであるかを検討する。

4の2の1.特許法第36条第6項第1号の要件の検討
独立特許要件のうち、補正後の各請求項の記載が特許法第36条第6項第1号の規定を満たすものであるか否かを検討すると、下記の点で同法第36条第6項第1号の規定を満たしていない。

A.補正後の請求項1に「アドレスビット」という語が記載されている。しかしながら、上記4の1で既に示したように、この「アドレスビット」という語は、明細書等にはない用語である。また、この「アドレスビット」が明細書等におけるいかなる構成に対応するのかも不明である。この点で補正後の請求項1は、明細書の発明の詳細な説明に記載されたものではない。
補正後の請求項5、補正後の請求項9、補正後の請求項19についても同様である。

B.補正後の請求項1に「プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」と記載されている。しかしながら、上記4の1で既に示したことと同様の理由で、補正後の請求項1の上記で指摘した箇所の記載は、明細書の発明の詳細な説明に記載されたものではない。
補正後の請求項5についても同様である。

C.補正後の請求項5、6及び7には(他の請求項とは異なり)「データドリブンアーキテクチャ」を前提とした発明である旨の限定がない。
しかしながら、明細書等においては専ら「データドリブンアーキテクチャ」を前提とした実施例等が示されており、本願においては、「データドリブンアーキテクチャ」を前提としない範囲まで請求項に係る発明を拡張ないし一般化できるとはいえない。この点で、補正後の請求項5、6及び7に関して、本願は特許法第36条第6項第1号でいうサポート要件を満たしていない。

D.補正後の請求項9に「前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、」と記載されている。この記載のままでは、「選択ユニット」が「汎用レジスタ」にアクセスする主体となりうるかのように解釈可能である。
ところで、明細書等の記載を総合勘案すると、ここでいう「選択ユニット」は、図面の【図1】及び【図2】における「スイッチ140(240)」に相当するものであると考えられる。通常、スイッチはデータ等の転送経路の接続を切り換えるためのものであり、汎用レジスタをアクセスする主体というわけではない。この点で補正後の請求項9の指摘した箇所の記載は明細書の発明の詳細な説明に適切に対応したものとはいえない。

E.補正後の請求項9に「前記汎用レジスタの少なくとも1つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする1以上のアドレスビットを有し、」と記載されている。
しかしながら、上記4の1で既に示したことと同様の理由で、補正後の請求項9の上記で指摘した箇所の記載のうち、「プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示する」の部分は、明細書の発明の詳細な説明に記載されたものではない。

F.補正後の請求項9に「前記汎用レジスタの少なくとも1つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする1以上のアドレスビットを有し、」と記載されている。
しかしながら、補正後の請求項9の上記で指摘した箇所の記載のうち、「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする」の意味するところが不明である。
仮に、「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする」との記載が、「選択ユニット」が「ハードウェアアクセラレータの所有権」の設定に関して主体となる旨の趣旨であるとする。しかしながら、明細書等の記載を総合勘案すれば「選択ユニット」は図面の【図1】及び【図2】における「スイッチ140(240)」に相当するものであるゆえ、そのようなスイッチが(「ハードウェアアクセラレータの所有権」が設定された結果としてデータ等の転送経路の切り換えを行う程度のことをすることはさておき、)「ハードウェアアクセラレータの所有権」の設定に関して主体となることは通常はないので、補正後の請求項9の上記で指摘した箇所の記載は明細書の発明の詳細な説明に記載されたものではないことになる。
また仮に、「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする」との記載が「ハードウェアアクセラレータの所有権を特定及び要求するよう」に、「プロセッシング要素が」何らの他の構成要素に対して「指示する」ことを意味するとする。しかしながら、明細書等には(明細書の記載は必ずしも明確とはいえないが、辛うじて読み取れなくもない範囲で推察すれば、)、プロセッシング要素120(220)がハードウェアアクセラレータの所有権を得るために【図3A】と【図3B】に示されるレジスタに所定の情報を設定して、その設定された情報を基に、制御論理(コントローラ、制御ブロック)130(230)がハードウェアアクセラレータの何らかの設定を行う(例えば、ハードウェアアクセラレータをイネーブル化したり、スイッチに対して何らかの制御を行うなどが想定される。)程度のことが記載されているものと考えられることを考慮すれば、明細書等には、プロセッシング要素が何らかの他の構成要素(例えば、制御論理(コントローラ、制御ブロック)130(230))に指示して、その指示に応じて当該何らかの他の構成要素(例えば、制御論理(コントローラ、制御ブロック)130(230))が「ハードウェアアクセラレータの所有権を特定及び要求する」ことが記載されているとはいえない。

G.補正後の請求項9に「前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与し、前記検出された制御コマンドに従うメディア処理機能を実行するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニット」と記載されている。この記載によれば、あたかも「制御ユニット」が「選択ユニット」に「指示」して、「指示」を受けた「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。
しかしながら、明細書等の記載を総合勘案すれば、補正後の請求項9における「制御ユニット」は図面の【図1】や【図2】の「制御論理(コントローラ、制御ブロック)130(230)」に相当し、補正後の請求項9における「選択ユニット」は図面の【図1】や【図2】の「スイッチ140(240)」に相当するものと考えられる。すると、補正後の請求項9の指摘した箇所は、「スイッチ140(240)」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。

H.補正後の請求項11に「前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動する」と記載されている。この記載によれば、あたかも「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。
しかしながら、明細書等の記載を総合勘案すれば、補正後の請求項11における「選択ユニット」は図面の【図1】や【図2】の「スイッチ140(240)」に相当するものと考えられる。すると、補正後の請求項11の指摘した箇所は、「スイッチ140(240)」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。
補正後の請求項20についても同様である。

I.補正後の請求項11に「前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素から制御コマンドを受信し、」と記載されている。
しかしながら、この記載のうち「レジスタ内のプロセッシング要素」とは何を意味するのかが不明であり、結局のところ、補正後の請求項11の指摘した箇所の記載が明細書の発明の詳細な説明におけるいかなる技術的事項に対応するのかが不明である。
補正後の請求項20についても同様である。

J.補正後の請求項12に「前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう」と記載されている。ここでいう「特定されたプロセッシング要素」が何を意味するのかは明確でないが、補正後の請求項9及び12の記載を考慮して、「特定されたプロセッシング要素」を仮に「ハードウェアアクセラレータの所有権」を要求した「プロセッシング要素」であるとすると、補正後の請求項12の上記で指摘した記載である「前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示す」とは、おそらくは、ハードウェアアクセラレータが出力するデータを、ハードウェアアクセラレータの所有権を要求したプロセッシング要素が利用可能であるか否かを示すことを意味することになる。
しかしながら、明細書等には、特に図面の【図5】乃至【図9】と、これらの図面に関する明細書における説明として、あるプロセッシング要素PEの要求により(おそらくは所有権を獲得しつつ)ハードウェアアクセラレータHWAをイネーブルにした後で、そのハードウェアアクセラレータHWAが出力するデータを、ハードウェアアクセラレータHWAのイネーブル化を要求したプロセッシング要素PEとは異なる別のプロセッシング要素PEが利用可能であるか否かを、データ有効(DV)ビットを用いて示すことが記載されている。つまり、明細書等には、ハードウェアアクセラレータHWAが出力するデータを、ハードウェアアクセラレータHWAのイネーブル化を要求したプロセッシング要素PE自身が利用可能であるか否かを示すことは記載されていない。
よって、補正後の請求項12の上記で指摘した箇所の記載は明細書の発明の詳細な説明に記載されているとはいえない。
補正後の請求項21についても同様である。

K.補正後の請求項13に「プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、1以上のデータに応じたプロセッシング要素を特定する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」と記載されている。明細書等の記載を総合勘案すると、補正後の請求項13の指摘した箇所の記載は、図面の【図5】及び【図6】と、これらの図面に対応する明細書の【0017】の記載に対応するものであると考えられる。
ところで、明細書の【0017】には下記のように記載されている。

「【0017】
図5を再び参照するに、HWA DVビット362とDVビット364が、GPR0(360)の所有権をまず主張し、生成されたデータが選択されたハードウェアアクセラレータ220により与えられることを示すため、PE0(220-2)により設定される。PE1(220-3)は、GPR360のデータに依存しており、それが利用可能となるまで停止される。図示されるように、データが利用可能になるまで、PE1(220-3)とPE2(220-4)は停止される。また、HWAが計算を実行し、出力データをGPR360に書き込むと、図6に示されるようにPE1のDVビット366が設定される。一実施例では、DVビット366がGRP360に設定されているため、PE1は当該データを読み込み、実行を継続することができる。GRP360のデータがPE1(220-3)により1回だけ必要とされる仮定すると、PE1(220-3)は読み出されたデータと共に、それの対応するDVビット366をクリアする。一実施例では、DVビットのリセットと共に、レジスタ310へのリード命令が一命令として実行される。」

このように、明細書の【0017】には、汎用レジスタGPRのプロセッシング要素PE1に対応したDVビットがセットされない状態においては、プロセッシング要素PE1を停止させ、ハードウェアアクセラレータHWAがデータを汎用レジスタGPRに書き込むことに伴って、汎用レジスタGPRのプロセッシング要素PE1に対応したDVビットがセットされ、このDVビットのセットに伴って、それまで停止していたプロセッシング要素PE1が汎用レジスタGPRのデータを読み込んで処理の実行を継続することが記載されている。つまり、補正後の請求項13の上記で指摘した箇所のうち、「1以上のデータに応じたプロセッシング要素を特定する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」という部分には(「特定されたプロセッシング要素」が明細書の【0017】におけるプロセッシング要素PE1に対応するとすれば)、明細書の【0017】におけるセット・リセットの関係とは逆のことが記載されていることになる。この点で補正後の請求項13は明細書の発明の詳細な説明に記載されたものではない。
なお、明細書の【0019】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「1」に設定されてもよく、また「0」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「0」(アサートされたロー信号またはアクティブ「1」(アサートされたハイ信号)であってもよい。」とは記載されているものの、明細書の【0017】におけるプロセッシング要素PE1に対応したDVビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。そのため、明細書の【0019】の記載を根拠に、補正後の請求項13が明細書の発明の詳細な説明に記載されているとすることはできない。
補正後の請求項22についても同様である。

L.補正後の請求項15に「プロセッシング要素は、1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」と記載されている。明細書等の記載を総合勘案すると、補正後の請求項15の指摘した箇所の記載は、図面の【図7】、【図8】及び【図9】と、これらの図面に対応する明細書の【0018】及び【0019】の記載に対応するものであると考えられる。
ところで、明細書の【0018】及び【0019】には下記のように記載されている。

「【0018】
図7において、PE0(220-2)は、PE2(220-4)の新たなデータを生成し、結果をGPR360に書き込む。データがPE2(220-4)によるデータの読み込みを可能にするためGPR360に書き込まれると、PE0はDVビット368を設定する。PE0は、図8に示されるように、それがGPR360により終了されたことを示すDVビット362をリセットする。DVビット368のアサート処理の検出は、データが利用可能であることを示す。この結果、DVビット368が処理を再開するよう設定されるため、PE2が停止から解放される。次に、PE2(220-4)がGPR360からデータを読出し、DVビット368をクリアする。
【0019】
このため、一度クリアされると、すべてのDVビットが図9に示されるようにリセットされるため、GPR360はすべてのPE220に利用可能となる。…(後略)…」

このように、明細書の【0018】及び【0019】には、汎用レジスタGPRのプロセッシング要素PE2に対応したDVビットがセットされない状態においては、プロセッシング要素PE2を停止させ、プロセッシング要素PE0がデータを汎用レジスタGPRに書き込むことに伴って、汎用レジスタGPRのプロセッシング要素PE2に対応したDVビットがセット(設定)され、このDVビットのセットに伴って、それまで停止していたプロセッシング要素PE2が汎用レジスタGPRのデータを読み込んで処理の実行を継続することが記載されている。(なお、明細書の【0018】及び【0019】ではハードウェアアクセラレータHWAは使用されていないため、HWA DVビット362はリセットされたままである。)つまり、補正後の請求項15の上記で指摘した箇所のうち、「1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」という部分には(「特定されたプロセッシング要素」が明細書の【0018】及び【0019】におけるプロセッシング要素PE2に対応するとすれば)、明細書の【0018】及び【0019】におけるセット・リセットの関係とは逆のことが記載されていることになる。この点で補正後の請求項15は明細書の発明の詳細な説明に記載されたものではない。
なお、明細書の【0019】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「1」に設定されてもよく、また「0」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「0」(アサートされたロー信号またはアクティブ「1」(アサートされたハイ信号)であってもよい。」とは記載されているものの、明細書の【0018】及び【0019】におけるプロセッシング要素PE2に対応したDVビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。そのため、明細書の【0019】の記載を根拠に、補正後の請求項15が明細書の発明の詳細な説明に記載されているとすることはできない。
補正後の請求項24についても同様である。

M.補正後の請求項19に「前記選択ユニットに接続される制御ユニットであって、前記プロセッシング要素が前記選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニット」と記載されている。
しかしながら、上記4の1で既に示したことと同様の理由で、補正後の請求項19の上記で指摘した箇所の記載のうち、「プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する」の部分は、明細書の発明の詳細な説明に記載されたものではない。

N.補正後の請求項19に「前記メディア信号プロセッサは、…(改行)…複数のプロセッシング要素と、…(中略)…複数のハードウェアアクセラレータと、…(中略)…レジスタファイルと、…(改行)…前記メディア信号プロセッサの1以上に接続されたメモリインタフェースと、…(改行)…前記メモリインタフェースに接続されたランダムアクセスメモリと、…(改行)…から構成され、」と記載されている。
ところで、明細書等の記載を総合勘案すると、補正後の請求項19は、図面の【図10】と、この【図10】に対応する明細書の記載に対応するものである。その【図10】から明らかなように、「メモリインタフェースユニット」と「メモリ」は複数の「メディア信号プロセッサMSP」の外部に存在するものである。これに対し、補正後の請求項19の上記で指摘した箇所にはあたかも「メモリインタフェース」と「ランダムアクセスメモリ」が「メディア信号プロセッサ」の内部に存在するかのように記載されている。この点で補正後の請求項19は明細書の発明の詳細な説明に記載されたものではない。

O.補正後の請求項19に「前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニット」と記載されている。この記載は、「制御ユニット」が「選択ユニット」に「指示」し、「指示」された「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。
しかしながら、明細書等の記載を総合勘案すれば、補正後の請求項19における「制御ユニット」は図面の【図1】や【図2】の「制御論理(コントローラ、制御ブロック)130(230)」に相当し、補正後の請求項19における「選択ユニット」は図面の【図1】や【図2】の「スイッチ140(240)」に相当するものと考えられる。すると、補正後の請求項19の指摘した箇所は、「スイッチ140(240)」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。

P.補正後の請求項19に「前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素からの制御コマンドを受信し、前記受信した制御コマンドに従うメディア処理機能を実行するため前記選択されたハードウェアアクセラレータを起動する」と記載されている。この記載は、「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。
しかしながら、明細書等の記載を総合勘案すれば、補正後の請求項19における「選択ユニット」は図面の【図1】や【図2】の「スイッチ140(240)」に相当するものと考えられる。すると、補正後の請求項19の指摘した箇所は、「スイッチ140(240)」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。

4の2の2.特許法第36条第6項第2号の要件の検討
独立特許要件のうち、補正後の各請求項の記載が特許法第36条第6項第2号の規定を満たすものであるか否かを検討すると、下記の点で同法第36条第6項第2号の規定を満たしていない。

A.補正後の請求項1に「前記複数のハードウェアアクセラレータ」と記載されている。しかしながら、この記載より前には「ハードウェアアクセラレータ」という語は前記されているものの、「複数のハードウェアアクセラレータ」という語は前記されていない。
補正後の請求項5についても同様である。

B.補正後の請求項1の冒頭に「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法」と記載されている。しかしながら、補正後の請求項1には「データドリブンアーキテクチャ」を取り扱うための特有なステップは示されておらず、結局のところ、補正後の請求項1の記載のままでは「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法」としては明確なものであるとはいえない。
補正後の請求項2、3についても同様である。

C.補正後の請求項3に「前記複数のハードウェアアクセラレータに選択ユニットを接続するステップ」と記載されている。この記載が指し示すことは実質的には、複数のハードウェアアクセラレータと選択ユニットが接続されているというハードウェアな構成要素どうしの接続関係であると考えられ、方法の発明を構成するステップであるとはいえない。その点で補正後の請求項3の記載は適切なものではない。

D.補正後の請求項3に「アクセスを…(中略)…付与する」と記載されている。しかしながら、一般に「アクセス」とは、ある主体からある客体の情報を得るか更新する等のために働きかけることを意味する用語であり、「アクセスを」「付与する」という言い方はしないものである。この点で、補正後の請求項3の指摘した箇所の記載の意味するところが明確でない。
補正後の請求項7についても同様である。

E.補正後の請求項4の2箇所に「データに応じたプロセッシング要素」という記載があるが、(おそらくは、データドリブンであるプロセッシング要素、という趣旨であるとは推察されるものの)、「データに応じた」という文言そのものの意味するところが明確でない。
補正後の請求項8の2箇所、補正後の請求項13の1箇所、補正後の請求項15の1箇所、補正後の請求項22の1箇所、補正後の請求項24の1箇所についても同様である。

F.補正後の請求項5に「ハードウェアアクセラレータに対する命令を格納するコンピュータ可読記録媒体」と記載されている。
しかしながら、補正後の請求項5においては「前記命令は、…(中略)…から構成される方法をシステムに実行させるようプログラムするのに利用可能である」と記載されていることから明らかなように、ここでいう「命令」は「ハードウェアアクセラレータ」に対するものに限られるのではなく、むしろ、ここでいう「命令」は「システム」に補正後の請求項5に示される一連のステップを実行させるためのものである。そのため、補正後の請求項5において「ハードウェアアクセラレータに対する命令」と記載されていることは適切なものとはいえない。

G.補正後の請求項7に「前記複数のハードウェア要素に選択ユニットを接続するステップ」と記載されている。この記載のうち「ハードウェア要素」は明らかに誤記であり、おそらくは「ハードウェアアクセラレータ」であると考えられる。また、補正後の請求項7の指摘した箇所の記載が指し示すことは実質的には、複数のハードウェアアクセラレータと選択ユニットが接続されているというハードウェアな構成要素どうしの接続関係であると考えられ、方法の発明を構成するステップであるとはいえない。その点で補正後の請求項7の記載は適切なものではない。

H.補正後の請求項8は補正後の請求項7を引用するものである。そして、補正後の請求項7は補正後の請求項5を引用するものである。
ところで、補正後の請求項8に「前記選択されたハードウェアアクセラレータを起動するステップ」と記載されているが、「選択されたハードウェアアクセラレータを起動するステップ」という文言は、補正後の請求項5、7及び8において前記されていない。
なお、「選択されたハードウェアアクセラレータを起動するステップ」という文言は、補正後の請求項6に記載されているので、補正後の請求項8は補正後の請求項6を引用すべきものであったものと考えられる。

I.補正後の請求項9に「前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、」と記載されている。この記載のままでは、「選択ユニット」が「汎用レジスタ」にアクセスする主体となりうるかのように解釈可能である。
ところで、明細書等の記載を総合勘案すると、ここでいう「選択ユニット」は、図面の【図1】及び【図2】における「スイッチ140(240)」に相当するものであると考えられる。通常、スイッチはデータ等の転送経路の接続を切り換えるためのものであり、汎用レジスタをアクセスする主体というわけではない。この点で補正後の請求項9の指摘した箇所の記載は明確なものとはいえない。

J.補正後の請求項9に「前記汎用レジスタの少なくとも1つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする1以上のアドレスビットを有し、」と記載されている。
しかしながら、補正後の請求項9の上記で指摘した箇所の記載のうち、「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする」の意味するところが不明である。
(なお、補正後の請求項9の上記で指摘した箇所のうち、「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする」の部分について、考えられうるいくつかの解釈を検討しても、そのような解釈が示す発明特定事項は明細書の発明の詳細な説明に記載されたものではないことは、上記した「4の2の1.特許法第36条第6項第1号の要件の検討」にてF.の項目として既に示したとおりである。)

K.補正後の請求項9の冒頭に「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサ」と記載されている。しかしながら、補正後の請求項9には「データドリブンアーキテクチャ」にて処理を行うための特有な構成や動作が示されておらず、結局のところ、補正後の請求項9の記載のままでは「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサ」としては明確なものであるとはいえない。
補正後の請求項10、11、14、16、17、18についても同様である。なお、補正後の請求項10には一応「入力プロセッシング要素」と「出力プロセッシング要素」が示されている。しかしながら、「プロセッサ」内に「入力プロセッシング要素」と「出力プロセッシング要素」が存在するというのみでは、本願において課題を解決するための手段であると主張しているものと「入力プロセッシング要素」と「出力プロセッシング要素」との関係が明確であるとはいえない。そのため、補正後の請求項10の記載は、依然として「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサ」としては明確なものであるとはいえない。

L.補正後の請求項10に「前記複数のプロセッシング要素は、…(中略)…入力プロセッシング要素と、…(中略)…出力プロセッシング要素と、…(改行)…から構成される」と記載されているが、この記載のままでは日本語のニュアンスとしては、「複数のプロセッシング要素」には「入力プロセッシング要素」と「出力プロセッシング要素」しかないように解釈できるおそれがある。(例えば、「から構成される」に代えて「を少なくとも含む」とするほうが、より適切であると考えられる。)

M.補正後の請求項11に「前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素から制御コマンドを受信し、」と記載されている。
しかしながら、通常は「レジスタ」のなかに「プロセッシング要素」が存在することはなく、本願明細書等においても同様であるので、補正後の請求項11の上記で指摘した箇所の記載のうち「レジスタ内のプロセッシング要素」とは何を意味するのかが不明である。
補正後の請求項20についても同様である。

N.補正後の請求項12に「前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう」と記載されている。しかしながら、補正後の請求項12の上記で指摘した箇所が、日本語として何を意味するのかが不明である。
(なお、補正後の請求項12の上記で指摘した箇所について考えられうる解釈を検討しても、そのような解釈が示す発明特定事項は明細書の発明の詳細な説明に記載されたものではないことは、上記した「4の2の1.特許法第36条第6項第1号の要件の検討」にてJ.の項目として既に示したとおりである。)
補正後の請求項21についても同様である。

O.補正後の請求項19の冒頭に「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステム」と記載されている。しかしながら、補正後の請求項19には「データドリブンアーキテクチャ」にて処理を行うための特有な構成や動作が示されておらず、結局のところ、補正後の請求項19の記載のままでは「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステム」としては明確なものであるとはいえない。
補正後の請求項20、23、25についても同様である。

P.補正後の請求項22に「前記特定されたプロセッシング要素」と記載されている。しかしながら、補正後の請求項22において「特定」という語は前記されていない。また、補正後の請求項22が引用する補正後の請求項19の1箇所に「特定」という語が一応記載されているものの、補正後の請求項19にある「特定」と補正後の請求項22にある「特定」は、その意味が異なることは明らかである。そのため、補正後の請求項22の記載からは「前記特定されたプロセッシング要素」がいかなるプロセッシング要素であるのかが明確でない。

4の2の3.特許法第36条第4項第1号の要件の検討
独立特許要件のうち、補正後の各請求項の記載が特許法第36条第4項第1号の規定を満たすものであるか否かを検討すると、下記の点で同法第36条第4項第1号の規定を満たしていない。

A.補正後の請求項1の「プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」との記載が、【図3B】で示されるHWA制御レジスタ320への書き込みが、ハードウエアアクセラレータHWA250のイネーブル化を直接引き起こす要因であることを意味するとするならば、明細書等に示されている実施例等においては、ハードウエアアクセラレータHWA250のイネーブル化を直接引き起こす可能性のある要因として、HWA DVビット362(304)のセットの検出と、【図3B】で示されるHWA制御レジスタ320への書き込みの検出の2つがあることになり、明細書等におけるハードウエアアクセラレータHWA250のイネーブル化を行うタイミングが上記した2つの何れの検出時になるのか不明である。
この点で、補正後の請求項1に関して、本願は特許法第36条第4項第1号でいう実施可能要件を満たしていない。
補正後の請求項2乃至25についても同様である。

B.補正後の請求項13に「プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、1以上のデータに応じたプロセッシング要素を特定する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」と記載されている。明細書等の記載を総合勘案すると、補正後の請求項13の指摘した箇所の記載は、図面の【図5】及び【図6】と、これらの図面に対応する明細書の【0017】の記載に対応するものであると考えられる。
ところで、明細書の【0017】には下記のように記載されている。

「【0017】
図5を再び参照するに、HWA DVビット362とDVビット364が、GPR0(360)の所有権をまず主張し、生成されたデータが選択されたハードウェアアクセラレータ220により与えられることを示すため、PE0(220-2)により設定される。PE1(220-3)は、GPR360のデータに依存しており、それが利用可能となるまで停止される。図示されるように、データが利用可能になるまで、PE1(220-3)とPE2(220-4)は停止される。また、HWAが計算を実行し、出力データをGPR360に書き込むと、図6に示されるようにPE1のDVビット366が設定される。一実施例では、DVビット366がGRP360に設定されているため、PE1は当該データを読み込み、実行を継続することができる。GRP360のデータがPE1(220-3)により1回だけ必要とされる仮定すると、PE1(220-3)は読み出されたデータと共に、それの対応するDVビット366をクリアする。一実施例では、DVビットのリセットと共に、レジスタ310へのリード命令が一命令として実行される。」

このように、明細書の【0017】には、汎用レジスタGPRのプロセッシング要素PE1に対応したDVビットがセットされない状態においては、プロセッシング要素PE1を停止させ、ハードウェアアクセラレータHWAがデータを汎用レジスタGPRに書き込むことに伴って、汎用レジスタGPRのプロセッシング要素PE1に対応したDVビットがセットされ、このDVビットのセットに伴って、それまで停止していたプロセッシング要素PE1が汎用レジスタGPRのデータを読み込んで処理の実行を継続することが記載されている。つまり、補正後の請求項13の上記で指摘した箇所のうち、「1以上のデータに応じたプロセッシング要素を特定する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」という部分には(「特定されたプロセッシング要素」が明細書の【0017】におけるプロセッシング要素PE1に対応するとすれば)、明細書の【0017】におけるセット・リセットの関係とは逆のことが記載されていることになる。
なお、明細書の【0019】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「1」に設定されてもよく、また「0」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「0」(アサートされたロー信号またはアクティブ「1」(アサートされたハイ信号)であってもよい。」とは記載されているものの、明細書の【0017】におけるプロセッシング要素PE1に対応したDVビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。
以上のことを考慮すれば、補正後の請求項13の「プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、1以上のデータに応じたプロセッシング要素を特定する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」という記載が示す発明特定事項に関して、本願は特許法第36条第4項第1号でいう実施可能要件を満たしていない。
補正後の請求項22についても同様である。

C.補正後の請求項15に「プロセッシング要素は、1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」と記載されている。明細書等の記載を総合勘案すると、補正後の請求項15の指摘した箇所の記載は、図面の【図7】、【図8】及び【図9】と、これらの図面に対応する明細書の【0018】及び【0019】の記載に対応するものであると考えられる。
ところで、明細書の【0018】及び【0019】には下記のように記載されている。

「【0018】
図7において、PE0(220-2)は、PE2(220-4)の新たなデータを生成し、結果をGPR360に書き込む。データがPE2(220-4)によるデータの読み込みを可能にするためGPR360に書き込まれると、PE0はDVビット368を設定する。PE0は、図8に示されるように、それがGPR360により終了されたことを示すDVビット362をリセットする。DVビット368のアサート処理の検出は、データが利用可能であることを示す。この結果、DVビット368が処理を再開するよう設定されるため、PE2が停止から解放される。次に、PE2(220-4)がGPR360からデータを読出し、DVビット368をクリアする。
【0019】
このため、一度クリアされると、すべてのDVビットが図9に示されるようにリセットされるため、GPR360はすべてのPE220に利用可能となる。…(後略)…」

このように、明細書の【0018】及び【0019】には、汎用レジスタGPRのプロセッシング要素PE2に対応したDVビットがセットされない状態においては、プロセッシング要素PE2を停止させ、プロセッシング要素PE0がデータを汎用レジスタGPRに書き込むことに伴って、汎用レジスタGPRのプロセッシング要素PE2に対応したDVビットがセット(設定)され、このDVビットのセットに伴って、それまで停止していたプロセッシング要素PE2が汎用レジスタGPRのデータを読み込んで処理の実行を継続することが記載されている。(なお、明細書の【0018】及び【0019】ではハードウェアアクセラレータHWAは使用されていないため、HWA DVビット362はリセットされたままである。)つまり、補正後の請求項15の上記で指摘した箇所のうち、「1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」という部分には(「特定されたプロセッシング要素」が明細書の【0018】及び【0019】におけるプロセッシング要素PE2に対応するとすれば)、明細書の【0018】及び【0019】におけるセット・リセットの関係とは逆のことが記載されていることになる。
なお、明細書の【0019】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「1」に設定されてもよく、また「0」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「0」(アサートされたロー信号またはアクティブ「1」(アサートされたハイ信号)であってもよい。」とは記載されているものの、明細書の【0018】及び【0019】におけるプロセッシング要素PE2に対応したDVビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。
以上のことを考慮すれば、補正後の請求項15の「プロセッシング要素は、1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」という記載が示す発明特定事項に関して、本願は特許法第36条第4項第1号でいう実施可能要件を満たしていない。
補正後の請求項24についても同様である。

4の2の4.特許法第29条第2項の要件の検討
独立特許要件のうち、補正後の各請求項の記載が特許法第29条第2項の規定を満たすものであるか否かを検討すると、下記の点で同法第29条第2項の規定を満たしていない。

4の2の4の1.補正後の請求項1についての検討
本願の出願前に頒布された刊行物である特開2001-167058号公報(平成13年6月22日出願公開。以下、「引用例1」という。)には、図面とともに以下の技術的事項が記載されている。

…(中略)…
上記引用例1の記載事項及び図面を総合勘案すると、引用例1には、次の発明(以下、「引用発明」という。)が記載されていると認められる。

…(中略)…

本願の出願前に頒布された刊行物である米国特許出願公開第2003/0028751号明細書(2003年2月6日出願公開。以下、「引用例2」という。)には、図面とともに以下の技術的事項が記載されている。

…(中略)…

よって、補正後の請求項1に係る発明は、引用発明及び引用例2に記載されている発明に基いて、当業者が容易に発明をすることができたものである。

4の2の4の2.補正後の請求項2についての検討
…(中略)…

4の2の4の3.補正後の請求項3についての検討
…(中略)…

4の2の4の4.補正後の請求項4についての検討
…(中略)…

本願の出願前に頒布された刊行物である特開平3-242750号公報(平成3年10月29日出願公開。以下、「引用例3」という。)には、図面とともに以下の技術的事項が記載されている。

…(中略)…

本願の出願前に頒布された刊行物である特開昭63-19058号公報(昭和63年1月26日出願公開。以下、「引用例4」という。)には、図面とともに以下の技術的事項が記載されている。

…(中略)…

そのため、補正後の請求項4に係る発明は、引用発明、引用発明以外の引用例1に記載されている発明、引用例2に記載されている発明、引用例3及び引用例4に例示されている周知技術、及び、引用例3及び引用例4に記載されている発明に基いて、当業者が容易に発明をすることができたものである。

4の2の4の5.補正後の請求項5乃至8についての検討
補正後の請求項5乃至8と補正後の請求項1乃至4は、特許請求するものが「コンピュータ可読記録媒体」であるか「方法」であるかの違いはあるものの、実質的な発明特定事項としては、補正後の請求項5は補正後の請求項1に対応し、補正後の請求項6は補正後の請求項2に対応し、補正後の請求項7は補正後の請求項3に対応し、補正後の請求項8は補正後の請求項4に対応する。そのため、上記した4の2の4の1乃至4の2の4の4にて既に検討したことと同様の理由により、補正後の請求項5、6及び7に係る発明は、引用発明、引用発明以外の引用例1に記載されている発明及び引用例2に記載されている発明に基いて、当業者が容易に発明をすることができたものであり、補正後の請求項8に係る発明は、引用発明、引用発明以外の引用例1に記載されている発明、引用例2に記載されている発明、引用例3及び引用例4に例示されている周知技術、及び、引用例3及び引用例4に記載されている発明に基いて、当業者が容易に発明をすることができたものである。
なお、補正後の請求項5乃至7については「データドリブンアーキテクチャ」に関する記載がないので、上記4の2の4の1で示した相違点1は補正後の請求項5乃至7については引用発明との相違点とはならない。

4の2の4の6.補正後の請求項9乃至18についての検討
補正後の請求項9乃至18と補正後の請求項1乃至4は、特許請求するものが「プロセッサ」であるか「方法」であるかの違いはあるものの、実質的な発明特定事項としてはほとんどが同様のものであり、また、補正後の請求項1乃至4には記載されておらず、かつ、補正後の請求項9乃至18に記載されている発明特定事項も、格別進歩性を生じさせるものではない。そのため、上記した4の2の4の1乃至4の2の4の4にて既に検討したことと同様の理由により、補正後の請求項9、10、11、14、16、17及び18に係る発明は、引用発明、引用発明以外の引用例1に記載されている発明及び引用例2に記載されている発明に基いて、当業者が容易に発明をすることができたものであり、補正後の請求項12、13及び15に係る発明は、引用発明、引用発明以外の引用例1に記載されている発明、引用例2に記載されている発明、引用例3及び引用例4に例示されている周知技術、及び、引用例3及び引用例4に記載されている発明に基いて、当業者が容易に発明をすることができたものである。

4の2の4の7.補正後の請求項19乃至25についての検討
補正後の請求項19乃至25と補正後の請求項1乃至4は、特許請求するものが「コンピュータシステム」であるか「方法」であるかの違いはあるものの、実質的な発明特定事項としてはほとんどが同様のものであり、また、補正後の請求項1乃至4には記載されておらず、かつ、補正後の請求項19乃至25に記載されている発明特定事項も、格別進歩性を生じさせるものではない。そのため、上記した4の2の4の1乃至4の2の4の4にて既に検討したことと同様の理由により、補正後の請求項19、20、23及び25に係る発明は、引用発明、引用発明以外の引用例1に記載されている発明及び引用例2に記載されている発明に基いて、当業者が容易に発明をすることができたものであり、補正後の請求項21、22及び24に係る発明は、引用発明、引用発明以外の引用例1に記載されている発明、引用例2に記載されている発明、引用例3及び引用例4に例示されている周知技術、及び、引用例3及び引用例4に記載されている発明に基いて、当業者が容易に発明をすることができたものである。

4の2の4の8.英国特許出願公開第2386442号明細書と関連した、補正後の請求項1乃至25についての検討
上記「2.優先権主張」で既に示したように、本願の全ての請求項について、パリ条約による優先権主張は認められない。そして、本願におけるパリ条約による優先権主張の日である2003年6月23日以降で本願の国際出願日である2004年5月26日より前に頒布された刊行物である英国特許出願公開第2386442号明細書(2003年9月17日出願公開。以下、「引用例5」という。)には、図面とともに以下の技術的事項が記載されている。

…(中略)…

上記引用例5の記載事項及び図面を総合勘案すると、引用例5には、次の発明(以下、「引用発明乙」という。)が記載されていると認められる。

…(中略)…

つまり、用いている用語の違いはあるとはいえ、引用例1に記載された引用発明と同様の発明である引用発明乙が、引用例5には少なくとも記載されている。
そのため、上記した4の2の4の1乃至4の2の4の7で示した理由と同様の理由で、補正後の請求項1乃至3、5乃至7、9乃至11、14、16乃至20、23、25に係る発明は、引用発明乙、引用発明乙以外の引用例5に記載されている発明及び引用例2に記載されている発明に基いて、当業者が容易に発明をすることができたものであり、補正後の請求項4、8、12、13、15、21、22、24に係る発明は、引用発明乙、引用発明乙以外の引用例5に記載されている発明、引用例2に記載されている発明、引用例3及び引用例4に例示されている周知技術、及び、引用例3及び引用例4に記載されている発明に基いて、当業者が容易に発明をすることができたものである。

4の3.むすび
上記4の1で示したように、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の、特許法第184条の12第2項により読み替える同法第17条の2第3項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
また、仮に、本件補正が限定的減縮の目的を少なくとも有するとしても、上記4の2で示したように、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
よって、上記結論のとおり決定する。」

第2.本願発明について
平成21年10月30日付け手続補正は上記のとおり却下されたので、本願に係る発明は、平成20年4月15日付けの手続補正により補正された特許請求の範囲に記載された事項により特定されるとおりのもの(つまりは、「第1.平成21年10月30日付けの手続補正について」の「3.本件補正」における補正前の請求項1乃至26の記載のとおりのもの)である。

第3.優先権主張
「第1.平成21年10月30日付けの手続補正について」の「2.優先権主張」において既に指摘したように、本願の全ての請求項について、パリ条約による優先権主張は認められない。なお、本願におけるパリ条約による優先権主張の日である2003年6月23日以降で本願の国際出願日である2004年5月26日より前に頒布された刊行物として、英国特許出願公開2386442号明細書(引用例5)がある。

第4.拒絶理由
理由1
この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第1号に規定する要件を満たしていない。


1.請求項6、7及び8には(他の請求項とは異なり)「データドリブンアーキテクチャ」を前提とした発明である旨の限定がない。
しかしながら、明細書等においては専ら「データドリブンアーキテクチャ」を前提とした実施例等が示されており、本願においては、「データドリブンアーキテクチャ」を前提としない範囲まで請求項に係る発明を拡張ないし一般化できるとはいえない。この点で、請求項6、7及び8に関して、本願は特許法第36条第6項第1号でいうサポート要件を満たしていない。

2.請求項10に「前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、」と記載されている。この記載のままでは、「選択ユニット」が「汎用レジスタ」にアクセスする主体となりうるかのように解釈可能である。
ところで、明細書等の記載を総合勘案すると、ここでいう「選択ユニット」は、図面の【図1】及び【図2】における「スイッチ140(240)」に相当するものであると考えられる。通常、スイッチはデータ等の転送経路の接続を切り換えるためのものであり、汎用レジスタをアクセスする主体というわけではない。この点で請求項10の指摘した箇所の記載は明細書の発明の詳細な説明に適切に対応したものとはいえない。

3.請求項10に「前記汎用レジスタの少なくとも1つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、前記レジスタファイル内のレジスタの少なくとも1つのビットが前記プロセッシング要素により設定されることに応答して、前記選択されたハードウェアアクセラレータを前記選択ユニットに起動するよう前記プロセッシング要素が指示することを可能にする少なくとも1つのビットを有し、」と記載されている。この記載は、「プロセッシング要素」が「選択ユニット」に「指示」し、「指示」を受けた「選択ユニット」が「ハードウェアアクセラレータを」「起動する」ことを意味すると解釈することができる。
ところで、明細書等の記載を総合勘案すると、ここでいう「選択ユニット」は、図面の【図1】及び【図2】における「スイッチ140(240)」に相当するものであると考えられる。通常、スイッチは、データ等の転送経路の接続を切り換えるためのものであり、ハードウェアアクセラレータを起動する主体というわけではない。この点で請求項10の指摘した箇所の記載は明細書の発明の詳細な説明に適切に対応したものではない。

4.請求項10に「前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニット」と記載されている。この記載によれば、あたかも「制御ユニット」が「選択ユニット」に「指示」して、「指示」を受けた「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。
しかしながら、明細書等の記載を総合勘案すれば、請求項10における「制御ユニット」は図面の【図1】や【図2】の「制御論理(コントローラ、制御ブロック)130(230)」に相当し、請求項10における「選択ユニット」は図面の【図1】や【図2】の「スイッチ140(240)」に相当するものと考えられる。すると、請求項10の指摘した箇所は、「スイッチ140(240)」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。

5.請求項12に「前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動する」と記載されている。この記載によれば、あたかも「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。
しかしながら、明細書等の記載を総合勘案すれば、請求項12における「選択ユニット」は図面の【図1】や【図2】の「スイッチ140(240)」に相当するものと考えられる。すると、請求項12の指摘した箇所は、「スイッチ140(240)」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。
請求項21についても同様である。

6.請求項12に「前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素から制御コマンドを受信し、」と記載されている。
しかしながら、この記載のうち「レジスタ内のプロセッシング要素」とは何を意味するのかが不明であり、結局のところ、請求項12の指摘した箇所の記載が明細書の発明の詳細な説明におけるいかなる技術的事項に対応するのかが不明である。
請求項21についても同様である。

7.請求項13に「前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう」と記載されている。ここでいう「特定されたプロセッシング要素」が何を意味するのかは明確でないが、請求項10及び13の記載を考慮して、「特定されたプロセッシング要素」を仮に「ハードウェアアクセラレータの所有権」を要求した「プロセッシング要素」であるとすると、請求項13の上記で指摘した記載である「前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示す」とは、おそらくは、ハードウェアアクセラレータが出力するデータを、ハードウェアアクセラレータの所有権を要求したプロセッシング要素が利用可能であるか否かを示すことを意味することになる。
しかしながら、明細書等には、特に図面の【図5】乃至【図9】と、これらの図面に関する明細書における説明として、あるプロセッシング要素PEの要求により(おそらくは所有権を獲得しつつ)ハードウェアアクセラレータHWAをイネーブルにした後で、そのハードウェアアクセラレータHWAが出力するデータを、ハードウェアアクセラレータHWAのイネーブル化を要求したプロセッシング要素PEとは異なる別のプロセッシング要素PEが利用可能であるか否かを、データ有効(DV)ビットを用いて示すことが記載されている。つまり、明細書等には、ハードウェアアクセラレータHWAが出力するデータを、ハードウェアアクセラレータHWAのイネーブル化を要求したプロセッシング要素PE自身が利用可能であるか否かを示すことは記載されていない。
よって、請求項13の上記で指摘した箇所の記載は明細書の発明の詳細な説明に記載されているとはいえない。
請求項22についても同様である。

8.請求項14に「プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、1以上のデータに応じたプロセッシング要素を特定する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」と記載されている。明細書等の記載を総合勘案すると、請求項14の指摘した箇所の記載は、図面の【図5】及び【図6】と、これらの図面に対応する明細書の【0017】の記載に対応するものであると考えられる。
ところで、明細書の【0017】には下記のように記載されている。

「【0017】
図5を再び参照するに、HWA DVビット362とDVビット364が、GPR0(360)の所有権をまず主張し、生成されたデータが選択されたハードウェアアクセラレータ220により与えられることを示すため、PE0(220-2)により設定される。PE1(220-3)は、GPR360のデータに依存しており、それが利用可能となるまで停止される。図示されるように、データが利用可能になるまで、PE1(220-3)とPE2(220-4)は停止される。また、HWAが計算を実行し、出力データをGPR360に書き込むと、図6に示されるようにPE1のDVビット366が設定される。一実施例では、DVビット366がGRP360に設定されているため、PE1は当該データを読み込み、実行を継続することができる。GRP360のデータがPE1(220-3)により1回だけ必要とされる仮定すると、PE1(220-3)は読み出されたデータと共に、それの対応するDVビット366をクリアする。一実施例では、DVビットのリセットと共に、レジスタ310へのリード命令が一命令として実行される。」

このように、明細書の【0017】には、汎用レジスタGPRのプロセッシング要素PE1に対応したDVビットがセットされない状態においては、プロセッシング要素PE1を停止させ、ハードウェアアクセラレータHWAがデータを汎用レジスタGPRに書き込むことに伴って、汎用レジスタGPRのプロセッシング要素PE1に対応したDVビットがセットされ、このDVビットのセットに伴って、それまで停止していたプロセッシング要素PE1が汎用レジスタGPRのデータを読み込んで処理の実行を継続することが記載されている。つまり、請求項14の上記で指摘した箇所のうち、「1以上のデータに応じたプロセッシング要素を特定する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」という部分には(「特定されたプロセッシング要素」が明細書の【0017】におけるプロセッシング要素PE1に対応するとすれば)、明細書の【0017】におけるセット・リセットの関係とは逆のことが記載されていることになる。この点で請求項14は明細書の発明の詳細な説明に記載されたものではない。
なお、明細書の【0019】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「1」に設定されてもよく、また「0」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「0」(アサートされたロー信号またはアクティブ「1」(アサートされたハイ信号)であってもよい。」とは記載されているものの、明細書の【0017】におけるプロセッシング要素PE1に対応したDVビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。そのため、明細書の【0019】の記載を根拠に、請求項14が明細書の発明の詳細な説明に記載されているとすることはできない。
請求項23についても同様である。

9.請求項16に「プロセッシング要素は、1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」と記載されている。明細書等の記載を総合勘案すると、請求項16の指摘した箇所の記載は、図面の【図7】、【図8】及び【図9】と、これらの図面に対応する明細書の【0018】及び【0019】の記載に対応するものであると考えられる。
ところで、明細書の【0018】及び【0019】には下記のように記載されている。

「【0018】
図7において、PE0(220-2)は、PE2(220-4)の新たなデータを生成し、結果をGPR360に書き込む。データがPE2(220-4)によるデータの読み込みを可能にするためGPR360に書き込まれると、PE0はDVビット368を設定する。PE0は、図8に示されるように、それがGPR360により終了されたことを示すDVビット362をリセットする。DVビット368のアサート処理の検出は、データが利用可能であることを示す。この結果、DVビット368が処理を再開するよう設定されるため、PE2が停止から解放される。次に、PE2(220-4)がGPR360からデータを読出し、DVビット368をクリアする。
【0019】
このため、一度クリアされると、すべてのDVビットが図9に示されるようにリセットされるため、GPR360はすべてのPE220に利用可能となる。…(後略)…」

このように、明細書の【0018】及び【0019】には、汎用レジスタGPRのプロセッシング要素PE2に対応したDVビットがセットされない状態においては、プロセッシング要素PE2を停止させ、プロセッシング要素PE0がデータを汎用レジスタGPRに書き込むことに伴って、汎用レジスタGPRのプロセッシング要素PE2に対応したDVビットがセット(設定)され、このDVビットのセットに伴って、それまで停止していたプロセッシング要素PE2が汎用レジスタGPRのデータを読み込んで処理の実行を継続することが記載されている。(なお、明細書の【0018】及び【0019】ではハードウェアアクセラレータHWAは使用されていないため、HWA DVビット362はリセットされたままである。)つまり、請求項16の上記で指摘した箇所のうち、「1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」という部分には(「特定されたプロセッシング要素」が明細書の【0018】及び【0019】におけるプロセッシング要素PE2に対応するとすれば)、明細書の【0018】及び【0019】におけるセット・リセットの関係とは逆のことが記載されていることになる。この点で請求項16は明細書の発明の詳細な説明に記載されたものではない。
なお、明細書の【0019】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「1」に設定されてもよく、また「0」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「0」(アサートされたロー信号またはアクティブ「1」(アサートされたハイ信号)であってもよい。」とは記載されているものの、明細書の【0018】及び【0019】におけるプロセッシング要素PE2に対応したDVビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。そのため、明細書の【0019】の記載を根拠に、請求項16が明細書の発明の詳細な説明に記載されているとすることはできない。
請求項25についても同様である。

10.請求項20に「前記メディア信号プロセッサは、…(改行)…複数のプロセッシング要素と、…(中略)…複数のハードウェアアクセラレータと、…(中略)…レジスタファイルと、…(改行)…前記メディア信号プロセッサの1以上に接続されたメモリインタフェースと、…(改行)…前記メモリインタフェースに接続されたランダムアクセスメモリと、…(改行)…から構成され、」と記載されている。
ところで、明細書等の記載を総合勘案すると、請求項20は、図面の【図10】と、この【図10】に対応する明細書の記載に対応するものである。その【図10】から明らかなように、「メモリインタフェースユニット」と「メモリ」は複数の「メディア信号プロセッサMSP」の外部に存在するものである。これに対し、請求項20の上記で指摘した箇所にはあたかも「メモリインタフェース」と「ランダムアクセスメモリ」が「メディア信号プロセッサ」の内部に存在するかのように記載されている。この点で請求項20は明細書の発明の詳細な説明に記載されたものではない。

11.請求項20に「前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御ユニット」と記載されている。この記載は、「制御ユニット」が「選択ユニット」に「指示」し、「指示」された「選択ユニット」が「ハードウェアアクセラレータを起動する」かのように解釈ができるものである。
しかしながら、明細書等の記載を総合勘案すれば、請求項20における「制御ユニット」は図面の【図1】や【図2】の「制御論理(コントローラ、制御ブロック)130(230)」に相当し、請求項20における「選択ユニット」は図面の【図1】や【図2】の「スイッチ140(240)」に相当するものと考えられる。すると、請求項20の指摘した箇所は、「スイッチ140(240)」である「選択ユニット」が「ハードウェアアクセラレータを起動する」ことを意味することになり、これは明細書の発明の詳細な説明に記載されているとはいえない。

理由2
この出願は、特許請求の範囲の記載が下記の点で、特許法第36条第6項第2号に規定する要件を満たしていない。


1.請求項1の冒頭に「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法」と記載されている。しかしながら、請求項1には「データドリブンアーキテクチャ」を取り扱うための特有なステップは示されておらず、結局のところ、請求項1の記載のままでは「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法」としては明確なものであるとはいえない。
請求項2、3、4についても同様である。

2.請求項2に「プロセッシング要素がハードウェアアクセラレータの選択を所望するとき、前記プロセッシング要素がビットを設定するのを可能にするステップ」と記載されているが、ここでいう「設定するのを可能にする」とはいかなることを意味するのかが、明細書等を参酌しても不明である。

3.請求項4に「前記複数のハードウェアアクセラレータに選択ユニットを接続するステップ」と記載されている。この記載が指し示すことは実質的には、複数のハードウェアアクセラレータと選択ユニットが接続されているというハードウェアな構成要素どうしの接続関係であると考えられ、方法の発明を構成するステップであるとはいえない。その点で請求項4の記載は適切なものではない。

4.請求項4に「アクセスを…(中略)…付与する」と記載されている。しかしながら、一般に「アクセス」とは、ある主体からある客体の情報を得るか更新する等のために働きかけることを意味する用語であり、「アクセスを」「付与する」という言い方はしないものである。この点で、請求項4の指摘した箇所の記載の意味するところが明確でない。
請求項8についても同様である。

5.請求項5の2箇所に「データに応じたプロセッシング要素」という記載があるが、(おそらくは、データドリブンであるプロセッシング要素、という趣旨であるとは推察されるものの)、「データに応じた」という文言そのものの意味するところが明確でない。
請求項9の2箇所、請求項14の1箇所、請求項16の1箇所、請求項23の1箇所、請求項25の1箇所についても同様である。

6.請求項6に「ハードウェアアクセラレータに対する命令を格納するコンピュータ可読記録媒体」と記載されている。
しかしながら、請求項6においては「前記命令は、…(中略)…から構成される方法をシステムに実行させるようプログラムするのに利用可能である」と記載されていることから明らかなように、ここでいう「命令」は「ハードウェアアクセラレータ」に対するものに限られるのではなく、むしろ、ここでいう「命令」は「システム」に請求項6に示される一連のステップを実行させるためのものである。そのため、請求項6において「ハードウェアアクセラレータに対する命令」と記載されていることは適切なものとはいえない。

7.請求項8に「前記複数のハードウェア要素に選択ユニットを接続するステップ」と記載されている。この記載のうち「ハードウェア要素」は明らかに誤記であり、おそらくは「ハードウェアアクセラレータ」であると考えられる。また、請求項8の指摘した箇所の記載が指し示すことは実質的には、複数のハードウェアアクセラレータと選択ユニットが接続されているというハードウェアな構成要素どうしの接続関係であると考えられ、方法の発明を構成するステップであるとはいえない。その点で請求項8の記載は適切なものではない。

8.請求項10に「前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、」と記載されている。この記載のままでは、「選択ユニット」が「汎用レジスタ」にアクセスする主体となりうるかのように解釈可能である。
ところで、明細書等の記載を総合勘案すると、ここでいう「選択ユニット」は、図面の【図1】及び【図2】における「スイッチ140(240)」に相当するものであると考えられる。通常、スイッチはデータ等の転送経路の接続を切り換えるためのものであり、汎用レジスタをアクセスする主体というわけではない。この点で請求項10の指摘した箇所の記載は明確なものとはいえない。

9.請求項10に「前記汎用レジスタの少なくとも1つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、前記レジスタファイル内のレジスタの少なくとも1つのビットが前記プロセッシング要素により設定されることに応答して、前記選択されたハードウェアアクセラレータを前記選択ユニットに起動するよう前記プロセッシング要素が指示することを可能にする少なくとも1つのビットを有し、」と記載されている。
しかしながら、この記載のうち、「前記レジスタファイル内のレジスタの少なくとも1つのビットが前記プロセッシング要素により設定されること」と「前記プロセッシング要素が指示すること」とが同じことを意味するのか、それとも、異なることを意味するのかが明確でない。仮に異なることを意味するのであれば「前記プロセッシング要素が指示すること」とはいかなることを意味するのかが明確でない。

10.請求項10の冒頭に「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサ」と記載されている。しかしながら、請求項10には「データドリブンアーキテクチャ」にて処理を行うための特有な構成や動作が示されておらず、結局のところ、請求項10の記載のままでは「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサ」としては明確なものであるとはいえない。
請求項11、12、15、17、18、19についても同様である。なお、請求項11には一応「入力プロセッシング要素」と「出力プロセッシング要素」が示されている。しかしながら、「プロセッサ」内に「入力プロセッシング要素」と「出力プロセッシング要素」が存在するというのみでは、本願において課題を解決するための手段であると主張しているものと「入力プロセッシング要素」と「出力プロセッシング要素」との関係が明確であるとはいえない。そのため、請求項11の記載は、依然として「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサ」としては明確なものであるとはいえない。

11.請求項11に「前記複数のプロセッシング要素は、…(中略)…入力プロセッシング要素と、…(中略)…出力プロセッシング要素と、…(改行)…から構成される」と記載されているが、この記載のままでは日本語のニュアンスとしては、「複数のプロセッシング要素」には「入力プロセッシング要素」と「出力プロセッシング要素」しかないように解釈できるおそれがある。(例えば、「から構成される」に代えて「を少なくとも含む」とするほうが、より適切であると考えられる。)

12.請求項12に「前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素から制御コマンドを受信し、」と記載されている。
しかしながら、通常は「レジスタ」のなかに「プロセッシング要素」が存在することはなく、本願明細書等においても同様であるので、請求項12の上記で指摘した箇所の記載のうち「レジスタ内のプロセッシング要素」とは何を意味するのかが不明である。
請求項21についても同様である。

13.請求項13に「前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう」と記載されているが、この記載の意味するところが不明である。
(なお、請求項13の上記で指摘した箇所について考えられうる解釈を検討しても、そのような解釈が示す発明特定事項は明細書の発明の詳細な説明に記載されたものではないことは、上記した理由1の7.の項目として既に示したとおりである。)
請求項22についても同様である。

14.請求項20の冒頭に「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステム」と記載されている。しかしながら、請求項20には「データドリブンアーキテクチャ」にて処理を行うための特有な構成や動作が示されておらず、結局のところ、請求項20の記載のままでは「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステム」としては明確なものであるとはいえない。
請求項21、24、26についても同様である。

15.請求項23に「前記特定されたプロセッシング要素」と記載されている。しかしながら、請求項20及び請求項23において「特定」という語は前記されておらず、請求項23の記載からは「前記特定されたプロセッシング要素」がいかなるプロセッシング要素であるのかが明確でない。

理由3
この出願は、発明の詳細な説明の記載について下記の点で、特許法第36条第4項第1号に規定する要件を満たしていない。


1.請求項14に「プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、1以上のデータに応じたプロセッシング要素を特定する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」と記載されている。明細書等の記載を総合勘案すると、請求項14の指摘した箇所の記載は、図面の【図5】及び【図6】と、これらの図面に対応する明細書の【0017】の記載に対応するものであると考えられる。
ところで、明細書の【0017】には下記のように記載されている。

「【0017】
図5を再び参照するに、HWA DVビット362とDVビット364が、GPR0(360)の所有権をまず主張し、生成されたデータが選択されたハードウェアアクセラレータ220により与えられることを示すため、PE0(220-2)により設定される。PE1(220-3)は、GPR360のデータに依存しており、それが利用可能となるまで停止される。図示されるように、データが利用可能になるまで、PE1(220-3)とPE2(220-4)は停止される。また、HWAが計算を実行し、出力データをGPR360に書き込むと、図6に示されるようにPE1のDVビット366が設定される。一実施例では、DVビット366がGRP360に設定されているため、PE1は当該データを読み込み、実行を継続することができる。GRP360のデータがPE1(220-3)により1回だけ必要とされる仮定すると、PE1(220-3)は読み出されたデータと共に、それの対応するDVビット366をクリアする。一実施例では、DVビットのリセットと共に、レジスタ310へのリード命令が一命令として実行される。」

このように、明細書の【0017】には、汎用レジスタGPRのプロセッシング要素PE1に対応したDVビットがセットされない状態においては、プロセッシング要素PE1を停止させ、ハードウェアアクセラレータHWAがデータを汎用レジスタGPRに書き込むことに伴って、汎用レジスタGPRのプロセッシング要素PE1に対応したDVビットがセットされ、このDVビットのセットに伴って、それまで停止していたプロセッシング要素PE1が汎用レジスタGPRのデータを読み込んで処理の実行を継続することが記載されている。つまり、請求項14の上記で指摘した箇所のうち、「1以上のデータに応じたプロセッシング要素を特定する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」という部分には(「特定されたプロセッシング要素」が明細書の【0017】におけるプロセッシング要素PE1に対応するとすれば)、明細書の【0017】におけるセット・リセットの関係とは逆のことが記載されていることになる。
なお、明細書の【0019】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「1」に設定されてもよく、また「0」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「0」(アサートされたロー信号またはアクティブ「1」(アサートされたハイ信号)であってもよい。」とは記載されているものの、明細書の【0017】におけるプロセッシング要素PE1に対応したDVビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。
以上のことを考慮すれば、請求項14の「プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、1以上のデータに応じたプロセッシング要素を特定する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止する」という記載が示す発明特定事項に関して、本願は特許法第36条第4項第1号でいう実施可能要件を満たしていない。
請求項23についても同様である。

2.請求項16に「プロセッシング要素は、1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」と記載されている。明細書等の記載を総合勘案すると、請求項16の指摘した箇所の記載は、図面の【図7】、【図8】及び【図9】と、これらの図面に対応する明細書の【0018】及び【0019】の記載に対応するものであると考えられる。
ところで、明細書の【0018】及び【0019】には下記のように記載されている。

「【0018】
図7において、PE0(220-2)は、PE2(220-4)の新たなデータを生成し、結果をGPR360に書き込む。データがPE2(220-4)によるデータの読み込みを可能にするためGPR360に書き込まれると、PE0はDVビット368を設定する。PE0は、図8に示されるように、それがGPR360により終了されたことを示すDVビット362をリセットする。DVビット368のアサート処理の検出は、データが利用可能であることを示す。この結果、DVビット368が処理を再開するよう設定されるため、PE2が停止から解放される。次に、PE2(220-4)がGPR360からデータを読出し、DVビット368をクリアする。
【0019】
このため、一度クリアされると、すべてのDVビットが図9に示されるようにリセットされるため、GPR360はすべてのPE220に利用可能となる。…(後略)…」

このように、明細書の【0018】及び【0019】には、汎用レジスタGPRのプロセッシング要素PE2に対応したDVビットがセットされない状態においては、プロセッシング要素PE2を停止させ、プロセッシング要素PE0がデータを汎用レジスタGPRに書き込むことに伴って、汎用レジスタGPRのプロセッシング要素PE2に対応したDVビットがセット(設定)され、このDVビットのセットに伴って、それまで停止していたプロセッシング要素PE2が汎用レジスタGPRのデータを読み込んで処理の実行を継続することが記載されている。(なお、明細書の【0018】及び【0019】ではハードウェアアクセラレータHWAは使用されていないため、HWA DVビット362はリセットされたままである。)つまり、請求項16の上記で指摘した箇所のうち、「1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」という部分には(「特定されたプロセッシング要素」が明細書の【0018】及び【0019】におけるプロセッシング要素PE2に対応するとすれば)、明細書の【0018】及び【0019】におけるセット・リセットの関係とは逆のことが記載されていることになる。
なお、明細書の【0019】には「ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「1」に設定されてもよく、また「0」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「0」(アサートされたロー信号またはアクティブ「1」(アサートされたハイ信号)であってもよい。」とは記載されているものの、明細書の【0018】及び【0019】におけるプロセッシング要素PE2に対応したDVビットのセット・リセットの動作を逆にした実施形態がいかなるものであるのかが、明細書等の記載からは自明であるとはいえない。
以上のことを考慮すれば、請求項16の「プロセッシング要素は、1以上のデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止する」という記載が示す発明特定事項に関して、本願は特許法第36条第4項第1号でいう実施可能要件を満たしていない。
請求項25についても同様である。

理由4
この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)
・請求項 1-26
・引用文献等 1-4
・備考
上記「第1.平成21年10月30日付けの手続補正について」の「4の2の4.特許法第29条第2項の要件の検討」の4の2の4の1乃至4の2の4の7にて示した理由と同様の理由で、本願の請求項1乃至4、6乃至8、10乃至12、15、17乃至21、24、26に係る発明は、引用例1及び引用例2に記載された発明に基いて当業者が容易に発明をすることができたものであり、本願の請求項5、9、13、14、16、22、23、25に係る発明は、引用例1乃至4に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものである。
(なお、本件補正(平成21年10月30日付けの手続補正)による補正後の各請求項に係る発明と補正前の各請求項に係る発明においては、ハードウェアアクセラレータをイネーブル化等する契機となるビットの種類が異なる(例えば、補正後の請求項1では「1以上のアドレスビットと制御コマンド」、補正前の請求項1では「少なくとも1つのビット」。)が、補正後における当該ビットであれ、補正前における当該ビットであれ、引用例2に記載された発明を考慮すれば容易に想到し得たものである。)

・請求項 1-26
・引用文献等 2-5
・備考
上記「第1.平成21年10月30日付けの手続補正について」の「4の2の4.特許法第29条第2項の要件の検討」の4の2の4の8にて示した理由と同様の理由で、本願の請求項1乃至4、6乃至8、10乃至12、15、17乃至21、24、26に係る発明は、引用例5及び引用例2に記載された発明に基いて当業者が容易に発明をすることができたものであり、本願の請求項5、9、13、14、16、22、23、25に係る発明は、引用例2乃至5に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものである。
(なお、本件補正(平成21年10月30日付けの手続補正)による補正後の各請求項に係る発明と補正前の各請求項に係る発明においては、ハードウェアアクセラレータをイネーブル化等する契機となるビットの種類が異なる(例えば、補正後の請求項1では「1以上のアドレスビットと制御コマンド」、補正前の請求項1では「少なくとも1つのビット」。)が、補正後における当該ビットであれ、補正前における当該ビットであれ、引用例2に記載された発明を考慮すれば容易に想到し得たものである。)

拒絶の理由が新たに発見された場合には拒絶の理由が通知される。

引 用 文 献 等 一 覧
1.特開2001-167058号公報
2.米国特許出願公開第2003/0028751号明細書
3.特開平3-242750号公報
4.特開昭63-19058号公報
5.英国特許出願公開第2386442号明細書』

第3.平成24年2月23日付け意見書における請求人の主張と同日付け手続補正
1.平成24年2月23日付け意見書における請求人の主張
平成24年2月23日付け意見書における請求人の主張は下記のとおりである。なお、付されていた下線は省略している。

「(1)審判官殿は平成23年8月18日付け(起案日)で、平成21年10月30日付けの手続補正を却下すると共に、本出願は、特許法第29条第2項及び第36条に規定する要件を満たしていないとして拒絶理由を通知しました。

(2)本願出願人は、別途手続補正書を提出し、特許請求の範囲を補正しました。具体的には、平成21年10月30日付けの手続補正と概ね同様の補正をしました。請求項1について、「イネーブル化するステップ」を「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップ」と補正し、同様の趣旨の補正を他の独立形式の各請求項にしました。当該補正は、例えば、図3?4及び関連する明細書の記載などに基づくものであります。

(3)まず、第17条の2第3項(4の1)について、「前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップ」は、例えば、図3?4及び関連する明細書の記載などに基づくものであります。

(4)次に、第36条第6項第1号(4の2の1)について、補正後の請求項1?25に係る発明は、当初明細書等に記載された事項に基づくものであると思料致します。
Aについて、「アドレスビット」は、明細書の[0010]の「残念なことに、PE120により制御可能なハードウェアアクセラレータとPEの個数は、ハードウェアアクセラレータのアドレッシングに割当てられる命令ワードのビット数を含む複数の要因により制限される。」に基づくものであります。
Bについて、上述したとおりです。
Cについて、請求項5?7は、当初明細書等に記載された事項に基づくものであると思料致します。
Dについて、明細書の[0005]に基づくものであります。
E?Gについて、明細書の[0016]などに基づくものであります。また、明細書の記載と一致させるべく「制御論理」と改めました。
Iについて、請求項11を「前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内においてプロセッシング要素から制御コマンドを受信し」と改めました。
Jについて、明細書の[0015]などに基づくものであります。
Kについて、明細書の[0015]?[0020]などに基づくものであります。
Mについて、上述したとおりです。
N,Oについて、明細書の[0015]?[0020]などに基づくものであります。
Pについて、図1,10などの記載に基づくものであります。

(5)次に、第36条第6項第2項(4の2の2)について、補正後の請求項1?25は明確であると思料致します。

(6)次に、第36条第4項第1号(4の2の3)について、補正後の請求項1?25に係る発明は、当初明細書等の記載に基づき当業者が実施できると思料致します。

(7)次に、第29条第2項(4の2の4)についてご説明致します。
引用例1(特開2001-167058号公報)は、CPUが非動作状態でFPUを利用可能であること、すなわち、空いているFPUを利用可能であることについて開示しています([0048],[0059],[0066],[0076])。リクエストを実行するための空いているFPUがないとき、次に利用可能なFPUが当該リクエストを実行するのに利用されます([0066],[0067])。しかしながら、引用例1は、すべてのFPUが同一の機能である浮動小数点演算を実行し、CPUには空いているFPUに対してマスタが付与されることしか記載されていません。すなわち、引用例1は、「前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与する」特徴については記載していないと考えます。
引用例2(米国特許出願公開第2003/0028751号)もまた、「前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与する」特徴について記載していないと考えます。
従って、請求項1に係る発明はこれらに基づき当業者が容易に成し得るものでないと思料致します。同様の理由により、他の請求項2?25に係る発明もまた進歩性を有すると思料致します。

(8)以上、補正後の請求項1?25について、すべての拒絶理由は解消されたと思料致します。再応御審理の上特許審決賜りたく願い上げます。」

2.平成24年2月23日付け手続補正
平成24年2月23日付け手続補正(以下、「直近補正」という。)は、特許請求の範囲の記載を下記のように補正するものである。なお、付されていた下線は省略している。

「 【請求項1】
データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法であって、
プロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望するとき、メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、
前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップと、
前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、
から構成されることを特徴とする方法。
【請求項2】
請求項1記載の方法であって、
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、
前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも1つのレジスタを指定するステップと、
前記レジスタ内の検出された制御コマンドに従ってメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動するステップと、
から構成されることを特徴とする方法。
【請求項3】
請求項1記載の方法であって、さらに、
前記複数のハードウェアアクセラレータに選択ユニットを通信接続するステップと、
前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも1つのレジスタを指定するステップと、
選択されたハードウェアアクセラレータへのアクセスをプロセッシング要素に付与するよう前記選択ユニットに指示するステップと、
受信した制御コマンドに従うメディア処理機能を前記選択されたハードウェアアクセラレータに実行するよう指示するステップと、
を有することを特徴とする方法。
【請求項4】
請求項2記載の方法であって、
前記選択されたハードウェアアクセラレータを起動するステップは、
前記制御コマンドを書き込んだプロセッシング要素を特定するステップと、
前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する入力データストリームを決定するステップと、
前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する出力データストリームを決定するステップと、
受信した制御コマンドに従ってメディア処理機能を実行するよう前記選択されたハードウェアアクセラレータに指示するステップと、
少なくとも1つのデータに応じたプロセッシング要素に対しデータが利用可能か示すため、前記レジスタファイルのレジスタ内の制御ビットを更新するステップと、
1以上のレジスタにおいて命令を実行するのに必要なデータが利用可能となるまで、前記少なくとも1つのデータに応じたプロセッシング要素に前記命令の実行を待機するよう求めるステップと、
から構成されることを特徴とする方法。
【請求項5】
選択可能なハードウェアアクセラレータに対する命令を格納するコンピュータ可読記録媒体であって、前記命令は、
プロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望するとき、メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、
前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップと、
前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与し、前記選択されたハードウェアアクセラレータが前記検出された制御コマンドに従うメディア処理機能を実行するステップと、
から構成される方法をシステムに実行させるようプログラムするのに利用可能であるコンピュータ可読記録媒体。
【請求項6】
請求項5記載のコンピュータ可読記録媒体であって、
前記選択されたハードウェアアクセラレータをイネーブル化するステップは、
前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも1つのレジスタを指定するステップと、
前記レジスタ内の検出された制御コマンドに従ってメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動するステップと、
から構成されることを特徴とするコンピュータ可読記録媒体。
【請求項7】
請求項5記載のコンピュータ可読記録媒体であって、
前記方法はさらに、
前記複数のハードウェア要素に選択ユニットを通信接続するステップと、
前記複数のプロセッシング要素から制御コマンドを受信するため、前記レジスタファイル内の少なくとも1つのレジスタを指定するステップと、
選択されたハードウェアアクセラレータへのアクセスをプロセッシング要素に付与するよう前記選択ユニットに指示するステップと、
受信した制御コマンドに従うメディア処理機能を前記選択されたハードウェアアクセラレータに実行するよう指示するステップと、
を有することを特徴とするコンピュータ可読記録媒体。
【請求項8】
請求項6記載のコンピュータ可読記録媒体であって、
前記選択されたハードウェアアクセラレータを起動するステップは、
前記制御コマンドを書き込んだプロセッシング要素を特定するステップと、
前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する入力データストリームを決定するステップと、
前記制御コマンドに従って、前記選択されたハードウェアアクセラレータに対する出力データストリームを決定するステップと、
受信した制御コマンドに従ってメディア処理機能を実行するよう前記選択されたハードウェアアクセラレータに指示するステップと、
少なくとも1つのデータに応じたプロセッシング要素に対しデータが利用可能か示すため、前記レジスタファイルのレジスタ内の制御ビットを更新するステップと、
1以上のレジスタにおいて命令を実行するのに必要なデータが利用可能となるまで、前記少なくとも1つのデータに応じたプロセッシング要素に前記命令の実行を待機するよう求めるステップと、
から構成されることを特徴とするコンピュータ可読記録媒体。
【請求項9】
データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのプロセッサであって、
複数のプロセッシング要素と、
選択ユニットに接続された複数のハードウェアアクセラレータと、
前記選択ユニットと前記複数のプロセッシング要素とに接続されたレジスタファイルと、
から構成され、
前記レジスタファイルは、前記複数のハードウェアアクセラレータ、前記選択ユニット及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、
前記汎用レジスタの少なくとも1つは、あるプロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータの所有権を特定及び要求するよう前記選択ユニットに前記プロセッシング要素が指示することを可能にする1以上のアドレスビットを有し、
当該プロセッサはさらに、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与し、前記検出された制御コマンドに従うメディア処理機能を実行するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御論理を有する、
ことを特徴とするプロセッサ。
【請求項10】
請求項9記載のプロセッサであって、
前記複数のプロセッシング要素は、
前記レジスタファイルに接続され、入力データを受信する入力プロセッシング要素と、
前記レジスタファイルに接続され、データを送信する出力プロセッシング要素と、
から構成されることを特徴とするプロセッサ。
【請求項11】
請求項9記載のプロセッサであって、
前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内においてプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動することを特徴とするプロセッサ。
【請求項12】
請求項9記載のプロセッサであって、
前記制御論理は、制御コマンドを書き込んだプロセッシング要素を特定し、前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう前記レジスタファイルのレジスタ内の制御ビットを設定することを特徴とするプロセッサ。
【請求項13】
請求項9記載のプロセッサであって、
プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、少なくとも1つのデータに応じたプロセッシング要素を特定する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止することを特徴とするプロセッサ。
【請求項14】
請求項9記載のプロセッサであって、
前記プロセッシング要素は、前記レジスタファイル内の少なくとも1つのレジスタに制御コマンドを書き込み、該制御コマンドに従うメディア処理機能を実行するよう選択されたハードウェアアクセラレータに指示し、前記選択されたハードウェアアクセラレータが使用中であることを示すため制御ビットを設定することを特徴とするプロセッサ。
【請求項15】
請求項9記載のプロセッサであって、
プロセッシング要素は、少なくとも1つのデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止することを特徴とするプロセッサ。
【請求項16】
請求項9記載のプロセッサであって、
前記ハードウェアアクセラレータは、画像処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。
【請求項17】
請求項9記載のプロセッサであって、
前記ハードウェアアクセラレータは、映像処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。
【請求項18】
請求項9記載のプロセッサであって、
前記ハードウェアアクセラレータは、音声処理ハードウェアアクセラレータからなることを特徴とするプロセッサ。
【請求項19】
データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのためのコンピュータシステムであって、
各メディア信号プロセッサ間のデータ交換を可能にするため、入出力ポートを介し共に接続される複数のメディア信号プロセッサから構成されるシステムであって、
前記メディア信号プロセッサは、
複数のプロセッシング要素と、
選択ユニットに接続された複数のハードウェアアクセラレータと、
前記選択ユニットと前記複数のプロセッシング要素とに接続されたレジスタファイルと、
前記メディア信号プロセッサの1以上に接続されたメモリインタフェースと、
前記メモリインタフェースに接続されたランダムアクセスメモリと、
から構成され、
前記レジスタファイルは、前記複数のハードウェアアクセラレータ及び前記複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタを有し、
前記汎用レジスタの少なくとも1つは、プロセッシング要素が選択されたハードウェアアクセラレータの所有権を特定及び要求することを可能にする1以上のアドレスビットを有し、
前記メディア信号プロセッサはさらに、前記選択ユニットに接続される制御ユニットであって、前記プロセッシング要素が前記選択されたハードウェアアクセラレータの所有権を所望すると、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するため、前記選択ユニットに前記選択されたハードウェアアクセラレータを起動するよう指示する制御論理を有し、
前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素からの制御コマンドを受信し、前記受信した制御コマンドに従うメディア処理機能を実行するため前記選択されたハードウェアアクセラレータを起動することを特徴とするコンピュータシステム。
【請求項20】
請求項19記載のコンピュータシステムであって、
前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素から制御コマンドを受信し、該受信した制御コマンドに従うメディア処理機能を実行するため、前記選択されたハードウェアアクセラレータを起動することを特徴とするコンピュータシステム。
【請求項21】
請求項19記載のコンピュータシステムであって、
前記制御論理は、制御コマンドを書き込んだプロセッシング要素を特定し、前記選択されたハードウェアアクセラレータから前記特定されたプロセッシング要素に対してデータが利用可能であるときを示すよう前記レジスタファイルのレジスタ内の制御ビットを設定することを特徴とするコンピュータシステム。
【請求項22】
請求項19記載のコンピュータシステムであって、
プロセッシング要素は、ハードウェアアクセラレータの選択を所望するときにビットを設定し、少なくとも1つのデータに応じたプロセッシング要素に対応する1以上のビットを設定し、該1以上のビットがリセットされるまで前記特定されたプロセッシング要素が命令を実行するのを阻止することを特徴とするコンピュータシステム。
【請求項23】
請求項19記載のコンピュータシステムであって、
前記プロセッシング要素は、前記レジスタファイル内の少なくとも1つのレジスタに制御コマンドを書き込み、該制御コマンドに従うメディア処理機能を実行するよう選択されたハードウェアアクセラレータに指示し、前記選択されたハードウェアアクセラレータが使用中であることを示すため制御ビットを設定することを特徴とするコンピュータシステム。
【請求項24】
請求項19記載のコンピュータシステムであって、
プロセッシング要素は、少なくとも1つのデータに応じたプロセッシング要素を特定するため前記レジスタファイルのレジスタ内の1以上の制御ビットを設定し、前記特定されたプロセッシング要素により必要とされるデータが1以上のレジスタにおいて利用可能になるまで、前記特定されたプロセッシング要素を停止し、命令の実行を阻止することを特徴とするコンピュータシステム。
【請求項25】
請求項19記載のコンピュータシステムであって、
前記ランダムアクセスメモリ(RAM)は、シンクロナスデータランダムアクセスメモリ(SDRAM)であることを特徴とするコンピュータシステム。」(以下、この特許請求の範囲に記載された請求項を「直近補正後の請求項」という。)

第4.「直近補正後の請求項」と(既に却下されている)「補正後の請求項」と「補正前の請求項」の関係について
以下では、「第2.平成23年8月18日付け最初の拒絶理由通知で通知した拒絶理由」における表記にあわせて、平成20年4月15日付けの手続補正により補正された特許請求の範囲の記載における請求項を「補正前の請求項」と呼び、平成21年10月30日付けの手続補正(本件補正。但し、この手続補正は既に却下されている。)により補正された特許請求の範囲における請求項を「補正後の請求項」と呼び、平成24年2月23日付け手続補正(直近補正)により補正された特許請求の範囲における請求項を「直近補正後の請求項」と呼ぶことにする。
直近補正後の請求項1は補正前の請求項1または2に対応する。また、nを2以上25以下の自然数とするとき、直近補正後の請求項nは補正前の請求項n+1に対応する。
また、mを1以上25以下の自然数とするとき、直近補正後の請求項mは(既に却下された)補正後の請求項mに対応する。下記で指摘する点を除けば、mを1以上25以下の自然数とするとき、直近補正後の請求項mと(既に却下された)補正後の請求項mは同一である。

甲.(既に却下されている)補正後の請求項3及び7では「接続するステップ」と記載されているのに対し、直近補正後の請求項3及び7では「通信接続するステップ」と記載されている。
乙.(既に却下されている)補正後の請求項4及び8のそれぞれの2箇所では「1以上のデータに応じたプロセッシング要素」と記載されているのに対し、直近補正後の請求項4及び8のそれぞれの2箇所では「少なくとも1つのデータに応じたプロセッシング要素」と記載されている。
丙.(既に却下されている)補正後の請求項8は補正後の請求項7を直接引用しているものであるのに対し、直近補正後の請求項8は直近補正後の請求項6を直接引用している。
丁.(既に却下されている)補正後の請求項9、12、19及び21では「制御ユニット」と記載されているのに対し、直近補正後の請求項9、12、19及び21では「制御論理」と記載されている。
戊.(既に却下されている)補正後の請求項11では「少なくとも1つのレジスタ内のプロセッシング要素」と記載されているのに対し、直近補正後の請求項11では「少なくとも1つのレジスタ内においてプロセッシング要素」と記載されている。
己.(既に却下されている)補正後の請求項13、15、22及び24では「1以上のデータに応じたプロセッシング要素」と記載されているのに対し、直近補正後の請求項13、15、22及び24では「少なくとも1つのデータに応じたプロセッシング要素」と記載されている。

第5.平成23年8月18日付け最初の拒絶理由通知のうち、理由1(特許法第36条第6項第1号)の検討

1.平成23年8月18日付け最初の拒絶理由通知における、理由1の1.乃至11.と「第1.平成21年10月30日付け手続補正について」の「4の2の1.特許法第36条第6項第1号の要件の検討」における指摘事項の対応関係について
平成23年8月18日付け最初の拒絶理由通知においては、補正前の各請求項に対して、理由1の1.乃至11.の特許法第36条第6項第1号違反の拒絶理由を示すとともに、(既に却下されている)補正後の各請求項に対して、同拒絶理由通知のなかの「第1.平成21年10月30日付け手続補正について」の「4の2の1.特許法第36条第6項第1号の要件の検討」にてA.乃至P.の特許法第36条第6項第1号違反の指摘を行っている。そして、同拒絶理由通知における4の2の1.のC.と理由1の1.は同様のものであり、4の2の1.のD.と理由1の2.は同様のものであり、4の2の1.のF.と理由1の3.は同様のものであり、4の2の1.のG.と理由1の4.は同様のものであり、4の2の1.のH.と理由1の5.は同様のものであり、4の2の1.のI.と理由1の6.は同様のものであり、4の2の1.のJ.と理由1の7.は同様のものであり、4の2の1.のK.と理由1の8.は同様のものであり、4の2の1.のL.と理由1の9.は同様のものであり、4の2の1.のN.と理由1の10.は同様のものであり、4の2の1.のO.と理由1の11.は同様のものである。

2.直近補正後の各請求項について特許法第36条第6項第1号違反の拒絶理由が解消しているか否かの検討
「第4.「直近補正後の請求項」と(既に却下されている)「補正後の請求項」と「補正前の請求項」の関係について」にて甲.乃至己.として指摘した点を除けば、mを1以上25以下の自然数とするとき、直近補正後の請求項mと(既に却下されている)補正後の請求項mは同一であることは既に指摘しているところである。この甲.乃至己.として指摘した点について、直近補正後の各請求項と(既に却下されている)補正後の各請求項が異なる点をもってしては、平成23年8月18日付け最初の拒絶理由通知における理由1の1.乃至11.(及び、この理由1の1.乃至11.に対応する、同拒絶理由通知における4の2の1.のC.、D.、F.、G.、H.、I.、J.、K.、L.、N.、O.)は何ら解消されるものではない。
なお、同拒絶理由通知の理由1の6.(4の2の1.のI.)に関連して、補正前の請求項12や(既に却下されている)補正後の請求項11では「前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素から制御コマンドを受信し、」と記載されていたところを、直近補正後の請求項11では「前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内においてプロセッシング要素から制御コマンドを受信し、」と記載されている。しかしながら、直近補正後の請求項11の指摘した箇所は、あたかも「選択ユニット」が「レジスタファイルの少なくとも1つのレジスタ」を包含するかのように解釈することができるものであり、この点で依然として直近補正後の請求項11に係る発明が明細書の発明の詳細な説明に記載されたものとはいえない。また、直近補正後の請求項11において行われた補正と同様の補正は直近補正後の請求項20については行われていないので、直近補正後の請求項20について同拒絶理由通知の理由1の6.(4の2の1.のI.)は解消されていない。

3.請求人の意見書における主張の検討
「第3.平成24年2月23日付け意見書における請求人の主張と同日付け手続補正」の「1.平成24年2月23日付け意見書における請求人の主張」で示したごとく、請求人は主張を行っている。このうち、平成23年8月18日付け最初の拒絶理由通知における理由1の1.乃至11.(及び、この理由1の1.乃至11.に対応する、同拒絶理由通知における4の2の1.のC.、D.、F.、G.、H.、I.、J.、K.、L.、N.、O.)についての主張を検討する。

3の1.理由1の1.(4の2の1.のC.)について
平成23年8月18日付け最初の拒絶理由通知の理由1の1.(4の2の1.のC.)については、請求人は「Cについて、請求項5?7は、当初明細書等に記載された事項に基づくものであると思料致します。」と主張するのみで、何ら具体的な主張を行っていない。

3の2.理由1の2.(4の2の1.のD.)について
平成23年8月18日付け最初の拒絶理由通知の理由1の2.(4の2の1.のD.)については、請求人は「Dについて、明細書の[0005]に基づくものであります。」と主張している。明細書の【0005】は次のとおりである。

「【0005】
[詳細な説明]
データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータを用いた方法及び装置が説明される。一実施例では、本装置は、複数のプロセッシングユニット(PE)を備える。複数のハードウェアアクセラレータが、選択ユニットに接続されている。さらに、レジスタが、選択ユニット及び複数のプロセッシングユニットに接続されている。一実施例では、当該レジスタは、複数のアクセラレータと共に、複数のプロセッシング要素によりアクセス可能な複数の汎用レジスタ(GPR)を備える。一実施例では、GPRの少なくとも1つは、プロセッシングユニットが選択ユニットを介し選択されたハードウェアアクセラレータにアクセス可能となるためのビットを有する。」

この【0005】の記載からは、「選択ユニット」が「汎用レジスタ」にアクセスする主体となるような解釈を導き出すことはできない。そのため、請求人の上記主張は採用できない。

3の3.理由1の3.(4の2の1.のF.)と理由1の4.(4の2の1.のG.)について
平成23年8月18日付け最初の拒絶理由通知の理由1の3.(4の2の1.のF.)と理由1の4.(4の2の1.のG.)については、請求人は「E?Gについて、明細書の[0016]などに基づくものであります。また、明細書の記載と一致させるべく「制御論理」と改めました。」と主張している。明細書の【0016】は次のとおりである。

「【0016】
一実施例では、HWA DVビット362の設定は、プロセッシング要素がHWA250のイネーブル化または起動を要求しているということを制御論理230に通知する。一実施例では、図3Bに示されるように、汎用レジスタ320が制御論理230のための制御レジスタとして指定されてもよい(図2)。このような実施例によると、PE220は、レジスタ320が制御ブロック230のコマンドチャネルとして機能するように、指定されたレジスタ320に制御データを書き込むためのものである。一実施例では、PE220は、出力データのための位置を特定すると共に、ハードウェアアクセラレータの入力データ324を特定する選択されたハードウェアアクセラレータ(HWAセレクト)322を示すためのものである。一実施例では、PE220は、制御データ330に書き込むことによりメディア処理機能を実行するようHWA250に指示する。他の実施例では、コントローラ(図示せず)は、指定されたハードウェアアクセラレータをイネーブル化するようコントローラ230(図2)を設定するためのものとすることが可能である。」

この【0016】の記載には「選択ユニット」についての言及がなく、「選択ユニット」とハードウェアアクセラレータの起動との関係について指摘している同拒絶理由通知の理由1の3.(4の2の1.のF.)と理由1の4.(4の2の1.のG.)に対する適切な反論の根拠として【0016】を挙げることには妥当性がない。そのため、請求人の上記主張は採用できない。
なお、請求項において「制御ユニット」を「制御論理」と補正したことにより、同拒絶理由通知の理由1の3.(4の2の1.のF.)と理由1の4.(4の2の1.のG.)の拒絶理由が解消するわけではない。

3の4.理由1の5.(4の2の1.のH.)について
平成23年8月18日付け最初の拒絶理由通知の理由1の5.(4の2の1.のH.)については、請求人は特段の主張は行っていない。

3の5.理由1の6.(4の2の1.のI.)について
平成23年8月18日付け最初の拒絶理由通知の理由1の6.(4の2の1.のI.)については、請求人は「Iについて、請求項11を「前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内においてプロセッシング要素から制御コマンドを受信し」と改めました。」と主張している。
この点については既に「2.直近補正後の各請求項について特許法第36条第6項第1号違反の拒絶理由が解消しているか否かの検討」にて、なお書きとして指摘したとおりである。依然として直近補正後の請求項11に係る発明が明細書の発明の詳細な説明に記載されたものとはいえない。また、直近補正後の請求項11において行われた補正と同様の補正は直近補正後の請求項20については行われていないので、直近補正後の請求項20について同拒絶理由通知の理由1の6.(4の2の1.のI.)は解消されていない。

3の6.理由1の7.(4の2の1.のJ.)について
平成23年8月18日付け最初の拒絶理由通知の理由1の7.(4の2の1.のJ.)については、請求人は「Jについて、明細書の[0015]などに基づくものであります。」と主張している。明細書の【0015】は次のとおりである。

「【0015】
一実施例では、GPR310は、データ有効(DV)ビット306(306-1,...,306-n)によりGPR310を通過するデータをタグ付けすることによって、PE220間でデータを交換する。DVビット306の目的は、データ格納リソースの所有権の確立と、1以上のデータ利用者の確率と、選択されたハードウェアアクセラレータの起動の特定の3つである。図4に示された実施例では、PE間のデータ同期処理が説明される。まず、PE0(220-2)が、例えば、PE1(220-3)による利用を意味するGPR360に書き込まれた結果によりHWA DVビット362(図3Aのビット304)を設定することにより、選択されたハードウェアアクセラレータ(HWA)250のイネーブル化を要求する。また、PE0はDVビット364をアサートする。さらに、HWA DVビット362がまた、PE0(220-2)によるHWA250の制御を示すよう設定される。」

この【0015】の記載は、あるプロセッシング要素PE0(220-2)がハードウェアアクセラレータHWA(250)のイネーブル化を要求し、ハードウェアアクセラレータHWA(250)が生成したデータを別のプロセッシング要素PE1(220-3)に利用させる場合に、当該あるプロセッシング要素PE0(220-2)が、汎用レジスタ(360(または310))のHWA DVビット(362(または304))と当該あるプロセッシング要素PE0(220-2)に対応するデータ有効(DV)ビット(364(または306-1))をセットすることを示す程度のものである。
同拒絶理由通知の理由1の7.(4の2の1.のJ.)は、端的に言えば、明細書等には、ハードウェアアクセラレータHWAが出力するデータを、ハードウェアアクセラレータHWAのイネーブル化を要求したプロセッシング要素PE自身が利用可能であるか否かをデータ有効(DV)ビットを用いて示すことは記載されていないとするものであるので、その点に対する言及のない【0015】は、同拒絶理由通知の理由1の7.(4の2の1.のJ.)に対する適切な反論の根拠としては妥当でない。そのため、請求人の上記主張は採用できない。

3の7.理由1の8.(4の2の1.のK.)について
平成23年8月18日付け最初の拒絶理由通知の理由1の8.(4の2の1.のK.)については、請求人は「Kについて、明細書の[0015]?[0020]などに基づくものであります。」と主張している。明細書の【0015】乃至【0020】は次のとおりである。

「【0015】
一実施例では、GPR310は、データ有効(DV)ビット306(306-1,...,306-n)によりGPR310を通過するデータをタグ付けすることによって、PE220間でデータを交換する。DVビット306の目的は、データ格納リソースの所有権の確立と、1以上のデータ利用者の確率と、選択されたハードウェアアクセラレータの起動の特定の3つである。図4に示された実施例では、PE間のデータ同期処理が説明される。まず、PE0(220-2)が、例えば、PE1(220-3)による利用を意味するGPR360に書き込まれた結果によりHWA DVビット362(図3Aのビット304)を設定することにより、選択されたハードウェアアクセラレータ(HWA)250のイネーブル化を要求する。また、PE0はDVビット364をアサートする。さらに、HWA DVビット362がまた、PE0(220-2)によるHWA250の制御を示すよう設定される。
【0016】
一実施例では、HWA DVビット362の設定は、プロセッシング要素がHWA250のイネーブル化または起動を要求しているということを制御論理230に通知する。一実施例では、図3Bに示されるように、汎用レジスタ320が制御論理230のための制御レジスタとして指定されてもよい(図2)。このような実施例によると、PE220は、レジスタ320が制御ブロック230のコマンドチャネルとして機能するように、指定されたレジスタ320に制御データを書き込むためのものである。一実施例では、PE220は、出力データのための位置を特定すると共に、ハードウェアアクセラレータの入力データ324を特定する選択されたハードウェアアクセラレータ(HWAセレクト)322を示すためのものである。一実施例では、PE220は、制御データ330に書き込むことによりメディア処理機能を実行するようHWA250に指示する。他の実施例では、コントローラ(図示せず)は、指定されたハードウェアアクセラレータをイネーブル化するようコントローラ230(図2)を設定するためのものとすることが可能である。
【0017】
図5を再び参照するに、HWA DVビット362とDVビット364が、GPR0(360)の所有権をまず主張し、生成されたデータが選択されたハードウェアアクセラレータ220により与えられることを示すため、PE0(220-2)により設定される。PE1(220-3)は、GPR360のデータに依存しており、それが利用可能となるまで停止される。図示されるように、データが利用可能になるまで、PE1(220-3)とPE2(220-4)は停止される。また、HWAが計算を実行し、出力データをGPR360に書き込むと、図6に示されるようにPE1のDVビット366が設定される。一実施例では、DVビット366がGRP360に設定されているため、PE1は当該データを読み込み、実行を継続することができる。GRP360のデータがPE1(220-3)により1回だけ必要とされる仮定すると、PE1(220-3)は読み出されたデータと共に、それの対応するDVビット366をクリアする。一実施例では、DVビットのリセットと共に、レジスタ310へのリード命令が一命令として実行される。
【0018】
図7において、PE0(220-2)は、PE2(220-4)の新たなデータを生成し、結果をGPR360に書き込む。データがPE2(220-4)によるデータの読み込みを可能にするためGPR360に書き込まれると、PE0はDVビット368を設定する。PE0は、図8に示されるように、それがGPR360により終了されたことを示すDVビット362をリセットする。DVビット368のアサート処理の検出は、データが利用可能であることを示す。この結果、DVビット368が処理を再開するよう設定されるため、PE2が停止から解放される。次に、PE2(220-4)がGPR360からデータを読出し、DVビット368をクリアする。
【0019】
このため、一度クリアされると、すべてのDVビットが図9に示されるようにリセットされるため、GPR360はすべてのPE220に利用可能となる。ここで説明されるように、「設定」、「アサート」、「リセット」または「デアサート」の用語は、特定の論理値を意味するものではない。ビットは「1」に設定されてもよく、また「0」に設定されてもよく、何れも本発明の実施例とみなされる。この結果、ここで説明される実施例によると、ビットはアクティブ「0」(アサートされたロー信号またはアクティブ「1」(アサートされたハイ信号)であってもよい。
【0020】
従って、DVビットを用いることにより、PEはレジスタファイル300(図3A)内のGPR310の所有権を指定することが可能である。一実施例では、設定されたDVビットの検出は、データがGPR360に書き込まれるまでデータに依存するPE220を停止させる。一実施例では、HWA DVビット362は、要求されたデータがPE220または選択されたHWAにより生成されたものか示す。一実施例では、制御レジスタ320(図3B)は、HWA250と当該HWA250を選択したPE220とを特定するためアクセスされる。従って、MSP200の各種PE220は、データドリブンであり、指定されたプログラムデータフローとは関係なく機能する。」

この【0015】乃至【0020】の記載(特に、【0017】)は、同拒絶理由通知の理由1の8.(4の2の1.のK.)において既に検討を行ったところである。そして、明細書の【0017】には、汎用レジスタGPRのプロセッシング要素PE1に対応したDVビットがセットされない状態においては、プロセッシング要素PE1を停止させ、ハードウェアアクセラレータHWAがデータを汎用レジスタGPRに書き込むことに伴って、汎用レジスタGPRのプロセッシング要素PE1に対応したDVビットがセットされ、このDVビットのセットに伴って、それまで停止していたプロセッシング要素PE1が汎用レジスタGPRのデータを読み込んで処理の実行を継続することが記載されていることも、同拒絶理由通知の理由1の8.(4の2の1.のK.)において指摘したものである。そして、【0015】乃至【0020】のその他の箇所において、同拒絶理由通知の理由1の8.(4の2の1.のK.)を覆すに足るだけのことが記載されているとはいえない。そのため、請求人の上記主張は採用できない。

3の8.理由1の9.(4の2の1.のL.)について
平成23年8月18日付け最初の拒絶理由通知の理由1の9.(4の2の1.のL.)については、請求人は特段の主張は行っていない。

3の9.理由1の10.(4の2の1.のN.)について
平成23年8月18日付け最初の拒絶理由通知の理由1の10.(4の2の1.のN.)については、請求人は「N…(中略)…について、明細書の[0015]?[0020]などに基づくものであります。」と主張している。
しかしながら、同拒絶理由通知の理由1の10.(4の2の1.のN.)で既に指摘したように、直近補正後の請求項19(補正前の請求項20と(既に却下されている)補正後の請求項19に対応する。)における「前記メディア信号プロセッサは、…(改行)…複数のプロセッシング要素と、…(中略)…複数のハードウェアアクセラレータと、…(中略)…レジスタファイルと、…(改行)…前記メディア信号プロセッサの1以上に接続されたメモリインタフェースと、…(改行)…前記メモリインタフェースに接続されたランダムアクセスメモリと、…(改行)…から構成され、」は、図面の【図10】と、この【図10】に対応する明細書の記載に対応するものである。そして、【図10】に対応する明細書の箇所は、【0021】乃至【0023】である。そのため、【0015】乃至【0020】を根拠とする請求人の反論は妥当なものであるとはいえないので、請求人の上記主張は採用できない。

3の10.理由1の11.(4の2の1.のO.)について
平成23年8月18日付け最初の拒絶理由通知の理由1の11.(4の2の1.のO.)については、請求人は「…(前略)…Oについて、明細書の[0015]?[0020]などに基づくものであります。」と主張している。
しかしながら、明細書の【0015】乃至【0020】には「選択ユニット」についての言及がなく、「選択ユニット」とハードウェアアクセラレータの起動との関係について指摘している同拒絶理由通知の理由1の11.(4の2の1.のO.)に対する適切な反論の根拠として【0015】乃至【0020】を挙げることには妥当性がない。そのため、請求人の上記主張は採用できない。

第6.平成23年8月18日付け最初の拒絶理由通知のうち、理由2(特許法第36条第6項第2号)の検討

1.平成23年8月18日付け最初の拒絶理由通知における、理由2の1.乃至15.と「第1.平成21年10月30日付け手続補正について」の「4の2の2.特許法第36条第6項第2号の要件の検討」における指摘事項の対応関係について
平成23年8月18日付け最初の拒絶理由通知においては、補正前の各請求項に対して、理由2の1.乃至15.の特許法第36条第6項第2号違反の拒絶理由を示すとともに、(既に却下されている)補正後の各請求項に対して、同拒絶理由通知のなかの「第1.平成21年10月30日付け手続補正について」の「4の2の2.特許法第36条第6項第2号の要件の検討」にてA.乃至P.の特許法第36条第6項第2号違反の指摘を行っている。そして、同拒絶理由通知における4の2の2.のB.と理由2の1.は同様のものであり、4の2の2.のC.と理由2の3.は同様のものであり、4の2の2.のD.と理由2の4.は同様のものであり、4の2の2.のE.と理由2の5.は同様のものであり、4の2の2.のF.と理由2の6.は同様のものであり、4の2の2.のG.と理由2の7.は同様のものであり、4の2の2.のI.と理由2の8.は同様のものであり、4の2の2.のJ.と理由2の9.は同様のものであり、4の2の2.のK.と理由2の10.は同様のものであり、4の2の2.のL.と理由2の11.は同様のものであり、4の2の2.のM.と理由2の12.は同様のものであり、4の2の2.のN.と理由2の13.は同様のものであり、4の2の2.のO.と理由2の14.は同様のものであり、4の2の2.のP.と理由2の15.は同様のものである。

2.直近補正後の各請求項について特許法第36条第6項第2号違反の拒絶理由が解消しているか否かの検討
「第4.「直近補正後の請求項」と(既に却下されている)「補正後の請求項」と「補正前の請求項」の関係について」にて甲.乃至己.として指摘した点を除けば、mを1以上25以下の自然数とするとき、直近補正後の請求項mと(既に却下されている)補正後の請求項mは同一であることは既に指摘しているところである。この甲.乃至己.として指摘した点について、直近補正後の各請求項と(既に却下されている)補正後の各請求項が異なる点をもってしては、平成23年8月18日付け最初の拒絶理由通知における理由2の1.、及び、3.乃至15.(及び、この理由2の1.及び、3.乃至15.に対応する、同拒絶理由通知における4の2の2.のB.、C.、D.、E.、F.、G.、I.、J.、K.、L.、M.、N.、O.、P.)は何ら解消されるものではない。
なお、同拒絶理由通知の理由2の3.(4の2の2.のC.)と理由2の7.(4の2の2.のG.)に関連して、補正前の請求項4や(既に却下されている)補正後の請求項3では「前記複数のハードウェアアクセラレータに選択ユニットを接続するステップ」と記載されていたところを、直近補正後の請求項3では「前記複数のハードウェアアクセラレータに選択ユニットを通信接続するステップ」と記載されており、また、補正前の請求項8や(既に却下されている)補正後の請求項7では「前記複数のハードウェア要素に選択ユニットを接続するステップ」と記載されていたところを、直近補正後の請求項7では「前記複数のハードウェア要素に選択ユニットを通信接続するステップ」と記載されている。しかしながら、「通信接続する」という語句のみではその意味するところが明確とはいえず、複数のハードウェアアクセラレータ(ハードウェア要素)と選択ユニットが接続されているというハードウェアな構成要素どうしの接続関係を意味すると、依然として解釈することができるので、直近補正後の請求項3及び7について、同拒絶理由通知の理由2の3.(4の2の2.のC.)と理由2の7.(4の2の2.のG.)は解消されていない。
また、同拒絶理由通知の理由2の12.(4の2の2.のM.)に関連して、補正前の請求項12や(既に却下されている)補正後の請求項11では「前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内のプロセッシング要素から制御コマンドを受信し、」と記載されていたところを、直近補正後の請求項11では「前記選択ユニットは、前記レジスタファイルの少なくとも1つのレジスタ内においてプロセッシング要素から制御コマンドを受信し、」と記載されている。しかしながら、直近補正後の請求項11の指摘した箇所の記載のままでは、「選択ユニット」と「レジスタファイルの少なくとも1つのレジスタ」の関係が明確でなく、この点で依然として直近補正後の請求項11の記載は明確でない。また、直近補正後の請求項11において行われた補正と同様の補正は直近補正後の請求項20については行われていないので、直近補正後の請求項20について同拒絶理由通知の理由2の12.(4の2の2.のM.)は解消されていない。

3.請求人の意見書における主張の検討
「第3.平成24年2月23日付け意見書における請求人の主張と同日付け手続補正」の「1.平成24年2月23日付け意見書における請求人の主張」で示したごとく、請求人は主張を行っている。しかしながら、平成23年8月18日付け最初の拒絶理由通知の理由2(4の2の2.)については、請求人は「次に、第36条第6項第2項(4の2の2)について、補正後の請求項1?25は明確であると思料致します。」と主張するのみで、何ら具体的は反論を行っていない。

第7.平成23年8月18日付け最初の拒絶理由通知のうち、理由3(特許法第36条第4項第1号)の検討

1.平成23年8月18日付け最初の拒絶理由通知における、理由3の1.及び2.と「第1.平成21年10月30日付け手続補正について」の「4の2の3.特許法第36条第4項第1号の要件の検討」における指摘事項の対応関係について
平成23年8月18日付け最初の拒絶理由通知においては、補正前の各請求項に対して、理由3の1.及び2.の特許法第36条第4項第1号違反の拒絶理由を示すとともに、(既に却下されている)補正後の各請求項に対して、同拒絶理由通知のなかの「第1.平成21年10月30日付け手続補正について」の「4の2の3.特許法第36条第4項第1号の要件の検討」にてA.乃至C.の特許法第36条第4項第1号違反の指摘を行っている。そして、同拒絶理由通知における4の2の3.のB.と理由3の1.は同様のものであり、4の2の3.のC.と理由3の2.は同様のものである。

2.直近補正後の各請求項について特許法第36条第4項第1号違反の拒絶理由が解消しているか否かの検討
「第4.「直近補正後の請求項」と(既に却下されている)「補正後の請求項」と「補正前の請求項」の関係について」にて甲.乃至己.として指摘した点を除けば、mを1以上25以下の自然数とするとき、直近補正後の請求項mと(既に却下されている)補正後の請求項mは同一であることは既に指摘しているところである。この甲.乃至己.として指摘した点について、直近補正後の各請求項と(既に却下されている)補正後の各請求項が異なる点をもってしては、平成23年8月18日付け最初の拒絶理由通知における理由3の1.及び2.(及び、この理由3の1.及び2.に対応する、同拒絶理由通知における4の2の3.のB.及びC.)は何ら解消されるものではない。

3.請求人の意見書における主張の検討
「第3.平成24年2月23日付け意見書における請求人の主張と同日付け手続補正」の「1.平成24年2月23日付け意見書における請求人の主張」で示したごとく、請求人は主張を行っている。しかしながら、平成23年8月18日付け最初の拒絶理由通知の理由3(4の2の3.)については、請求人は「次に、第36条第4項第1号(4の2の3)について、補正後の請求項1?25に係る発明は、当初明細書等の記載に基づき当業者が実施できると思料致します。」と主張するのみで、何ら具体的は反論を行っていない。

第8.平成23年8月18日付け最初の拒絶理由通知のうち、理由4(特許法第29条第2項)の検討
1.優先権主張
本願は、2003年6月23日にアメリカ合衆国に出願された出願番号第10/600617号(以下、「優先基礎米国出願」という。)に基づく、パリ条約による優先権主張を伴うものである。
しかしながら、平成23年8月18日付け最初の拒絶理由通知においても既に指摘したとおり、優先基礎米国出願は、「FRICTION STIR WELDING MEMBER」という発明の名称を持つ出願であって、優先基礎米国出願と本願は、出願人(審判請求人)、発明者、明細書等に開示されている技術的事項のいずれもが全く異なるものである。
そのため、本願の全ての請求項について、パリ条約による優先権主張は認められない。

2.本願発明の認定
本願の請求項1に係る発明(以下、「本願発明」は、平成24年2月23日付けの手続補正により補正された、本願の特許請求の範囲の請求項1(直近補正後の請求項1)に記載されたとおりの次のものと認められる。

「データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための方法であって、
プロセッシング要素が選択されたハードウェアアクセラレータの所有権を所望するとき、メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出するステップと、
前記選択されたハードウェアアクセラレータの所有権を特定及び要求するため、プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化するステップと、
前記選択されたハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、
から構成されることを特徴とする方法。」

3.先行技術文献に記載されている技術的事項と先行技術文献に記載されている発明の認定
3の1.引用例1に記載されている技術的事項
当審が拒絶理由通知において引用した特開2001-167058号公報(平成13年6月22日出願公開。以下、「引用例1」という。)には、図面とともに以下の技術的事項が記載されている。

(1の1)
「【0046】図1において、符号の100は本実施の形態のマルチCPU方式の情報処理装置…(中略)…である。また、10a,10b,10cは互いに独立した状態で動作するマイクロプロセッサの代表例としてのCPU(中央演算処理装置)、…(中略)…20a,20b,20cは専用プロセッサの代表例としての浮動小数点演算処理を行うFPU(フローティング演算ユニット)、30は複数のCPU10a,10b,10cと複数のFPU20a,20b,20cとの制御信号の接続を切り換えるFPU選択部、40はFPU選択部30を制御することによりCPU10a,10b,10cとFPU20a,20b,20cとの接続状態を制御するFPU接続制御部、42は複数のFPU20a,20b,20cのいずれかが動作状態にあるかまたは不動作状態にあるかなどの情報やどのCPU10a,10b,10cおよび外部CPU100のうちどのCPUがマスターになっているかの情報を示すFPU状態レジスタである。…(後略)…」

(1の2)
「【0048】FPU接続制御部40は、CPU10a,10b,10cのいずれかから要支援命令の代表例としての浮動小数点演算処理のリクエストがあったときに、FPU状態レジスタ42の情報を解読し、不動作となっているすなわち空いている状態のいずれかのFPUとリクエストしているマスターのCPUとを接続するようにFPU選択部30を制御するように構成されている。CPU10a,10b,10cとFPU20a,20b,20cの接続の関係は、固定的に定まっているわけではなく、常に流動的なものとなる。
【0049】CPUに接続されることとなるFPUは、そのCPUからの浮動小数点演算の命令を受けて、浮動小数点演算を実行するものとして構成されている。」

(1の3)
「【0058】FPU接続制御部40は、FPU状態レジスタ42のほかにFPU状態解読部(DEC;Decoder)44と外部CPUインタフェース46とを備えている。
【0059】CPU10a,10b,10cの各々はFPU状態解読部44に対して浮動小数点演算のためのリクエストを送出するようになっている。FPU状態解読部44は、リクエストを受け取ると、FPU状態レジスタ42を参照して、不動作状態となっているFPUがあるかどうか、またそれはどのFPUかを解読し、リクエストを発したCPUに対して、その結果を知らせる。さらに、FPU状態解読部44は、前記のように、FPU20a,20b,20cのうち不動作状態のFPUを、リクエストのあったCPUに接続するようにFPU選択部30に対して制御信号を送出する。…(後略)…」

(1の4)
「【0065】一方、ステップS30において浮動小数点演算処理が必要であると判断したときはステップS100に進んで該当計算命令群をFPU20a,20b,20cのいずれかに処理させるべく、当該のCPUはFPU接続制御部40におけるFPU状態解読部44に対してFPU使用のためのリクエストを発行する。
【0066】リクエストを受けたFPU状態解読部44は、ステップS110,S120においてFPU状態レジスタ42の状態を見る。すなわちFPU20a,20b,20cのいずれが不動作となっているすなわち空いている状態となっているか否かをモニタする。…(中略)…
【0067】空いている状態のFPUがあったとき、またはFPUに空きが発生したときには、リクエストを許可し、ステップS140において該当CPUから空き状態の使用可能なFPU(20a,20b,20cのいずれか)が使用する一時記憶レジスタ50のバンク(50a,50b,50cのいずれか)へ演算用のデータを転送する。
【0068】そして、ステップS150において、該当のFPUは、現在のマスターとなっているCPUの命令による浮動小数点演算処理を実行する。…(後略)…」

3の2.引用発明の認定
上記(1の1)に「符号の100は本実施の形態のマルチCPU方式の情報処理装置…(中略)…である。また、10a,10b,10cは互いに独立した状態で動作するマイクロプロセッサの代表例としてのCPU(中央演算処理装置)、…(中略)…20a,20b,20cは専用プロセッサの代表例としての浮動小数点演算処理を行うFPU(フローティング演算ユニット)…(中略)…である。」と記載されていることから、引用例1は、複数の中央処理装置CPU10と複数のフローティング演算ユニットFPU20を備えた情報処理装置に関するものである。

上記(1の2)に「FPU接続制御部40は、CPU10a,10b,10cのいずれかから要支援命令の代表例としての浮動小数点演算処理のリクエストがあったときに、FPU状態レジスタ42の情報を解読し、不動作となっているすなわち空いている状態のいずれかのFPUとリクエストしているマスターのCPUとを接続するようにFPU選択部30を制御するように構成されている。」と記載され、上記(1の3)に「FPU接続制御部40は、FPU状態レジスタ42のほかにFPU状態解読部(DEC;Decoder)44…(中略)…を備えている。…(中略)…CPU10a,10b,10cの各々はFPU状態解読部44に対して浮動小数点演算のためのリクエストを送出するようになっている。FPU状態解読部44は、リクエストを受け取ると、FPU状態レジスタ42を参照して、不動作状態となっているFPUがあるかどうか、またそれはどのFPUかを解読し、リクエストを発したCPUに対して、その結果を知らせる。さらに、FPU状態解読部44は、前記のように、FPU20a,20b,20cのうち不動作状態のFPUを、リクエストのあったCPUに接続するようにFPU選択部30に対して制御信号を送出する。」と記載され、上記(1の4)に「ステップS30において浮動小数点演算処理が必要であると判断したときはステップS100に進んで該当計算命令群をFPU20a,20b,20cのいずれかに処理させるべく、当該のCPUはFPU接続制御部40におけるFPU状態解読部44に対してFPU使用のためのリクエストを発行する。…(中略)…リクエストを受けたFPU状態解読部44は、ステップS110,S120においてFPU状態レジスタ42の状態を見る。すなわちFPU20a,20b,20cのいずれが不動作となっているすなわち空いている状態となっているか否かをモニタする。…(中略)…空いている状態のFPUがあったとき、またはFPUに空きが発生したときには、リクエストを許可し、…(中略)…ステップS150において、該当のFPUは、現在のマスターとなっているCPUの命令による浮動小数点演算処理を実行する。」と記載されている。これらの記載から明らかなように、引用例1においては、中央演算処理装置CPU10がFPU接続制御部40に浮動小数点演算処理のリクエストを行い、そのリクエストに応答して、複数のフローティング演算ユニットFPU20のうちの、空いている状態のいずれかのフローティング演算ユニットFPU20が、リクエストを行った中央演算処理装置CPU10に接続され、接続されたフローティング演算ユニットFPU20が、マスターとなった中央演算処理装置CPU10からのリクエストに係る浮動小数点演算を実行するものである。このように、マスターとなった中央演算処理装置CPU10にとっては、接続されたフローティング演算ユニットFPU20の所有権が付与されたことに等しいものであるから、引用例1においては、中央演算処理装置CPU10がいずれかのフローティング演算ユニットFPU20の所有権を所望するときに、いずれかのフローティング演算ユニットFPU20の所有権を要求するため、中央演算処理装置CPU10がFPU接続制御部40に浮動小数点演算処理のリクエストを行うと、複数のフローティング演算ユニットFPU20のうちの、いずれかのフローティング演算ユニットFPU20の所有権を前記中央演算処理装置CPU10に付与するものであるといえる。

そして、上記で示したように、引用例1には、中央演算処理装置CPU10がいずれかのフローティング演算ユニットFPU20の所有権を所望するときに、いずれかのフローティング演算ユニットFPU20の所有権を要求するため、中央演算処理装置CPU10がFPU接続制御部40に浮動小数点演算処理のリクエストを行うと、複数のフローティング演算ユニットFPU20のうちの、いずれかのフローティング演算ユニットFPU20の所有権を前記中央演算処理装置CPU10に付与することが示されているのであるから、引用例1がフローティング演算ユニットFPU20のための方法に関するものであることは自明である。

上記引用例1の記載事項及び図面を総合勘案すると、引用例1には、次の発明(以下、「引用発明」という。)が記載されていると認められる。

「複数の中央処理装置CPU10と複数のフローティング演算ユニットFPU20を備えた情報処理装置における、フローティング演算ユニットFPU20のための方法であって、
中央演算処理装置CPU10がいずれかのフローティング演算ユニットFPU20の所有権を所望するときに、いずれかのフローティング演算ユニットFPU20の所有権を要求するため、中央演算処理装置CPU10がFPU接続制御部40に浮動小数点演算処理のリクエストを行うと、複数のフローティング演算ユニットFPU20のうちの、いずれかのフローティング演算ユニットFPU20の所有権を前記中央演算処理装置CPU10に付与するステップを有する方法。」

3の3.引用例2に記載されている技術的事項
当審が拒絶理由通知において引用した米国特許出願公開第2003/0028751号明細書(2003年2月6日出願公開。以下、「引用例2」という。)には、図面とともに以下の技術的事項が記載されている。

(2の1)
「 [0069] FIG. 6 is a block diagram of one embodiment of the global control circuit 34 . Other embodiments are possible and contemplated. As illustrated in FIG. 6 , the global control circuit 34 includes a set of global registers 70 . The global control circuit 34 is coupled to an address/data/type interface to the bus interface circuit 42 and is coupled to the accelerators 30 A- 30 D via a variety of control signals/interfaces.
[0070] The global registers 70 may be programmed, using instructions executed in the CPU 12 , with various configuration/control values used to control the acceleration engine 22 . In one embodiment, the global registers 70 may be memory-mapped. The bus interface circuit 42 may transmit transactions received on the bus to the global control circuit 34 for decoding, to determine if the transactions read or write the global registers 70 . Alternatively, I/O transactions or configuration transactions (e.g. PCI configuration transactions) may be used to read/write the global registers 70 .
[0071] Various configuration registers may be included in the global registers 70 . For example, one or more device configuration registers 70 A may be programmed with configuration information. The configuration information may control the operation of one or more circuits in the acceleration engine 22 . For example, bus interface configuration information may be provided in the device configuration registers 70 A. The global control circuit 34 may provide an interface to the bus interface circuit 42 to supply control signals based on the bus interface configuration information. Alternatively, the configuration registers 70 A which store bus interface configuration information may be located in the bus interface circuit 42 . Similarly, an accelerator 30 A- 30 D may be programmably configurable. For example, a code translator may be allocated a block of memory to cache translated code sequences. The base address of the block, as well as the size of cache entries, may be programmed. Additionally, the maximum size of a translated code sequence may be configurable and be placed in a configuration register. Additionally, in one embodiment, the programming interface may be configurable to assign service ports to processes (described in more detail below). A configuration register 70 A may store which service ports are allocated, so that a request for service port allocation allocates a currently unused service port.
[0072] The global registers 70 may also include one or more enable registers 70 B which store device/accelerator enables. For example, an overall device enable may be included which enables operation of the accelerator engine 22 . Additionally, per-accelerator enables may be included to allow enabling/disabling of individual accelerators 30 A- 30 D. Alternatively, only the device enable or only the per-accelerator enables may be included. The global control circuit 34 may supply an enable control signal to the accelerators 30 A- 30 D (e.g. Enable#0:n#1# in FIG. 6 ) based on the values in the enable registers 70 B. If only a device enable is provided, the enable signal may be a shared signal supplied to all the accelerators 30 A- 30 D. If individual accelerator enables are provided, the enable signals may be generated on a per-accelerator basis as illustrated in FIG. 6 . 」
(当審による仮訳(一部):…(前略)…図6に図示されるように、グローバルコントロール回路34はグローバルレジスタ70のセットを含む。グローバルコントロール回路34はバスインタフェース回路42へのアドレス/データ/タイプのインターフェースに結合されており、様々なコントロール信号やインタフェースを介してアクセラレータ30A乃至30Dに結合されている。…(中略)…グローバルレジスタ70はCPU12において実行される命令を用いてプログラムされうるものである。そのプログラムの際には、アクセラレーションエンジン22を制御するための用いられる様々なコンフィギュレーション/コントロール値を伴う。ある実施形態では、グローバルレジスタ70はメモリマップドである。…(中略)…様々なコンフィギュレーションレジスタがグローバルレジスタ70に含まれうる。例えば、デバイスコンフィギュレーションレジスタ70Aの1つまたはそれ以上が、コンフィギュレーション情報によってプログラムされうる。コンフィギュレーション情報はアクセラレーションエンジン22の1つまたはそれ以上の回路のオペレーションを制御しうる。…(中略)…アクセラレータ30A乃至30Dはプログラム可能に制御されうる。…(中略)…グローバルレジスタ70は、デバイス/アクセラレータイネーブルを保持するイネーブルレジスタ70Bの1つまたはそれ以上をも含みうる。…(中略)…アクセラレータ毎のイネーブルが含まれうる。そのイネーブルにより、個々のアクセラレータ30A乃至30Dをイネーブル化/ディゼーブル化することができる。…(中略)…グローバルコントロール回路34はアクセラレータ30A乃至30Dにイネーブルコントロール信号(例えば、図6におけるEnable[0:n-1])を供給しうる。このイネーブルコントロール信号は、イネーブルレジスタ70Bの値に基づくものである。…(中略)…もし個々のアクセラレータ毎にイネーブルが与えられるならば、図6に図示されるように、イネーブル信号はアクセラレータ毎に生成されうる。)

3の4.引用例2に記載されている発明の認定
上記(2の1)に「グローバルレジスタ70はCPU12において実行される命令を用いてプログラムされうるものである。」、「グローバルレジスタ70はメモリマップドである。」、「様々なコンフィギュレーションレジスタがグローバルレジスタ70に含まれうる。例えば、デバイスコンフィギュレーションレジスタ70Aの1つまたはそれ以上が、コンフィギュレーション情報によってプログラムされうる。」、「グローバルレジスタ70は、デバイス/アクセラレータイネーブルを保持するイネーブルレジスタ70Bの1つまたはそれ以上をも含みうる。」と記載されていることから明らかなように、引用例2においては、CPU12によりアクセス可能なイネーブルレジスタ70Bとデバイスコンフィギュレーションレジスタ70Aが備えられている。

上記(2の1)に「グローバルレジスタ70は、デバイス/アクセラレータイネーブルを保持するイネーブルレジスタ70Bの1つまたはそれ以上をも含みうる。…(中略)…アクセラレータ毎のイネーブルが含まれうる。そのイネーブルにより、個々のアクセラレータ30A乃至30Dをイネーブル化/ディゼーブル化することができる。」と記載されていることから明らかなように、引用例2においては、イネーブルレジスタ70Bは個々のアクセラレータ30A乃至30Dをイネーブル化するか否かを定めるためのものである。

上記(2の1)に「デバイスコンフィギュレーションレジスタ70Aの1つまたはそれ以上が、コンフィギュレーション情報によってプログラムされうる。コンフィギュレーション情報はアクセラレーションエンジン22の1つまたはそれ以上の回路のオペレーションを制御しうる。…(中略)…アクセラレータ30A乃至30Dはプログラム可能に制御されうる。」と記載されていることから明らかなように、引用例2においては、デバイスコンフィギュレーションレジスタ70Aはアクセラレータ30A乃至30Dをプログラム可能に制御するためのものである。

上記引用例2の記載事項及び図面を総合勘案すると、引用例2には、次の発明(以下、「引用例2に記載されている発明」という。)が記載されていると認められる。

「CPU12と複数のアクセラレータ30A乃至30Dを備えたシステムにおいて、CPU12によりアクセス可能なイネーブルレジスタ70Bとデバイスコンフィギュレーションレジスタ70Aを備え、イネーブルレジスタ70Bは個々のアクセラレータ30A乃至30Dをイネーブル化するか否かを定めるためのものであり、デバイスコンフィギュレーションレジスタ70Aはアクセラレータ30A乃至30Dをプログラム可能に制御するためのものである、システム。」

3の5.引用例5に記載されている技術的事項
当審が拒絶理由通知において引用した英国特許出願公開第2386442号明細書(2003年9月17日出願公開。平成23年8月18日付け最初の拒絶理由通知における表記にあわせるため、以下、「引用例5」という。)には、図面とともに以下の技術的事項が記載されている。

(5の1)
「The DSPs are associated with a number of reconfigurabule logic blocks(RLBs). These reconfigurable logic blocks(11a,11b,11c) may be hardware accelarators …(中略)…In Figure 1, the DSPs are illustrated as being connected to the RLBs via a connection matrix or bus 13.…(中略)…The RLBs are preferably fully shared and hence available for use by all the DSPs in the multi-processor environment. When performing a given function, the DSPs may require the use of one or more of the RLBs in order to accelerate the operation.…(中略)…each RLB may be marked so as to indicate its current configuration as well as with an indication of the status of the block such as whether it is free or busy. These indications may be provided, for example, by various storage means, such as via flags associated with the blocks…(中略)…as one processor requires a RLB for processing, it takes ownership of a particular module until the task is completed, marking the free/busy flag as "busy". When it has finished the block is marked as free. The current configuration marker is preferably one or two bit that reference predefined operations. A controller utilises these markers in order to provide a systematic allocation of free RLBs. In operation, the controller would be notified that a DSP wants a particular function. The controller would then check all free blocks to determine if that function is already configured in a free block. If so, then the DSP is allocated the pre-configured block.」
(明細書第4頁7行目?第6頁第8行目。
当審による仮訳:複数のDSPには複数の再構成可能論理ブロック(RLB)が伴う。これらの再構成可能論理ブロック(RLB)はハードウェアアクセラレータであってよい…(中略)…図1では、複数のDSPが複数のRLBとコネクションマトリクスまたはバス13を介して接続されている様子が図示されている。…(中略)…好ましくは、複数のRLBは(複数のDSPに)完全に共有されている。それゆえ、マルチプロセッサ環境下で、複数のRLBは全てのDSPにとって利用可能となっている。ある与えられたオペレーションを実行する時に、複数のDSPは、オペレーションの実行を加速するため、1つまたは複数のRLBの利用を要求しうる。…(中略)…RLBがフリーかビジーかを示すようなブロック(RLB)の状態を示すとともに、RLBの現在の構成を示すために、それぞれのRLBは、マークされ(何らかの印が付けられ)うる。例えば、これらの表示はブロック(RLB)に対応するフラグなどの記憶手段により与えられうる。…(中略)…あるプロセッサ(DSP)が処理のためにひとつのRLBを要求するとき、タスクが完了するまで、プロセッサ(DSP)は特定のモジュール(RLB)の所有権を取る。その際に、フリー/ビジーフラグは”ビジー”とマークされる。それ(タスク)が完了するとき、ブロック(RLB)はフリーであるとマークされる。好ましくは、現在の構成に関するマーカーは、事前に定義されたオペレーションを参照するための1または2のビットである。ひとつのコントローラは、フリーな複数のRLBをシステマティックに割り当てるために、これらのマーカーを利用する。オペレーション中に、コントローラは、1つのDSPがあるファンクションを要求していることを通知されるだろう。コントローラは、それから、全てのフリーのブロック(RLB)をチェックして、そのファンクションが1つのフリーのブロック(RLB)内で既に構成されているか否かを判定する。もしそう(そのファンクションが1つのフリーのブロック(RLB)内で既に構成されている)ならば、DSPに事前構成されたブロック(RLB)を割り当てる。)

3の6.引用発明乙の認定
上記(5の1)に「複数のDSPには複数の再構成可能論理ブロック(RLB)が伴う。これらの再構成可能論理ブロック(RLB)はハードウェアアクセラレータであってよい」と記載されていることから明らかなように、引用例5は、複数のDSPと複数のハードウェアアクセラレータである再構成可能論理ブロック(RLB)を備えたシステムに関するものである。

上記(5の1)に「ある与えられたオペレーションを実行する時に、複数のDSPは、オペレーションの実行を加速するため、1つまたは複数のRLBの利用を要求しうる。」、「あるプロセッサ(DSP)が処理のためにひとつのRLBを要求するとき、タスクが完了するまで、プロセッサ(DSP)は特定のモジュール(RLB)の所有権を取る。」、「ひとつのコントローラは、フリーな複数のRLBをシステマティックに割り当てるために、これらのマーカーを利用する。オペレーション中に、コントローラは、1つのDSPがあるファンクションを要求していることを通知されるだろう。コントローラは、それから、全てのフリーのブロック(RLB)をチェックして、そのファンクションが1つのフリーのブロック(RLB)内で既に構成されているか否かを判定する。もしそう(そのファンクションが1つのフリーのブロック(RLB)内で既に構成されている)ならば、DSPに事前構成されたブロック(RLB)を割り当てる。」と記載されていることから明らかなように、引用例5においては、DSPがいずれかのRLBの所有権を所望するときに、いずれかのRLBの所有権を要求するため、DSPがRLBの利用を要求すると、複数のRLBのうちの、いずれかのRLBの所有権を前記DSPに付与するものである。

そして、上記したように、引用例5においては、DSPがいずれかのRLBの所有権を所望するときに、いずれかのRLBの所有権を要求するため、DSPがRLBの利用を要求すると、複数のRLBのうちの、いずれかのRLBの所有権を前記DSPに付与するものであるから、引用例5は、ハードウェアアクセラレータである再構成可能論理ブロック(RLB)のための方法に関するものであることは自明である。

上記引用例5の記載事項及び図面を総合勘案すると、引用例5には、次の発明(以下、「引用発明乙」という。)が記載されていると認められる。

「複数のDSPと複数のハードウェアアクセラレータである再構成可能論理ブロック(RLB)を備えたシステムにおける、ハードウェアアクセラレータである再構成可能論理ブロック(RLB)のための方法であって、
DSPがいずれかのRLBの所有権を所望するときに、いずれかのRLBの所有権を要求するため、DSPがRLBの利用を要求すると、複数のRLBのうちの、いずれかのRLBの所有権を前記DSPに付与するステップを有する方法。」

4.本願発明と引用発明の対比
本願発明と引用発明を比較する。

引用発明の「フローティング演算ユニットFPU20」は本願発明の「ハードウェアアクセラレータ」に相当する。
引用発明の「中央演算処理装置CPU10」は本願発明の「プロセッシング要素」に相当する。

すると、本願発明と引用発明とは、次の点で一致する。

<一致点>
ハードウェアアクセラレータのための方法であって、
プロセッシング要素がハードウェアアクセラレータの所有権を所望するステップと、
ハードウェアアクセラレータの所有権を要求するステップと、
ハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、
から構成されることを特徴とする方法。

一方で、両者は、次の点で相違する。

<相違点1>
本願発明は「データドリブンアーキテクチャにおける」ものであるのに対し、引用発明はそうではない点。

<相違点2>
ハードウェアアクセラレータのための方法であるところのハードウェアアクセラレータに関して、本願発明では「選択可能な」ものであり、プロセッシング要素がハードウェアアクセラレータの所有権を所望することにおけるハードウェアアクセラレータに関して、本願発明では「選択された」ものであり、ハードウェアアクセラレータの所有権を要求することにおけるハードウェアアクセラレータに関して、本願発明では「選択された」ものを「特定」するものであり、ハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与することにおけるハードウェアアクセラレータに関して、本願発明では「選択された」ものであるのに対し、引用発明では、中央演算処理装置CPU10に所有権が付与される対象であるフローティング演算ユニットFPU20は「いずれかの」ものであって、そのフローティング演算ユニットFPU20は中央演算処理装置CPU10が選択したものではない点。

<相違点3>
本願発明は「メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出する」ものであり、「プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」ものであるのに対し、引用発明は中央演算処理装置CPU10が何らかのレジスタを更新したことを検出したことに応答して、フローティング演算ユニットFPU20をイネーブル化するものではない点。

5.本願発明と引用発明との相違点に対する判断
上記相違点1乃至3について検討する。

5の1.相違点1について
コンピュータアーキテクチャとして、ノイマン型も、非ノイマン型であるデータフロー型(本願でいうところのデータドリブン)もいずれもよく知られたものであり、引用発明を非ノイマン型であるデータフロー型(本願でいうところのデータドリブン)に設計変更することに特段の困難性はない。
よって、上記相違点1は格別のものではない。

5の2.相違点2及び3について
既に認定したように、引用例2には次のとおりの発明(引用例2に記載された発明)が記載されている。

「CPU12と複数のアクセラレータ30A乃至30Dを備えたシステムにおいて、CPU12によりアクセス可能なイネーブルレジスタ70Bとデバイスコンフィギュレーションレジスタ70Aを備え、イネーブルレジスタ70Bは個々のアクセラレータ30A乃至30Dをイネーブル化するか否かを定めるためのものであり、デバイスコンフィギュレーションレジスタ70Aはアクセラレータ30A乃至30Dをプログラム可能に制御するためのものである、システム。」

引用例2に記載された発明では、イネーブルレジスタ70Bは個々のアクセラレータ30A乃至30Dをイネーブル化するか否かを定めるためのものであり、CPU12はこのイネーブルレジスタ70Bをアクセス可能であるから、CPU12は個々のアクセラレータ30A乃至30Dを選択することができるものであることは自明である。
また、引用例2に記載された発明では、個々のアクセラレータ30A乃至30Dをイネーブル化するか否かを定めるためのイネーブルレジスタ70Bや、アクセラレータ30A乃至30Dをプログラム可能に制御するためのデバイスコンフィギュレーションレジスタ70Aが備えられ、これらのイネーブルレジスタ70Bとデバイスコンフィギュレーションレジスタ70AはCPU11によりアクセス可能であるから、CPU12によりアクセス可能なイネーブルレジスタ70Bとデバイスコンフィギュレーションレジスタ70Aへの更新を検出するものであることは自明であり、また、CPU12により書き込まれた情報がイネーブルレジスタ70Bとデバイスコンフィギュレーションレジスタ70Aにおいて検出されることに応答して、アクセラレータ30A乃至30Dから選択されたアクセラレータをイネーブル化することも自明である。

引用発明と引用例2に記載された発明はともに、複数のハードウェアアクセラレータの取り扱いに関するものであるから、引用発明に引用例2に記載された発明を適用して、引用発明において、フローティング演算ユニットFPU20を「選択可能な」ものとし、中央演算処理装置CPU10がフローティング演算ユニットFPU20の所有権を所望することにおけるフローティング演算ユニットFPU20を「選択された」ものとし、フローティング演算ユニットFPU20の所有権を要求することにおけるフローティング演算ユニットFPU20を「選択された」ものを「特定」するものとし、フローティング演算ユニットFPU20に対する所有権を中央演算処理装置CPU10に付与することにおけるフローティング演算ユニットFPU20を「選択された」ものとするとともに、引用発明において、情報処理装置をメディア信号プロセッサとしつつ、情報処理装置の複数の中央処理装置CPU10によりアクセス可能なレジスタファイルへの更新を検出するものとし、中央処理装置CPU10により書き込まれた1以上のアドレスビットと制御コマンドとがレジスタファイル内のレジスタ内に検出されることに応答して、複数のフローティング演算ユニットFPU20から選択されたフローティング演算ユニットFPU20をイネーブル化するように設計変更することに、特段の困難性はない。
よって、上記相違点2及び3は格別のものではない。

5の3.本願発明と引用発明との相違点に対する判断の小括
また、本願発明が有する作用効果は、引用発明及び引用例2に記載された発明から当業者が予測できた範囲内のものである。

よって、本願発明は、引用発明及び引用例2に記載された発明に基いて、当業者が容易に発明をすることができたものである。
なお、直近補正後の請求項5及び9に係る発明についても同様である。
(なお、直近補正後の請求項5には「データドリブンアーキテクチャ」に関する記載がないので、上記で示した相違点1は直近補正後の請求項5に係る発明については引用発明との相違点とはならない。
また、直近補正後の請求項5及び9には、直近補正後の請求項1にはない「前記選択されたハードウェアアクセラレータが前記検出された制御コマンドに従うメディア処理機能を実行する」という記載があるが、引用例2に記載された発明におけるデバイスコンフィギュレーションレジスタ70Aを考慮すれば、直近補正後の請求項5及び9に係る発明は、依然として、当業者が容易に発明をすることができたものである。)

6.本願発明と引用発明乙の対比
本願発明と引用発明乙を比較する。

引用発明乙の「ハードウェアアクセラレータである再構成可能論理ブロック(RLB)」は、本願発明の「ハードウェアアクセラレータ」に相当する。
引用発明乙の「DSP」は、本願発明の「プロセッシング要素」に相当する。

すると、本願発明と引用発明乙とは、次の点で一致する。

<一致点>
ハードウェアアクセラレータのための方法であって、
プロセッシング要素がハードウェアアクセラレータの所有権を所望するステップと、
ハードウェアアクセラレータの所有権を要求するステップと、
ハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与するステップと、
から構成されることを特徴とする方法。

一方で、両者は、次の点で相違する。

<相違点A>
本願発明は「データドリブンアーキテクチャにおける」ものであるのに対し、引用発明乙はそうではない点。

<相違点B>
ハードウェアアクセラレータのための方法であるところのハードウェアアクセラレータに関して、本願発明では「選択可能な」ものであり、プロセッシング要素がハードウェアアクセラレータの所有権を所望することにおけるハードウェアアクセラレータに関して、本願発明では「選択された」ものであり、ハードウェアアクセラレータの所有権を要求することにおけるハードウェアアクセラレータに関して、本願発明では「選択された」ものを「特定」するものであり、ハードウェアアクセラレータに対する所有権を前記プロセッシング要素に付与することにおけるハードウェアアクセラレータに関して、本願発明では「選択された」ものであるのに対し、引用発明乙では、DSPに所有権が付与される対象であるハードウェアアクセラレータである再構成可能論理ブロック(RLB)は「いずれかの」ものであって、そのハードウェアアクセラレータである再構成可能論理ブロック(RLB)はDSPが選択したものではない点。

<相違点C>
本願発明は「メディア信号プロセッサの複数のプロセッシング要素によりアクセス可能なレジスタファイルへの更新を検出する」ものであり、「プロセッシング要素により書き込まれた1以上のアドレスビットと制御コマンドとが前記レジスタファイル内のレジスタ内に検出されることに応答して、前記複数のハードウェアアクセラレータから選択されたハードウェアアクセラレータをイネーブル化する」ものであるのに対し、引用発明乙はDSPが何らかのレジスタを更新したことを検出したことに応答して、ハードウェアアクセラレータである再構成可能論理ブロック(RLB)をイネーブル化するものではない点。

7.本願発明と引用発明乙との相違点に対する判断
上記相違点A乃至Cについて検討する。

7の1.相違点Aについて
コンピュータアーキテクチャとして、ノイマン型も、非ノイマン型であるデータフロー型(本願でいうところのデータドリブン)もいずれもよく知られたものであり、引用発明を非ノイマン型であるデータフロー型(本願でいうところのデータドリブン)に設計変更することに特段の困難性はない。
よって、上記相違点Aは格別のものではない。

7の2.相違点B及びCについて
既に認定したように、引用例2には次のとおりの発明(引用例2に記載された発明)が記載されている。

「CPU12と複数のアクセラレータ30A乃至30Dを備えたシステムにおいて、CPU12によりアクセス可能なイネーブルレジスタ70Bとデバイスコンフィギュレーションレジスタ70Aを備え、イネーブルレジスタ70Bは個々のアクセラレータ30A乃至30Dをイネーブル化するか否かを定めるためのものであり、デバイスコンフィギュレーションレジスタ70Aはアクセラレータ30A乃至30Dをプログラム可能に制御するためのものである、システム。」

引用例2に記載された発明では、イネーブルレジスタ70Bは個々のアクセラレータ30A乃至30Dをイネーブル化するか否かを定めるためのものであり、CPU12はこのイネーブルレジスタ70Bをアクセス可能であるから、CPU12は個々のアクセラレータ30A乃至30Dを選択することができるものであることは自明である。
また、引用例2に記載された発明では、個々のアクセラレータ30A乃至30Dをイネーブル化するか否かを定めるためのイネーブルレジスタ70Bや、アクセラレータ30A乃至30Dをプログラム可能に制御するためのデバイスコンフィギュレーションレジスタ70Aが備えられ、これらのイネーブルレジスタ70Bとデバイスコンフィギュレーションレジスタ70AはCPU11によりアクセス可能であるから、CPU12によりアクセス可能なイネーブルレジスタ70Bとデバイスコンフィギュレーションレジスタ70Aへの更新を検出するものであることは自明であり、また、CPU12により書き込まれた情報がイネーブルレジスタ70Bとデバイスコンフィギュレーションレジスタ70Aにおいて検出されることに応答して、アクセラレータ30A乃至30Dから選択されたアクセラレータをイネーブル化することも自明である。

引用発明乙と引用例2に記載された発明はともに、複数のハードウェアアクセラレータの取り扱いに関するものであるから、引用発明乙に引用例2に記載された発明を適用して、引用発明乙において、ハードウェアアクセラレータである再構成可能論理ブロック(RLB)を「選択可能な」ものとし、DSPがハードウェアアクセラレータである再構成可能論理ブロック(RLB)の所有権を所望することにおけるハードウェアアクセラレータである再構成可能論理ブロック(RLB)を「選択された」ものとし、ハードウェアアクセラレータである再構成可能論理ブロック(RLB)の所有権を要求することにおけるハードウェアアクセラレータである再構成可能論理ブロック(RLB)を「選択された」ものを「特定」するものとし、ハードウェアアクセラレータである再構成可能論理ブロック(RLB)に対する所有権をDSPに付与することにおけるハードウェアアクセラレータである再構成可能論理ブロック(RLB)を「選択された」ものとするとともに、引用発明乙において、システムをメディア信号プロセッサとしつつ、システムの複数のDSPによりアクセス可能なレジスタファイルへの更新を検出するものとし、DSPにより書き込まれた1以上のアドレスビットと制御コマンドとがレジスタファイル内のレジスタ内に検出されることに応答して、複数のハードウェアアクセラレータである再構成可能論理ブロック(RLB)から選択されたハードウェアアクセラレータである再構成可能論理ブロック(RLB)をイネーブル化するように設計変更することに、特段の困難性はない。
よって、上記相違点B及びCは格別のものではない。

7の3.本願発明と引用発明乙との相違点に対する判断の小括
また、本願発明が有する作用効果は、引用発明乙及び引用例2に記載された発明から当業者が予測できた範囲内のものである。

よって、本願発明は、引用発明乙及び引用例2に記載された発明に基いて、当業者が容易に発明をすることができたものである。
なお、直近補正後の請求項5及び9に係る発明についても同様である。
(なお、直近補正後の請求項5には「データドリブンアーキテクチャ」に関する記載がないので、上記で示した相違点Aは直近補正後の請求項5に係る発明については引用発明乙との相違点とはならない。
また、直近補正後の請求項5及び9には、直近補正後の請求項1にはない「前記選択されたハードウェアアクセラレータが前記検出された制御コマンドに従うメディア処理機能を実行する」という記載があるが、引用例2に記載された発明におけるデバイスコンフィギュレーションレジスタ70Aを考慮すれば、直近補正後の請求項5及び9に係る発明は、依然として、当業者が容易に発明をすることができたものである。)

第9.むすび
したがって、請求項に係る発明が明細書の発明の詳細な説明に記載したものではないから、本願は特許法第36条第6項第1号に規定する要件を満たしていない。
また、請求項に係る発明が明確ではないから、本願は特許法第36条第6項第2号に規定する要件を満たしていない。
さらに、明細書の発明の詳細な説明は、請求項に係る発明について、当業者がその実施をすることができる程度に明確かつ十分に記載したものではないから、本願は特許法第36条第4項第1号に規定する要件を満たしていない。
加えて、本願の請求項1、5及び9に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、特許法第29条第2項の規定により特許を受けることができない。

よって、結論のとおり審決する。
 
審理終結日 2012-03-13 
結審通知日 2012-03-21 
審決日 2012-04-03 
出願番号 特願2006-515357(P2006-515357)
審決分類 P 1 8・ 55- WZ (G06F)
P 1 8・ 537- WZ (G06F)
P 1 8・ 121- WZ (G06F)
P 1 8・ 536- WZ (G06F)
最終処分 不成立  
前審関与審査官 塚田 肇久保 正典  
特許庁審判長 山崎 達也
特許庁審判官 田中 秀人
清木 泰
発明の名称 データドリブンアーキテクチャにおける選択可能なハードウェアアクセラレータのための装置及び方法  
代理人 伊東 忠重  
代理人 伊東 忠彦  
代理人 大貫 進介  

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