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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
管理番号 1261847
審判番号 不服2010-22627  
総通号数 154 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-10-26 
種別 拒絶査定不服の審決 
審判請求日 2010-10-07 
確定日 2012-08-15 
事件の表示 特願2007-524789「フラッシュメモリユニット、およびフラッシュメモリ素子のプログラミング方法」拒絶査定不服審判事件〔平成18年3月2日国際公開、WO2006/022908、平成20年3月21日国内公表、特表2008-508662〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成17年4月29日(パリ条約に基づく優先権主張 外国庁受理 2004年8月2日、アメリカ合衆国)を国際出願日とする特許出願であって、平成21年9月7日付けの拒絶理由通知に対して同年12月7日に意見書及び補正書が提出されたが、平成22年6月4日付けで拒絶査定がなされた。
それに対して、同年10月7日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成23年2月17日付けで審尋がなされ、同年6月21日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成22年10月7日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成22年10月7日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?10を補正して、補正後の特許請求の範囲の請求項1?8とするものであり、補正前の請求項1及び6、並びに補正後の請求項1は各々次のとおりである。
(補正前)
「【請求項1】
メモリユニット(2)からフラッシュメモリ素子(28)をプログラミングする方法であって、
前記メモリ素子の制御ゲート(32)にプログラミングゲート電圧を印加することと、
前記メモリ素子のドレイン(42)にプログラミングドレイン電圧を印加することと、
前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース(38)にソースバイアス電位を結合することと、
前記プログラミングゲート電圧および前記プログラミングドレイン電圧の印加により、チャネルホットエレクトロン注入(CHE)の電子を蓄積するように浮遊ゲート(26)をプログラミングすることとを含み、
前記メモリ素子の前記ソースは、前記ソースバイアス電位の印加により、前記メモリ素子のチャネルホットエレクトロン注入(CHE)プログラミングのためのキャリアを提供する、方法。」
「【請求項6】
前記パストランジスタは、ソース-電圧-ソース抵抗器(46)を前記メモリ素子の前記ソースに結合する、請求項1から5のいずれかに記載の方法。」

(補正後)
「【請求項1】
メモリユニット(2)からフラッシュメモリ素子(28)をプログラミングする方法であって、
前記メモリ素子の制御ゲート(32)にプログラミングゲート電圧を印加することと、
前記メモリ素子のドレイン(42)にプログラミングドレイン電圧を印加することと、
前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース(38)にソースバイアス電位を結合することと、
前記プログラミングゲート電圧および前記プログラミングドレイン電圧の印加により、チャネルホットエレクトロン注入(CHE)の電子を蓄積するように浮遊ゲート(26)をプログラミングすることとを含み、
前記メモリ素子の前記ソースは、前記ソースバイアス電位の印加により、前記メモリ素子のチャネルホットエレクトロン注入(CHE)プログラミングのためのキャリアを提供し、
前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース-電圧-ソース抵抗器(46)を前記メモリ素子の前記ソースに結合する、方法。」

2.本件補正による補正事項
本件補正による補正事項を整理すると次のとおりである。
(1)補正事項1
補正前の請求項1及び9を削除するとともに、補正前の請求項1を引用する請求項6を独立請求項として補正後の請求項1とし、補正前の請求項9を引用する請求項10を独立請求項として補正後の請求項8とすること。さらに、それらに伴って、請求項の番号及び引用する請求項の番号に修正を加えること。

(2)補正前の請求項1を引用する請求項6を独立請求項形式として補正後の請求項1とするに際して、補正前の請求項6の「前記パストランジスタは、ソース-電圧-ソース抵抗器(46)を前記メモリ素子の前記ソースに結合する」を、「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース-電圧-ソース抵抗器(46)を前記メモリ素子の前記ソースに結合する」と補正すること。

3.新規事項の追加の有無、及び補正の目的の適否についての検討
(1)補正事項1について
補正事項1は、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第1号に掲げる請求項の削除を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項1が特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすことは明らかである。

(2)補正事項2について
補正事項2により補正された部分は、本願の願書に最初に添付した明細書の0026段落等に記載されているものと認められるから、補正事項2は、本願の願書に最初に添付した明細書、特許請求の範囲及び図面のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項2は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。
また、補正事項2は、補正前の請求項6に係る発明の発明特定事項である「パストランジスタ」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項2は、特許法第17条の2第4項に規定する要件を満たす。

(3)新規事項の追加の有無、及び補正の目的の適否についてのまとめ
以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において更に検討する。

4.独立特許要件についての検討
(1)補正後の発明
本件補正による補正後の請求項1?8に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?8に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.に補正後の請求項1として記載したとおりのものであり、再掲すると次のとおりである。
「【請求項1】
メモリユニット(2)からフラッシュメモリ素子(28)をプログラミングする方法であって、
前記メモリ素子の制御ゲート(32)にプログラミングゲート電圧を印加することと、
前記メモリ素子のドレイン(42)にプログラミングドレイン電圧を印加することと、
前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース(38)にソースバイアス電位を結合することと、
前記プログラミングゲート電圧および前記プログラミングドレイン電圧の印加により、チャネルホットエレクトロン注入(CHE)の電子を蓄積するように浮遊ゲート(26)をプログラミングすることとを含み、
前記メモリ素子の前記ソースは、前記ソースバイアス電位の印加により、前記メモリ素子のチャネルホットエレクトロン注入(CHE)プログラミングのためのキャリアを提供し、
前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース-電圧-ソース抵抗器(46)を前記メモリ素子の前記ソースに結合する、方法。」

(2)引用刊行物に記載された発明
(2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2003-123493号公報(以下「引用例」という。)には、図1及び2と共に、次の記載がある(ここにおいて、下線は当合議体が付加したものである。)。
a.「【0001】
【発明の属する技術分野】本発明は,半導体不揮発性メモリに関し,特に,ソース電位を制御してプログラム動作を最適化した不揮発性メモリに関する。」

b.「【0002】
【従来の技術】半導体不揮発性メモリの一つに,フローティングゲートを有するセルトランジスタを利用したフラッシュメモリがある。フラッシュメモリは,電源オフ状態でデータを保持することができると共に,大容量,高速読み出しが可能であることから,携帯電話や携帯情報端末などで広く採用されている。
【0003】図1は,フラッシュメモリの一般的な構成を示す構成図である。図1には,ワード線WL1,2,3とビット線BLとの交差位置に,フローティングゲートFGを有するトランジスタからなるメモリセルMC1,2,3が配置される。各セルトランジスタは,P型基板表面にN型のソース領域S,ドレイン領域Dが形成され,それら領域の間のチャネル領域上に,絶縁膜を介してフローティングゲートFG,コントロールゲートCGが形成される。コントロールゲートCGはワード線WL1,2,3に接続され,ドレイン領域Dはビット線BLに接続され,ソース領域Sはソース線SLに接続される。
【0004】セルトランジスタは,フローティングゲートFGにチャージ(例えば電子)が注入されないデータ「1」の状態と,チャージが注入されたデータ「0」の状態とを保持し,データ「1」では閾値電圧が低く,データ「0」では閾値電圧が高くなる。従って,ワード線WLに両閾値電圧の中間レベルを印加し,ソース線SLをグランド電位にすることにより,2つの状態でのドレイン電流の違いから,記憶データが読み出される。また,多値メモリセルの場合は,フローティングゲートのチャージ量が3つ以上の状態を持ち,それらの状態がドレイン電流を介して検出される。
【0005】プログラム動作では,フローティングゲートにチャージが注入されていないデータ「1」(消去状態)のセルトランジスタに対して,ビット線BLを例えば6Vと高い電位にし,ワード線WLを例えば10Vと高い電位にし,ソース線SLをグランドなどの低い電位にする。それにより,ソース・ドレイン間に高い電圧を印加してホットエレクトロンを生成し,そのホットエレクトロンをフローティングゲートに注入する。その場合,非選択ワード線WLには,グランド電位が印加され,プログラム対象でないセルトランジスタがオン状態にならないようにしている。
【0006】消去動作では,ワード線WLをグランド電位または負電位に,ソース線SLを高い電位に,ビット線をフローティング状態にして,フローティングゲート内のチャージをソース領域側に引き抜く。」

c.「【0007】図2は,従来のソース線電圧発生回路とセルアレイを示す回路図である。セルアレイを有するセクタSCTは,図1と同様に,ワード線WL1,2,3とビット線BLとの交差位置に,セルトランジスタMC1,2,3が配置される。各セルトランジスタのコントロールゲートはワード線WL1,2,3に,ドレイン端子はビット線BLにそれぞれ接続され,更に,セクタSCT内のセルトランジスタのソース端子は,共通のソース線SLに接続される。
【0008】ビット線BLには,プログラム動作時に前述の高い電圧を生成するプログラム電圧発生回路10が接続されている。また,ソース線SLには,ソース線電圧発生回路12が接続される。
【0009】プログラム時において,プログラム対象の選択セルトランジスタ(図中例えばMC3)が接続されたビット線BLに6V程度の高い電位を,同ワード線WL3に10V程度の高い電位を印加する。また,非選択のワード線WL1,2に0Vを印加し,非選択セルトランジスタ(図中MC1,MC2)が導通しないようにしている。
【0010】しかしながら,非選択セルトランジスタMC1,MC2のワード線WL1,2が0Vに制御されても,ビット線BLに高い電位が印加され,それに接続されたドレイン領域Dとのカップリング作用により,そのフローティングゲートFGの電位が上昇し,非選択セルトランジスタMC1,MC2がオンする場合がある。それに伴い,ビット線BLに非選択セルトランジスタからのリーク電流が発生し,ビット線BLの寄生抵抗RBLによる電圧降下で選択セルトランジスタのドレイン電位が低下し,ソース・ドレイン電圧が不十分になり,プログラム動作に不具合が生じる。
【0011】このようなプログラム動作の不具合を防止するために,従来例では,プログラム時のソース線電圧をグランド電位より若干高い電位に制御している。即ち,図2のソース線電圧発生回路12は,プログラム動作時にLレベルに制御されるプログラム制御信号/PGMにより,プログラム時は,ソース線SLの電位をグランド電位Vssより若干高くし,プログラム動作ではない時にグランド電位Vssに制御する。プログラム時は,トランジスタQ1はオフ,トランジスタQ2は,インバータ14を介してプログラム制御信号/PGMが印加されてオンになり,抵抗Rpにより,ソース線SLの電位ARVssは,グランド電位Vssより若干高い電位に制御される。プログラム時以外では,トランジスタQ1がオンとなり,ソース線電位ARVssは,グランド電位Vssに制御される。
【0012】プログラム時において,ソース線SLの電位ARVssをグランド電位Vssより高くすることで,非選択セルトランジスタのソース電位を高くし,バックバイアス効果により,実質的にセルトランジスタの閾値電圧を高くし,非選択セルトランジスタのリーク電流の発生を抑制している。」

(2-2)ここにおいて、0007段落?0012段落には、従来の技術として、「選択セルトランジスタMC3」に対する一連の「プログラム動作」が記載されているが、0002段落の「【従来の技術】半導体不揮発性メモリの一つに,フローティングゲートを有するセルトランジスタを利用したフラッシュメモリがある。」という記載等から、上記「選択セルトランジスタMC3」が、「フラッシュメモリ」における「選択セルトランジスタMC3」であることは明らかである。
そして、「プログラム動作」によりプログラムがなされていることは自明であるから、引用例の0007段落?0012段落には、フラッシュメモリにおける選択セルトランジスタMC3をプログラムする方法が記載されているものと認められる。

(2-3)0007段落の「各セルトランジスタのコントロールゲートはワード線WL1,2,3に,ドレイン端子はビット線BLにそれぞれ接続され,更に,セクタSCT内のセルトランジスタのソース端子は,共通のソース線SLに接続される。」という記載、及び0009段落の「プログラム時において,プログラム対象の選択セルトランジスタ(図中例えばMC3)が接続されたビット線BLに6V程度の高い電位を,同ワード線WL3に10V程度の高い電位を印加する。」という記載から、「プログラム時」において、「選択セルトランジスタMC3」のゲートに「10V程度の高い」ゲート電圧を印加し、「選択セルトランジスタ」のドレインに「6V程度の高い」ドレイン電圧を印加していることが明らかである。
また、0007段落の上記記載及び0008段落の「また,ソース線SLには,ソース線電圧発生回路12が接続される。」という記載から、「プログラム時」に、「選択セルトランジスタMC3」のソースに「ソース線電圧発生回路12」が接続されていることが明らかである。
そして、0011段落及び0012段落の記載並びに図2の記載を合わせてみると、「ソース線電圧発生回路12」は、ゲートに「インバータ14」を介して「プログラム制御信号/PGM」が印加される「トランジスタQ2」を用いて、「グランド電位Vss」より若干高い電位を発生するものであることを勘案すると、0007段落?0012段落に記載された方法においては、「プログラム時」に、制御電極であるゲートに「インバータ14」を介して「プログラム制御信号/PGM」が印加される「トランジスタQ2」を用いて、「選択セルトランジスタMC3」のソースに「グランド電位Vss」より若干高い電圧を印加しているものと認められる。
さらに、図2に記載された回路図から、「トランジスタQ2」の主電極の一方が「グランド電位Vss」に接続され、他方が「抵抗Rp」を介して「選択セルトランジスタMC3」のソースに接続される構成となっていることが明らかである。

(2-4)0005段落の「プログラム動作では,フローティングゲートにチャージが注入されていないデータ『1』(消去状態)のセルトランジスタに対して,ビット線BLを例えば6Vと高い電位にし,ワード線WLを例えば10Vと高い電位にし,ソース線SLをグランドなどの低い電位にする。それにより,ソース・ドレイン間に高い電圧を印加してホットエレクトロンを生成し,そのホットエレクトロンをフローティングゲートに注入する。」という記載を勘案すると、0007段落?0012段落に記載された方法においても、「プログラム時」に、「10V程度の高い」ゲート電圧及び「6V程度の高い」ドレイン電圧により、「選択セルトランジスタMC3」の「ソース・ドレイン間に高い電圧を印加してホットエレクトロンを生成し,そのホットエレクトロンをフローティングゲートに注入」してプログラムを行っていることが明らかである。

(2-5)そして、引用例には「電圧」と「電位」とが混在して用いられているので、これを「電圧」に統一して記述することにすると、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。
「フラッシュメモリにおける選択セルトランジスタMC3をプログラムする方法であって、
前記選択セルトランジスタMC3のゲートに10V程度の高いゲート電圧を印加することと、
前記選択セルトランジスタMC3のドレインに6V程度の高いドレイン電圧を印加することと、
制御電極であるゲートにインバータ14を介してプログラム制御信号/PGMが印加されるトランジスタQ2を用いて、前記選択セルトランジスタMC3のソースにグランド電圧Vssより若干高い電圧を印加することと、
前記10V程度の高いゲート電圧及び前記6V程度の高いドレイン電圧により、前記選択セルトランジスタMC3のソース・ドレイン間に高い電圧を印加してホットエレクトロンを生成し、そのホットエレクトロンをフローティングゲートに注入してプログラムを行うこととを含み、
前記トランジスタQ2は、主電極の一方が前記グランド電圧Vssに接続され、他方が抵抗Rpを介して前記選択セルトランジスタMC3のソースに接続されるものである、方法。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「フラッシュメモリ」、「選択セルトランジスタMC3」は、各々補正発明の「メモリユニット(2)」、「フラッシュメモリ素子(28)」に相当する。
そして、引用発明における「選択セルトランジスタMC3」の「プログラム」が「フラッシュメモリ」から行われていることは自明であるから、引用発明の「フラッシュメモリにおける選択セルトランジスタMC3をプログラムする方法」は、補正発明の「メモリユニット(2)からフラッシュメモリ素子(28)をプログラミングする方法」に相当する。

(3-2)引用発明の「前記選択セルトランジスタMC3のゲート」、「10V程度の高いゲート電圧」は、各々補正発明の「前記メモリ素子の制御ゲート(32)」、「プログラミングゲート電圧」に相当する。
したがって、引用発明の「前記選択セルトランジスタMC3のゲートに10V程度の高いゲート電圧を印加すること」は、補正発明の「前記メモリ素子の制御ゲート(32)にプログラミングゲート電圧を印加すること」に相当する。
また、引用発明の「前記選択セルトランジスタMC3のドレイン」、「6V程度の高いドレイン電圧」は、各々補正発明の「前記メモリ素子のドレイン(42)」、「プログラミングドレイン電圧」に相当する。
したがって、引用発明の「前記選択セルトランジスタMC3のドレインに6V程度の高いドレイン電圧を印加すること」は、補正発明の「前記メモリ素子のドレイン(42)にプログラミングドレイン電圧を印加すること」に相当する。

(3-3)引用発明の「トランジスタQ2」は、補正発明の「パストランジスタ」に相当する。
そして、引用発明の「トランジスタQ2」は、「インバータ14を介して」「制御電極であるゲート」に印加される「プログラム制御信号/PGM」により制御されていることが明らかである。
したがって、引用発明の「制御電極であるゲートにインバータ14を介してプログラム制御信号/PGMが印加されるトランジスタQ2」と補正発明の「前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタ」とは、「制御信号で制御されるパストランジスタ」である点で一致する。
そして、引用発明の「グランド電圧Vssより若干高い電圧」は、補正発明の「ソースバイアス電位」に相当するから、引用発明の「制御電極であるゲートにインバータ14を介してプログラム制御信号/PGMが印加されるトランジスタQ2を用いて、前記選択セルトランジスタMC3のソースにグランド電圧Vssより若干高い電圧を印加すること」と補正発明の「前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース(38)にソースバイアス電位を結合すること」とは、「制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース(38)にソースバイアス電位を結合すること」である点で一致する。

(3-4)引用発明の「前記10V程度の高いゲート電圧及び前記6V程度の高いドレイン電圧により、前記選択セルトランジスタMC3のソース・ドレイン間に高い電圧を印加してホットエレクトロンを生成し、そのホットエレクトロンをフローティングゲートに注入してプログラムを行うこと」は、補正発明の「前記プログラミングゲート電圧および前記プログラミングドレイン電圧の印加により、チャネルホットエレクトロン注入(CHE)の電子を蓄積するように浮遊ゲート(26)をプログラミングすること」に相当する。
そして、引用発明と補正発明とは、共に「制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース(38)にソースバイアス電位を結合する」ものであり、「前記プログラミングゲート電圧および前記プログラミングドレイン電圧の印加により、チャネルホットエレクトロン注入(CHE)の電子を蓄積するように浮遊ゲート(26)をプログラミングする」という同一の動作原理でプログラミングが行われるものであるから、引用発明も当然に、補正発明のように「前記メモリ素子の前記ソースは、前記ソースバイアス電位の印加により、前記メモリ素子のチャネルホットエレクトロン注入(CHE)プログラミングのためのキャリアを提供」するものであると認められる。

(3-5)したがって、補正発明と引用発明とは、
「メモリユニット(2)からフラッシュメモリ素子(28)をプログラミングする方法であって、
前記メモリ素子の制御ゲート(32)にプログラミングゲート電圧を印加することと、
前記メモリ素子のドレイン(42)にプログラミングドレイン電圧を印加することと、
制御信号で制御されるパストランジスタを用いて、前記メモリ素子のソース(38)にソースバイアス電位を結合することと、
前記プログラミングゲート電圧および前記プログラミングドレイン電圧の印加により、チャネルホットエレクトロン注入(CHE)の電子を蓄積するように浮遊ゲート(26)をプログラミングすることとを含み、
前記メモリ素子の前記ソースは、前記ソースバイアス電位の印加により、前記メモリ素子のチャネルホットエレクトロン注入(CHE)プログラミングのためのキャリアを提供する、方法。」

である点で一致し、次の点で相違する。
(相違点1)
補正発明は、「パストランジスタ」を制御する「制御信号」が、「前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する」ものであるのに対して、引用発明は、補正発明の「制御信号」に相当するものが「インバータ14」の出力であり、「前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する」ものではない点。

(相違点2)
補正発明は、「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース-電圧-ソース抵抗器(46)を前記メモリ素子の前記ソースに結合する」ものであるのに対して、引用発明は、補正発明の「前記パストランジスタ」に相当する「前記トランジスタQ2」が、「主電極の一方が前記グランド電圧Vssに接続され、他方が抵抗Rpを介して前記選択セルトランジスタMC3のソースに接続される」ものである点。

(4)相違点についての当審の判断
(4-1)相違点2について
(4-1-1)まず、相違点2について検討する。
相違点2を整理すると、相違点2は、「メモリ素子の前記ソース」を、「パストランジスタ」と抵抗との直列回路を通じてグランド電圧に接続するに当たり、補正発明では、「パストランジスタ」の「メモリ素子の前記ソース」側に抵抗器(ソース-電圧-ソース抵抗器(46))を設ける構成となっているのに対して、引用発明では、補正発明の「パストランジスタ」に相当する「トランジスタQ2」のグランド(グランド電圧Vss)側に抵抗器(抵抗Rp)を設ける構成となっているという相違であると認められる。
ここにおいて、補正発明及び引用発明の「パストランジスタ」は、いずれも抵抗器を介して「前記メモリ素子の前記ソース」をグランド電圧に選択的に接続するためのスイッチとして機能するものであり、抵抗器をスイッチである「パストランジスタ」の「前記メモリ素子の前記ソース」側又はグランド側のいずれに設けても電気回路的に等価であることは当業者にとって明らかな事項である。
したがって、抵抗器を、「パストランジスタ」の「メモリ素子の前記ソース」側に設けるか、グランド側に設けるかは、メモリ素子の回路構成や製造プロセス等を勘案して当業者が適宜選択し得る設計的事項といえるものであって、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例1には、チャネルホットエレクトロンによりプログラミングを行う不揮発性半導体メモリにおいて、抵抗器を「パストランジスタ」のグランド側に設けたものが記載されている。

a.周知例1:特開2003-132689号公報
上記周知例1には、図11と共に、次の記載がある。
「【0001】
【発明の属する技術分野】この発明は、不揮発性半導体メモリに関し、特に、フローティングゲートへの電子注入にCHE(Channel Hot Electron)を用いるNOR型フラッシュメモリおよびこのフラッシュメモリを内蔵するシステムLSI(以下、単に、フラッシュメモリと称する)等を含む不揮発性半導体メモリに関する。」
「【0032】実施の形態2.図11は、この発明の実施の形態2によるNOR型フラッシュメモリのアレイ配置を示す構成図である。本実施の形態は、上記実施の形態1において、付加したソース抵抗、即ち抵抗素子1が読み出し動作時(セル電流として約50μA程度流れる)にバックゲート効果が生じ、Vthが変化することを防ぐため、抵抗素子1を使う場合と使わない場合を切り換える構成としたものである。図において、3は第1のスイッチング素子としての例えばトランスファゲート型トランジスタ、4は同じく第2のスイッチング素子としての例えばトランスファゲート型トランジスタであって、トランジスタ3および4のドレインは共通接続されてメモリアレイの共通ソース線CSLに接続される。
【0033】また、トランジスタ3のソースは抵抗素子1を介して接地電位端子2に接続され、このトランジスタ3と抵抗素子1の直列回路にトランジスタ4が並列に設けられ、そのドレインが共通ソース線CSLに接続され、そのソースが接地電位端子2に接続される。ここで、書き込み動作時にチャネル電流を絞りたい場合には、抵抗素子1が付加される側を選択し、読み出し時または書き込みビットが少ない場合などでチャネル電流の抑制を必要としない場合は、抵抗素子1を付加しない側を使うように選択する。即ち、メモリセルの共通ソース線CSLと接地電位端子2の間に抵抗素子1を挿入するときはトランジスタ3をオン、トランジスタ4をオフとし、抵抗素子1を挿入しないときはトランジスタ3をオフ、トランジスタ4をオンとする。」

上記記載から、上記周知例1には、チャネルホットエレクトロンによりプログラミングを行う不揮発性半導体メモリにおいて、抵抗素子1をパストランジスタであるトランジスタ4のグランド側に設けることが記載されているものと認められる。

(4-1-2)したがって、引用発明において、「抵抗Rp」を、補正発明の「パストランジスタ」に相当する「トランジスタQ2」の「グランド電圧Vss」側に換えて、「トランジスタQ2」の「選択セルトランジスタMC3」のソース側に設ける構成とすること、すなわち、補正発明のように、「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース-電圧-ソース抵抗器(46)を前記メモリ素子の前記ソースに結合する」構成とすることは、当業者が適宜なし得たことである。
よって、相違点2は、当業者が適宜なし得た範囲に含まれる程度のものである。

(4-2)相違点1について
(4-2-1)一般に、半導体メモリに限らず半導体集積回路全般において、集積度を向上させることは当業者における不断の課題ともいうべきものであり、また、集積度が向上するにつれて、消費電力が過大とならないように電圧を低くする必要があることは当業者の技術常識であるから、引用発明において、補正発明のように「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース-電圧-ソース抵抗器(46)を前記メモリ素子の前記ソースに結合する」構成とするに当たり、集積度を向上させ、外部電源から供給される電圧を低くすることは、当業者が当然になし得たことである。
ところで、一般に、半導体メモリ等の集積回路において用いられるトランジスタは、その構造や製造プロセス等によって決まる一定の電圧(しきい値電圧)を十分に超える電圧をゲートと主電極との間に印加しなければ良好に導通しない(十分な駆動能力を発揮しない)性質を有していることは当業者の技術常識であるところ、外部電源から供給される電圧が低くなると、ゲートと主電極との間に印加される電圧も低くなり、トランジスタが導通しにくくことから、トランジスタが良好に導通するよう、外部から供給される電圧を昇圧した上でゲートに印加することが当業者において慣用的に行われてきている。
不揮発性半導体メモリにおけるメモリセルのソースラインにバイアス電圧やグランド電圧を印加するためのトランジスタについても当然例外ではなく、例えば、本願の優先権主張の日前に日本国内において頒布された下記周知例2及び3に記載されているように、外部から供給される電圧を昇圧した電圧をゲートに印加することが従来から行われてきている。

a.周知例2:特開2001-195890号公報
上記周知例2には、図10、14及び15と共に次の記載がある。
「【0116】図14は本実施形態による不揮発性半導体メモリ装置の書込み回路の構成を示す。本実施形態の書込み回路と第1から第3の実施形態の書込み回路との違いは、図14に示すように、ソース電圧印加回路660において、共通ソース線14Aに接続される抵抗を含む電圧経路の代わりに、外部電圧供給回路A14が設けられている点にある。外部電圧供給回路A14は、MOSトランジスタTr14およびレベルシフト回路HV14により構成される。MOSトランジスタTr14の開閉は、制御信号Vb(書き込み時、“high”レベル)をレベルシフト回路HV14により例えば8Vにレベル変換された電圧により制御され、MOSトランジスタTr14がオンとなると電源電圧V0が共通ソース線14Aに印加される。レベルシフト回路HV14としては、図8に示す構成のものを用いることができる。なお、書込み回路の他の部分(メモリセルアレイ300、ロウデコーダ320、プログラム電圧印加回路340、および高電圧チャージポンプ380など)は、基本的には図10に示すものと同様であるのでその説明を省略する。」
「【0131】図15は本実施形態による不揮発性半導体メモリ装置の書込み回路の構成を示す。図15に示すように、ソース電圧印加回路760は、電源電圧V0(例えば1.8V)を昇圧させる高電圧チャージポンプ380の出力電圧V1(例えば8V)に対し、レギュレータ回路3を用いてレギュレートし、そのレギュレートされた電圧を共通ソース線14Aに供給する。レギュレータ回路3は図11に示す構成が用いられる。制御信号Vbが“high”レベル(例えば、1.8V)のとき、レギュレータ回路3は、例えばV0のレベルである3Vの安定した電圧を出力する。一方、制御信号Vbが“low”レベル(例えば、0V)のとき、MOSトランジスタTr8がオンとなり、ソース電圧印加回路760は基準電圧Vs(例えば、0V)を共通ソース線14Aに供給する。ソース電圧印加回路760におけるMOSトランジスタTr14およびレベルシフト回路HV14は、第4の実施形態の場合と同様に動作する。なお、書込み回路の他の部分(メモリセルアレイ300、ロウデコーダ320、プログラム電圧印加回路340、および高電圧チャージポンプ380など)は、基本的には図10に示すものと同様である。」

上記記載から、上記周知例2には、不揮発性半導体メモリにおけるメモリセルのソースラインにバイアス電圧であるレギュレータ回路3の電圧を印加するためのトランジスタTr14のゲートに、外部から供給される電圧を昇圧した電圧をレベルシフト回路HV14を介して印加することが記載されているものと認められる。

b.周知例3:特開平8-321188号公報
上記周知例3には、図1?4と共に次の記載がある。
「【0001】
【産業上の利用分野】本発明は、ユーザ側でデータの書き換えが可能となるフラッシュEEPROM(フラッシュメモリ)などの不揮発性半導体記憶装置に関する。」
「【0029】図1?図4は本発明の第1実施例を示すものであって、図1はフラッシュEEPROMの回路構成を示すブロック図、図2はソーススイッチとゲート昇圧回路の具体的構成を示すブロック図、図3はレベルシフト回路の具体的構成を示す回路ブロック図、図4はゲート昇圧回路の他の具体的構成例を示すブロック図である。」
「【0039】上記レベルシフト回路95は、図2に示すように、電源端子にゲート昇圧回路10で昇圧した昇圧電圧が供給されるので、ソース接地信号がLレベルの場合には接地電圧を出力し、ソース接地信号がアクティブなHレベルになると、ゲート昇圧回路10で昇圧した昇圧電圧を出力する。したがって、ソース接地信号がLレベルの場合には、ソース接地トランジスタ92が遮断されるが、ソース接地信号がアクティブになると、ソース接地トランジスタ92が導通してソース線5を接地することになる。
【0040】上記構成のフラッシュEEPROMは、データの書き込み時(プログラム時)と読み出し時に、図示しない制御回路がソース電位選択信号をHレベルにしてソース接地信号をアクティブにすると共に、ゲート昇圧信号をHレベルにしてゲート昇圧回路10の昇圧動作を開始させる。したがって、ソーススイッチ9のソース接地トランジスタ92は、ゲート92aにレベルシフト回路95を介してゲート昇圧回路10が昇圧した5V程度の昇圧電圧が印加されるので、高い電流駆動能力でソース線5を接地することができる。」

上記記載から、上記周知例3には、フラッシュEEPROMにおいて、メモリセルのソースラインにグランド電圧を印加するためのトランジスタのゲートに、外部から供給される電圧を昇圧した電圧をレベルシフト回路を介して印加することが記載されているものと認められる。

(4-2-2)そして、引用発明の構成に換えて、補正発明のように「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース-電圧-ソース抵抗器(46)を前記メモリ素子の前記ソースに結合する」構成とした場合においても、集積度を向上させ、外部から供給される電圧が低くなるにつれて、「パストランジスタ」(「トランジスタQ2」)が導通しにくくなることは当業者にとって明らか(更にいえば、引用発明の構成に換えて、補正発明のように「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース-電圧-ソース抵抗器(46)を前記メモリ素子の前記ソースに結合する」構成とした場合には、「パストランジスタ」(「トランジスタQ2」)の主電極の電位が「ソース-電圧-ソース抵抗器(46)」での電圧降下によりグランド電圧から上昇し、ゲートと主電極との間の電圧が小さくなるため、「パストランジスタ」を十分に導通させることがより難しくなることが、上記(4-2-1)において検討した「一般に、半導体メモリ等の集積回路において用いられるトランジスタは、その構造や製造プロセス等によって決まる一定の電圧(しきい値電圧)を十分に超える電圧をゲートと主電極との間に印加しなければ良好に導通しない(十分な駆動能力を発揮しない)性質を有している」という技術常識から当業者にとって明らか)である。
したがって、引用発明に接した当業者であれば、引用発明において、補正発明のように、「前記パストランジスタは、前記パストランジスタのソースバイアス入力ノードに接続されるソース-電圧-ソース抵抗器(46)を前記メモリ素子の前記ソースに結合する」構成とするとともに、集積度を向上させ、外部電源から供給される電圧を低くするに際して、上記慣用技術を適用して、「パストランジスタ」が十分に導通するように、「パストランジスタ」のゲートに外部から供給される電圧を昇圧した電圧を印加すること、すなわち補正発明のように、「前記メモリユニットにとって外部電源から利用可能な動作電圧よりも高い電圧を有する制御信号で制御されるパストランジスタを用い」るようにすることは容易になし得たことである。
したがって、相違点1は当業者が容易になし得た範囲に含まれる程度のものである。

(4-3)判断についてのまとめ
補正発明と引用発明との相違点については以上のとおりであるから、補正発明は、慣用技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。

(5)独立特許要件についてのまとめ
以上検討したとおり、補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。
したがって、本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上のとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成22年10月7日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?10に係る発明は、平成21年12月7日に提出された手続補正書により補正された明細書、特許請求に範囲及び図面の記載からみて、その特許請求の範囲の請求項1?10に記載されている事項により特定されるとおりのものであり、そのうちの請求項6に係る発明(以下「本願発明」という。)は、請求項6に記載されている事項により特定される、上記第2.1.に補正前の請求項6として記載したとおりのものである。

一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2003-123493号公報(引用例)には、上記第2.4.(2)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。

そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、慣用技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、慣用技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-03-05 
結審通知日 2012-03-06 
審決日 2012-03-30 
出願番号 特願2007-524789(P2007-524789)
審決分類 P 1 8・ 575- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 外山 毅  
特許庁審判長 北島 健次
特許庁審判官 西脇 博志
酒井 英夫
発明の名称 フラッシュメモリユニット、およびフラッシュメモリ素子のプログラミング方法  
代理人 堀井 豊  
代理人 深見 久郎  
代理人 野田 久登  
代理人 酒井 將行  
代理人 森田 俊雄  
代理人 仲村 義平  

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