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審決分類 審判 査定不服 5項独立特許用件 補正却下を取り消さない。原査定の理由により拒絶すべきものである。 G11C
審判 査定不服 2項進歩性 補正却下を取り消さない。原査定の理由により拒絶すべきものである。 G11C
管理番号 1261895
審判番号 不服2011-13013  
総通号数 154 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-10-26 
種別 拒絶査定不服の審決 
審判請求日 2011-06-17 
確定日 2012-08-16 
事件の表示 特願2008-243614「半導体不揮発記憶装置」拒絶査定不服審判事件〔平成22年 4月 8日出願公開、特開2010- 79941〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成20年9月24日の特許出願であって、平成22年8月26日付けの拒絶理由通知に対して同年10月18日に意見書及び手続補正書が提出され、同年11月4日付けの拒絶理由通知(最後)に対して平成23年1月7日に意見書及び手続補正書が提出されたが、同年3月16日付けで補正の却下の決定がなされ、同日付けで拒絶査定がなされ、それに対して、同年6月17日に拒絶査定不服審判が請求された。

第2.原審における補正却下の決定の適否について

【補正の却下の決定の適否の結論】
原審において、平成23年3月16日付けでなされた、平成23年1月7日に提出された手続補正書による補正の却下の決定を維持する。

【理由】
1.補正の内容
平成23年1月7日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?5を、補正後の特許請求の範囲の請求項1?5と補正するとともに、明細書の発明の詳細な説明を補正するものであり、そのうちの補正前後の請求項1は各々次のとおりである。

(補正前)
「【請求項1】
強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘電体メモリセルを有し、該多値強誘電体メモリセルは、トランジスタのゲート電極と半導体基板との間のゲート絶縁膜中に強誘電体を含む強誘電体ゲートトランジスタで構成され、該多値強誘電体メモリセルを複数個直列接続したNANDセルがマトリックス配列され、該NANDセルの一端側のドレインがビット線に接続され、各多値強誘電体メモリセルのゲートがワード線に接続されたメモリアレイで構成されるとともに、該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与える程度の大きさに抑えることを特徴とする半導体不揮発記憶装置。」

(補正後)
「【請求項1】
強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘電体メモリセルを有し、該多値強誘電体メモリセルは、トランジスタのゲート電極と半導体基板との間のゲート絶縁膜中に強誘電体を含む強誘電体ゲートトランジスタで構成され、該多値強誘電体メモリセルを複数個直列接続したNANDセルがマトリックス配列され、該NANDセルの一端側のドレインがビット線に接続され、各多値強誘電体メモリセルのゲートがワード線に接続されたメモリアレイで構成されるとともに、該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に1V未満の変化を与える程度の大きさに抑えることを特徴とする半導体不揮発記憶装置。」

2.本件補正による補正事項
本件補正による補正事項を整理すると次のとおりである。
(1)補正事項1
補正前の請求項1の「該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与える程度の大きさに抑えること」を、「該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に1V未満の変化を与える程度の大きさに抑えること」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の発明の詳細な説明の段落【0009】を補正して、補正後の発明の詳細な説明の段落【0009】とすること。

3.新規事項の追加の有無、及び補正の目的の適否についての検討
(1)補正事項1について
補正事項1は、補正前の請求項1に係る発明の発明特定事項である「強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧」に対して、「強誘電体ゲートトランジスタのしきい値に1V未満の変化を与える程度の大きさに抑えること」という技術的限定を加えるものものであるから、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第5項に規定する要件を満たす。

また、補正事項1により補正された部分は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面(以下「当初明細書等」という。また、本願の願書に最初に添付した明細書を「当初明細書」という。)の図6及び段落【0012】、段落【0025】等に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(2)補正事項2について
補正事項2は、特許請求の範囲の補正と整合するように発明の詳細な説明を補正するものであるから、特許法第17条の2第3項に規定する要件を満たすことは明らかである。

(3)新規事項の追加の有無、及び補正の目的の適否についてのまとめ
以上検討したとおりであるから、補正事項1?2を含む本件補正は、特許法第17条の2第3項及び第5項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか(平成23年法律第63号改正附則第2条第18項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第6項において準用する同法第126条第5項に規定する独立特許要件を満たすか)否かについて、以下において更に検討する。

4.独立特許要件についての検討
(1)補正後の発明
本件補正による補正後の請求項1?5に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものであり、再掲すると次のとおりである。

「【請求項1】
強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘電体メモリセルを有し、該多値強誘電体メモリセルは、トランジスタのゲート電極と半導体基板との間のゲート絶縁膜中に強誘電体を含む強誘電体ゲートトランジスタで構成され、該多値強誘電体メモリセルを複数個直列接続したNANDセルがマトリックス配列され、該NANDセルの一端側のドレインがビット線に接続され、各多値強誘電体メモリセルのゲートがワード線に接続されたメモリアレイで構成されるとともに、該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に1V未満の変化を与える程度の大きさに抑えることを特徴とする半導体不揮発記憶装置。」

(2)引用刊行物に記載された発明
(2-1)引用例1の記載事項
ア.本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2003-288783号公報(「以下「引用例1」という。)には、図1及び図2と共に、次の記載がある(ここにおいて、下線は当合議体が付加したものである。以下同様。)。

a.「【0001】
【発明の属する技術分野】本発明は、強誘電体メモリ、特に、ひとつのメモリセルに3値以上の多値記憶を行うことを特徴とする強誘電体メモリに関するものである。」

b.「【0003】従来から使われているメモリ素子構造としては、DRAMのようにひとつのメモリセルがトランジスタとキャパシタから構成され、キャパシタに強誘電体材料をもちいることにより記憶が保持されるようにしたもの(1T1C型構造)および、各メモリセルに対し参照用としてもうひとつトランジスタとキャパシタの組み合わせを追加したもの(2T2C型構造)がある。ただし、将来の高集積化を考えると1T1C型や2T2C型構造には限界がある。そのため、より高集積化を図るためにいくつかの検討が行われている。そのひとつは、より小さなメモリ素子構造の検討であり、ひとつのメモリセルが1個の強誘電体キャパシタのみで構成される強誘電体メモリ(1C型構造)や、ひとつのメモリセルが1個のトランジスタのみで構成され、そのトランジスタのゲート電極部に強誘電体キャパシタ構造を用いて、その強誘電体キャパシタの記憶によりトランジスタのスイッチのオン・オフを調整する強誘電体メモリ(1T型構造)が検討されている。もう一つ検討されているのは、強誘電体メモリセルのひとつひとつに3値以上の記憶容量を持たせて高集積化を図る方法である。」

c.「【0005】
【課題を解決するための手段】前記の課題を解決するために、本発明の請求項1による強誘電体メモリでは、書き込みパルスを印加する時間の違いにより多値記憶を行うことを特徴とする。前記の特徴によれば、印加電圧の制御に比べて分極反転の中間状態が作りやすいため、分極反転の中間状態を利用した多値記憶を比較的容易に行うことができる。
【0006】また、本発明の請求項2による強誘電体メモリでは、前記の書き込みパルスの電圧が、記憶の値によらず一定であることを特徴とする。前記の特徴によれば、多値の度合いによらず印加電圧は1水準で済むため、周辺回路のサイズをほとんど変えずに多値の強誘電体メモリを作製することができる効果を有する。」

d.「【0009】
【発明の実施の形態】本発明においては、強誘電体メモリの多値化は強誘電体材料の両極の分極状態とその中間状態を用いて行われるため、読み出しパルスに対する応答電荷量の違いにより記憶を読み出すタイプのメモリセル構造であれば、特に種類を問わない。そのため、従来の1T1C構造や2T2C構造のみならず、1C構造などでも本発明による方法を用いることができる。また、1T構造でも強誘電体キャパシタの分極状態を用いるという点では同じであるため、本発明による方法を用いることができる。」

e.「【0012】(実施例1)図1は、本発明による多値化の達成の原理を説明した図である。本実施例において、0.9Vの抗電圧を持つ強誘電体キャパシタに1.8Vの電圧を持つパルスを印加して書き込み動作を行い、パルスの印加時間を変化させたときの反転分極量を比較した。その結果、パルスの印加時間の違いにより、反転分極量に違いが出ているのがわかる。図1の2水準と、まったく反転分極をさせない1水準の計3水準を用いることにより、3値で記憶させることができる。
【0013】(実施例2)図2は、本発明による強誘電体メモリについて、書き込み動作を行うためのシーケンスの例を示した図である。まず、十分なパルス幅を持つリセットあるいは読み出しパルスを印加して、分極が一方に飽和した状態に持ってくる。ついで、記憶する値により時間が異なる、前記のパルスと反対の極性を持つ書き込みパルスを印加して、それぞれの値に対応する分極状態を作り出して情報の記憶を行う。その際、それぞれの値に対応する書き込みパルスのパルス幅は、ある単位時間の整数倍で規定するのがより好ましく、さらに、リセットあるいは読み出しパルスのパルス幅は、もっとも長いパルス幅を持つ書き込みパルスと同じパルス幅にするのが好ましい。」

イ.1T型構造の強誘電体メモリについて
上記摘記した段落【0009】の「また、1T構造でも強誘電体キャパシタの分極状態を用いるという点では同じであるため、本発明による方法を用いることができる。」という記載及び段落【0003】の「ひとつのメモリセルが1個のトランジスタのみで構成され、そのトランジスタのゲート電極部に強誘電体キャパシタ構造を用いて、その強誘電体キャパシタの記憶によりトランジスタのスイッチのオン・オフを調整する強誘電体メモリ(1T型構造)が検討されている。」という記載によれば、引用例1には、ゲート電極部に形成された強誘電体キャパシタの分極状態によりオン・オフが制御される1つのトランジスタによって、1T型構造の強誘電体メモリセルを構成できることが示されており、また、上記摘記した段落【0005】、【0006】、【0013】によれば、上記1T型構造の強誘電体メモリセルの強誘電体キャパシタに対して、記憶の値によらずに電圧が一定で、記憶の値に応じてパルス幅の異なる書き込みパルスを印加することにより、前記強誘電体キャパシタに記憶の値に応じて異なる分極量を与え、その分極量の違いに応じて多値の異なる記憶状態を作り出すことができることが示されている。

ウ.1T型構造の強誘電体メモリの書込方法について
強誘電体メモリの書込方法について、上記摘記した段落【0013】には「その際、それぞれの値に対応する書き込みパルスのパルス幅は、ある単位時間の整数倍で規定するのがより好ましく」と記載されており、図2を参照すると、各パルスのパルス幅は、横軸の1マスで表された単位時間の整数倍に設定されており、パルスの高さを同じとし、パルスの極性とパルス幅を変更することによって、強誘電体メモリに「“0”」、「“1”」、「“2”」、「“3”」の4つの状態を記憶させることが、示されている。なお、図2において、横軸は書込シーケンスの時間軸を表し、縦軸はパルスの極性とパルスの高さを表しているものと認められる。
図2を参照すると、一方の極性を有する8単位時間のパルス幅の「Read/Reｓeｔ Pｕlｓe」パルスの印加によって「“0”」の状態とすることが、示されており、上記摘記した段落【0013】の「まず、十分なパルス幅を持つリセットあるいは読み出しパルスを印加して、分極が一方に飽和した状態に持ってくる。」という記載を参照すると、上記「一方の極性を有する8単位時間のパルス幅」は、「強誘電体メモリ」を「分極が一方に飽和した状態」とするための「十分なパルス幅を持つリセットあるいは読み出しパルス」であることがわかる。

同様に、図2を参照すると、リセットした後に、逆の極性を有する1単位時間のパルス幅のパルスを印加することによって、「強誘電体キャパシタ」に「“1”」を記憶させることが、示されている。「Read/Reｓeｔ Pｕlｓe」のパルス幅が8単位時間であり、「Wｒiｔe“1”」のパルス幅が1単位時間であるから、「強誘電体メモリ」に「“1”」を記憶させる際の「書き込みパルス」の「パルス幅」は、「十分なパルス幅」の1/8となっていることがわかる。

同様に、図2を参照すると、リセットした後に、逆の極性を有する3単位時間のパルス幅のパルスを印加することによって、「強誘電体キャパシタ」に「“2”」を記憶させることが、示されている。「Read/Reｓeｔ Pｕlｓe」のパルス幅が8単位時間であり、「Wｒiｔe“2”」のパルス幅が3単位時間であるから、「強誘電体メモリ」に「“2”」を記憶させる際の「書き込みパルス」の「パルス幅」は、「十分なパルス幅」の3/8となっていることがわかる。

同様に、図2を参照すると、リセットした後に、逆の極性を有する8単位時間のパルス幅のパルスを印加することによって、「強誘電体キャパシタ」に「“3”」を記憶させることが、示されている。「Read/Reｓeｔ Pｕlｓe」のパルス幅が8単位時間であり、「Wｒiｔe“3”」のパスル幅が8単位時間であるから、「強誘電体メモリ」に「“3”」を記憶させる際の「書き込みパルス」の「パルス幅」は、「十分なパルス幅」と同じ長さとなっていることがわかる。なお、この点については、上記摘記した段落【0013】にも「リセットあるいは読み出しパルスのパルス幅は、もっとも長いパルス幅を持つ書き込みパルスと同じパルス幅にするのが好ましい。」と記載されている。

(2-2)引用発明1
上記(2-1)のア.?ウ.を総合すれば、引用例1には次の発明(以下「引用発明1」という。)が記載されているものと認められる。

「強誘電体キャパシタに、記憶の値によらずに電圧が一定で、記憶の値に応じてパルス幅の異なる書き込みパルスを印加することにより、前記強誘電体キャパシタに記憶の値に応じて異なる分極量を与え、その分極量の違いに応じて異なる記憶状態を作る多値の強誘電体メモリセルを有し、
前記多値強誘電体メモリセルは、ゲート電極部に形成された前記強誘電体キャパシタと、該強誘電体キャパシタの分極状態によりオン・オフが制御される1つのトランジスタで構成され、
前記多値強誘電体メモリセルの前記強誘電体キャパシタに“0”を記憶してリセットする際には、十分なパルス幅を持つリセットあるいは読み出しパルスを印加して分極が一方に飽和した状態とし、
前記多値強誘電体メモリセルの前記強誘電体キャパシタに“1”を記憶する際には、リセットした後に、前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅の1/8のパルス幅の書き込みパルスを印加し、
前記多値強誘電体メモリセルの前記強誘電体キャパシタに“2”を記憶する際には、リセットした後に、前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅の3/8のパルス幅の書き込みパルスを印加し、
前記多値強誘電体メモリセルの前記強誘電体キャパシタに“3”を記憶する際には、リセットした後に、前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅と同じ長さのパルス幅の書き込みパルスを印加することを特徴とする強誘電体メモリ。」

(2-3)引用例2の記載事項
ア.本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2001-24163号公報(「以下「引用例2」という。)には、図21,22と共に、次の記載がある(なお、○付きの数字は使用できないので、○の後に数字を記載することで○付きの数字に代えることとする。)

a.「【0001】
【発明の属する技術分野】本発明は、半導体メモリに関し、特に、FRAM(Feｒｒｏelecｔｒic Randｏm Acceｓｓ Memｏｒｙ)に使用される。
【0002】
【従来の技術】FRAMは、メモリセルの一部に強誘電体膜(Ferroelectric Film)を使用し、この強誘電体膜の分極状態によりメモリセルのデータ(“0”,“1”)が決定される半導体メモリのことである。FRAMは、高速動作、消費電力の低下、メモリ容量の増大、許容できる書き換え回数の増加などが可能であると共に、電源を切ってもデータが消えない不揮発性を有するという多くの特徴を持っている。」

b.「【0004】MISFETのゲート絶縁膜を強誘電体膜に置き換えた構造を有するメモリセルは、MFSFET(Metal-Ferroelectric-Semiconductor Field Effect Transistor)と呼ばれる。MFSFETは、強誘電体膜の分極状態(基板側がプラス、ゲート電極側がマイナスのときを下向き、基板側がマイナス、ゲート電極側がプラスのときを上向きとする)に応じてソース領域とドレイン領域の間に流れる電流を制御することによりメモリ機能を発揮する。」

c.「【0036】本発明は、上述の問題を解決すべくなされたもので、その目的は、メモリセルの微細化、チップサイズの縮小化、書き換え電圧の低電圧化、低消費電力化、製造プロセスの簡略化などに優れ、かつ、高速動作、高信頼性などを達成できる半導体メモリ(FRAM)を提供することにある。」

d.「【0048】このセルアレイ構造の特徴は、メモリセルアレイが直列接続された複数のメモリセルからなるNANDストリング(又はセルユニット)の集合から構成されている点、及び、ビット線とソース線の間には実質的に同じ構造を有する複数のMFSFETのみが直列接続され、その両端の2つのMFSFETがセレクトトランジスタとして機能し、残りのMFSFETがNANDストリングを構成するメモリセルとして機能する点にある。このようなセルアレイ構造を有する強誘電体メモリをNAND型FRAMと称することにする。」

e.「【0052】ｐ型ウェル領域(シリコン基板)23上及び素子分離層24上には、バッファ層25が形成される。また、バッファ層25上には、強誘電体膜26が形成される。バッファ層25は、上述の文献2にも開示されているように、ｐ型ウェル領域(シリコン基板)23と強誘電体膜26の間の原子の相互拡散を防ぐために設けられる。」

f.「【0058】強誘電体膜26上には、ゲート電極27が形成される。ゲート電極27は、ロウ方向にライン状に延びており、全体として規則的なストライプ形状を有している。ゲート電極27の幅及びピッチ(但し、ドレインコンタクト部A及びソースコンタクト部Bを除く)は、例えば、共に、Fに設定される。
【0059】ゲート電極27の間のスペース部分において、ｐ型ウェル領域(シリコン基板)23の表面には、ソース・ドレイン領域28が形成される。ドレインコンタクト部Aにおいて、ｐ型ウェル領域23の表面には、ドレイン領域28dが形成される。ソースコンタクト部Bにおいて、ｐ型ウェル領域23の表面には、ソース領域28ｓが形成される。
【0060】本例では、ドレイン領域28dとソース領域28ｓの間に、セルユニット、即ち、18個のMFSFETが直列接続される。これら18個のMFSFETは、全て、実質的に同じ構造を有し、かつ、実質的に同じ特性を有している。しかし、本例では、これら18個のMFSFETのうち、最もドレイン領域28d寄りの1つのMFSFETと最もソース領域28ｓ寄りの1つのMFSFETを、セレクトトランジスタとして機能させる。また、残りの16個のMFSFETをメモリセルとして機能させる。よって、ゲート電極27(SSL),27(GSL)は、セレクトゲート線となり、ゲート電極27(WL0),27(WL1),…27(WL15)は、ワード線となる。」

g.「【0063】強誘電体膜26上及びゲート電極27上には、ゲート電極27を完全に覆う層間絶縁膜(例えば、酸化シリコン)29が形成される。層間絶縁膜29の表面は、平坦になっている。層間絶縁膜29、強誘電体膜26及びバッファ層25には、ドレイン領域28dに達するコンタクトホール30dとソース領域28ｓに達するコンタクトホール30ｓが形成される。コンタクトホール30d内には、コンタクトプラグ31dが形成され、コンタクトホール30ｓ内には、コンタクトプラグ31ｓが形成される。コンタクトプラグ31d,31ｓは、例えば、ポリシリコンやタングステンなどから構成される。
【0064】層間絶縁膜29上には、層間絶縁膜(例えば、酸化シリコン)32が形成される。層間絶縁膜32には、配線溝が形成され、この配線溝内には、コンタクトプラグ31dに接続する配線33dとコンタクトプラグ31ｓに接続するソース線33(SL)が形成される。配線33d及びソース線33(SL)は、例えば、タングステンやアルミニウムなどから構成される。
【0065】層間絶縁膜32上、配線33d上及びソース線33(SL)上には、配線33d及びソース線33(SL)を覆う層間絶縁膜(例えば、酸化シリコン)34が形成される。層間絶縁膜34には、配線33dに達するビアホールが形成される。層間絶縁膜34上には、層間絶縁膜(例えば、酸化シリコン)35が形成される。層間絶縁膜35には、配線溝が形成される。ビット線36(BL)は、この配線溝内に形成され、かつ、ビアホールを介して配線33dに接続される。ビット線36(BL)は、例えば、アルミニウムから構成される。ビット線36(BL)上には、パッシベーション膜37が形成される。」

h.「【0112】これに対し、本発明のNAND型FRAMによれば、上記○2で説明したように、書き換え電圧の低電圧化(5V程度)が可能である。従って、NAND型FRAMでは、高い書き換え電圧を発生させるための電圧発生回路(昇圧回路)が不要であり、かつ、書き換え電圧をワード線に与えるワード線駆動回路も通常のトランジスタから構成することができる。
【0113】このため、ロウデコーダやワード線駆動回路が巨大化することもなく、チップサイズの縮小に貢献できる。また、高耐圧トランジスタが必要ないため、例えば、1ギガビットNAND型フラッシュEEPROMにおいて、消去ブロックサイズの増加なく(16キロバイトを保ったままで)、かつ、非選択ブロック内のメモリセルに対するストレスVｐaｓｓなしに、ロウデコーダ及びワード線駆動回路のレイアウトを容易に決定することができる。
【0114】また、本発明のNAND型FRAMによれば、書き換え電圧の低電圧化が可能なため、例えば、メモリセル同士の電気的分離を確保するための素子分離領域の幅を狭くすることができる。即ち、互いに電気的に分離しなければならない2つのメモリセルの間の絶縁が確保できなくなる電圧(破壊電圧)は、素子分離領域の幅に比例する。ここで、書き換え電圧が低くなるということは、破壊電圧が低くてもよいことを意味するため、結果として、素子分離領域の幅を狭めることができる。このことも、チップサイズの縮小にとって有効である。」

i.「【0187】その他の効果
本発明のNAND型FRAMは、メモリセルがMFSFETから構成される。従って、MFSFETの特徴を、そのまま本発明のNAND型FRAMの特徴とすることができる。
【0188】第一に、本発明のNAND型FRAMは、非破壊読み出しが可能、即ち、読み出し時にメモリセルのデータが破壊されないという特徴を有する。DRAMのセルキャパシタを強誘電体膜から構成したFRAMでは、読み出し時にデータが破壊されるため、読み出し動作においてデータの再書き込みというステップが必要となる。一方、本発明のNAND型FRAMでは、強誘電体膜の分極状態に応じてメモリセル(MFSFET)の閾値が変化するため、メモリセルのデータは、ゲートに読み出し電位を与えたときのドレイン電流の値として検出することができる。よって、本発明のNAND型FRAMでは、読み出し時にデータが破壊されることがない。」

j.「【0206】以下、消去(eｒaｓe)動作、書き込み(ｐｒｏgｒam)動作、読み出し(ｒead)動作について順に説明する。なお、セルアレイ部は、図22に示す回路から構成され、メモリセル及びセレクトトランジスタは、nチャネルMFSFETから構成されるものとする。また、便宜上、チャネルに低電位、ゲート電極に高電位が印加されるときに強誘電体膜に生じる電界を下向きの電界とし、チャネルに高電位、ゲート電極に低電位が印加されるときに強誘電体膜に生じる電界を上向きの電界とする。また、チャネル側がプラス、ゲート電極側がマイナスの分極を下向きの分極とし、チャネル側がマイナス、ゲート電極側がプラスの分極を上向きの分極とする。さらに、下向きの分極(残留分極点)を“1”状態(“1”書き込み状態)とし、上向きの分極(残留分極点)を“0”状態(“0”書き込み状態又は消去状態)とする。
【0207】・消去動作(ブロック消去)データ消去を実行する選択されたブロックをブロック0とし、データ消去を実行しない非選択のブロックをブロック1とする。」

k.「【0244】まず、全てのワード線WL0,WL1,…WL15、全てのセレクトゲート線SSL,GSL、全てのビット線BL0,BL1,…、ソース線SL及びシリコン基板(ｐウェル)を接地電位Vｓｓに設定する。この後、“1”書き込みを行うセレクトトランジスタのゲート電極(セレクトゲート線)を書き込み電位(例えば、約5V)に設定する。通常は、全てのブロック内の全てのセレクトトランジスタの閾値を等しくするため、全てのセレクトゲート線SSL,GSLを接地電位Vｓｓから書き込み電位Vｐｒｏgに上昇させる。」

イ.NANDストリングについて
摘記した上記段落【0048】、【0058】?【0060】、【0063】?【0065】の記載と図21を参照すると、「MFSFET」からなる強誘電体メモリセルを複数個直列接続することによって「NANDストリング」が構成されており、上記「NANDストリング」の一端側の「ドレイン領域28d」が「ビット線BL」に接続され、強誘電体メモリセルの各ゲート電極27が延長されて「ワード線WL0?WL15」となっていることが、示されている。

ウ.メモリセルアレイについて
図22を参照すると、上記「NANDストリング」がマトリックス配列されることにより、「メモリセルアレイ」が構成されることが、示されている。また、「NANDストリング」の各一端側が「ビット線BL0,BL1,BL2」のいずれかに接続されることも、示されている。
また、上記摘記した段落【0112】?【0114】及び段落【0187】?【0188】の記載から、上記メモリセルアレイを構成する目的は、「メモリセルの微細化、チップサイズの縮小化、書き換え電圧の低電圧化、低消費電力化、製造プロセスの簡略化」を図るためである。

エ.ワード線について
上記イ.で検討したとおり、強誘電体メモリセルの各ゲート電極27,27,・・・のそれぞれが延長されて「ワード線WL0?WL15」となっており、ゲート電極とワード線が一体のものとして形成されているが、このことは、ワード線のうちゲート電極として機能する部分が、ワード線のその他の部分と電気的に接続されている、とみなすことができる。

(2-4)引用発明2
上記(2-3)のア.?エ.を総合すれば、引用例2には、次の発明(以下「引用発明2」という。)が記載されているものと認められる。

「MFSFETからなる強誘電体メモリセルを複数個直列接続したNANDストリングをマトリックス配列し、該NANDストリングの一端側のドレインをビット線BLに接続し、強誘電体メモリセルのゲート電極27,27,・・・をワード線WL0?WL15に接続したNAND型のメモリアレイを構成することによって、メモリセルの微細化、チップサイズの縮小化、書き換え電圧の低電圧化、低消費電力化、製造プロセスの簡略化を図ることを特徴とする半導体メモリ。」

なお、引用発明2の「NANDストリング」は補正発明の「NANDセル」に相当している。

(2-5)引用例3の記載事項
ア.本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2005-78765号公報(「以下「引用例3」という。)には、図2と共に次の記載がある。

a.「【0001】
本発明は強誘電体キャパシタを備えた強誘電体メモリの読み出し及び書き込み動作に関するものであり、特に消費電力の低減を図るものである。」

b.「【0005】
しかしながら、上記従来技術では、非選択状態における消費電力を抑えることはできても、高い電圧が強誘電体キャパシタに印加される選択状態における消費電力の低減は図れなかった。すなわち従来技術では選択状態において強誘電体キャパシタに印加される電圧が強誘電体の飽和点にまで達していたため、高い電圧の印加に伴って選択期間における消費電力が大きくなっていた。またそのような大きな電力を供給可能とするため電源回路も大きくせざるを得なかった。
【0006】
そこで、本発明は、選択期間における消費電力を低減し電源回路を小さくすることができるメモリ装置を提供することを目的とする。
【0007】
上記課題を解決するために、本発明は、ワード線とビット線との間に強誘電体メモリセルが配置されたメモリ装置であって、リード動作時またはビット論理‘0’のライト動作時に、強誘電体キャパシタの正の抗電位より高く分極飽和電圧より低い所定の電圧を、選択されたワード線と選択されたビット線との間に印加可能に構成されていることを特徴とする。
【0008】
上記構成によれば、選択期間においてワード線とビット線との間に配置される強誘電体キャパシタに加わる電圧は抗電位よりも高いのでビット論理状態の読み出しには充分であるが分極飽和電圧よりも低いので、ビット線を流れる電流量を従来よりも低く抑え、選択期間における消費電力を低減させることが可能である。
【0009】
ここで、「強誘電体メモリセル」の構造や回路構成に限定はないが、強誘電体キャパシタを含むことを要する。」

c.「【0015】
本発明は、ワード線とビット線との間に強誘電体メモリセルが配置されたメモリ装置であって、ビット論理‘1’のライト動作時に、当該強誘電体キャパシタの負の抗電位より低く負の分極飽和電圧より高い所定の電圧を、選択されたワード線と選択されたビット線との間に印加可能に構成されていることを特徴とする。
【0016】
上記構成によれば、選択期間においてワード線とビット線との間に配置される強誘電体キャパシタに逆方向に加わる電圧は抗電位よりも低いのでビット論理‘1’の書き込みには充分であるが負の分極飽和電圧よりも高いので、ビット線を流れる電流量を従来よりも低く抑え、選択期間における消費電力を低減させることが可能である。」

d.「【0021】
また本発明は、複数のワード線と、ワード線に交差して配置される複数のビット線と、各ワード線と各ビット線との交点にそれぞれ配置される強誘電体キャパシタと、基準電圧V0、基準電圧より高く強誘電体キャパシタの抗電位より低い第1の電位V1、抗電位より高く分極飽和電圧より低い第2電圧V2、及び第2電圧より高く分極飽和電圧より低い第3電圧V3を出力する電源回路と、リード動作時またはビット論理‘0’のライト動作時に、第2電圧V2を選択されたワード線に供給し、基準電圧V0を選択されたビット線に供給して、当該ワード線とビット線との間に配置された強誘電体キャパシタに正の第2電圧V2を供給し、ビット論理‘1’のライト動作時に、基準電圧V0を選択されたワード線に供給し、第3電圧V3を選択されたビット線に供給して、当該ワード線とビット線との間に配置された強誘電体キャパシタに負の第3電圧V3を供給する電源選択回路と、を備えたことを特徴とする。
【0022】
上記構成によれば、リード動作時やビット論理‘0’のライト時には強誘電体キャパシタに加わる電圧は抗電位よりも高い電圧がかかるためビット論理状態の読み出しやビット論理 ‘0’の書き込みには充分であるが分極飽和電圧よりも低い電圧が加わる。また、ビット論理‘1’のライト時やリライト時には強誘電体キャパシタに逆方向に加わる電圧は抗電位よりも低い電圧がかかるためビット論理‘1’の書き込みには充分であるが負の分極飽和電圧よりも高い電圧が加わる。リード時でもライト時でもビット線を流れる電流量が従来よりも低いので、選択期間における消費電力を大幅に低減させることが可能である。 」

e.「【0044】
本発明の強誘電体メモリでは、リード時及び/またはライト時に、強誘電体キャパシタの分極状態が飽和する前の印加電圧でデータの読み出しや書き込みを行う点に特徴がある。本実施形態の強誘電体メモリでは、強誘電体の抗電位を2/3Vddより小さく1/3Vddより大きい値に設定する。そして図2の実線で示すように、特に当該実施形態1ではデータのリード動作において、電源電圧Vddを印加する代わりに抗電位より大きく分極飽和電圧より小さい電圧、具体的には2/3Vddを上限の印加電圧に設定している。すなわち強誘電体キャパシタ10にビット論理‘0’が記憶されていた場合には、強誘電体キャパシタはb点からa点に向かう分極変化を示し、ビット論理‘1’が記憶されていた場合には、強誘電体キャパシタはD点からE点の抗電位を経てa点に向かう分極変化を示す。」

f.「【0057】
図5は、図4におけるワード線及びビット線の電圧変化を重ね合わせて電圧の変化を一覧表示したものである。図5に示すように、リライト期間においてVddが印加されているものの、その他の期間においては最高でも第2電圧V2(2/3Vdd)までの電圧しか印加されていない。このため、ビット線等に流れる電流量を従来に比べて抑えることができる。また電流量が小さくてよいため、回路の電流容量を小さくでき、回路規模を小さくすることができる。
【0058】
(実施形態2)
本発明の実施形態2は、強誘電体キャパシタに対するリライト動作またはビット論理‘1’のライト動作時においても選択期間の消費電力を抑えることのできるメモリ構造及び制御方法に関する。 本実施形態2におけるメモリ装置の概要は上記実施形態1と同様である。但し、図1の電圧選択回路3において、第3電圧V3として電源電圧Vddの代わりに負の抗電位より絶対値が大きいが分極飽和電圧より小さい電圧(2/3Vdd+α)を出力するようになっている。
【0059】
図2のヒステリシス特性において、本実施形態2における第3電圧を印加すると、強誘電体キャパシタはc点に至る。すなわち強誘電体キャパシタにビット論理‘0’が記憶されていた場合には抗電位f点を経て分極飽和電圧C点よりも小さい分極値を示すc点に至る。また強誘電体キャパシタにビット論理‘1’が記憶されていた場合にはD点からc点に至る。図2から判るように、本実施形態2では、リライト動作やビット論理‘1’のライト動作において必要となる電圧をも従来の電源電圧Vddより小さくしている。」

(2-6)引用発明3
上記(2-5)のア.の記載を総合すれば、引用例3には、次の発明(以下「引用発明3」という。)が記載されているものと認められる。

「ワード線とビット線との間に強誘電体キャパシタが配置されたメモリ装置において、ビット論理‘0’のライト動作時に、分極飽和電圧より低い所定の電圧を、選択されたワード線と選択されたビット線との間に印加可能に構成し、ビット論理‘1’のライト動作時に、負の分極飽和電圧より高い所定の電圧を、選択されたワード線と選択されたビット線との間に印加可能に構成することによって、消費電力の低減を図るとともに、回路規模を小さくしたメモリ装置。」

(3)補正発明と引用発明1との対比
(3-1)補正発明の「総分極量」は、多値強誘電体メモリセルの強誘電体が有する分極量の総量を意味するものと認められ、この「総分極量」に応じて多値強誘電体メモリセルが異なる記憶状態を作っている。一方、引用発明1において、多値強誘電体メモリセルの強誘電体キャパシタに印加されるパルス幅の異なる書き込みパルスによって異なる「分極量」が与えられ、この「分極量」によって異なる記憶状態を作っているのであるから、引用発明1における「分極量」は補正発明における「総分極量」に相当している。
したがって、引用発明1の「強誘電体キャパシタに、記憶の値によらずに電圧が一定で、記憶の値に応じてパルス幅の異なる書き込みパルスを印加することにより、前記強誘電体キャパシタに記憶の値に応じて異なる分極量を与え、その分極量の違いに応じて異なる記憶状態を作る多値の強誘電体メモリセル」は、補正発明の「強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘電体メモリセル」に相当している。

(3-2)引用例1には、「ゲート電極部に形成された前記強誘電体キャパシタと、該強誘電体キャパシタの分極状態によりオン・オフが制御される1つのトランジスタ」で構成される「多値強誘電体メモリセル」について、具体的な構造は記載されていないものの、ゲート電極とゲート絶縁膜と半導体基板によってキャパシタが構成されることは技術常識であり、また、上記「多値強誘電体メモリセル」は1T型構造であって、メモリセルがトランジスタとキャパシタから構成される1T1C型構造とは区別されているので、上記「ゲート電極部に形成された前記強誘電体キャパシタ」とは、ゲート絶縁膜の全てまたは一部として強誘電体が採用されることによって、ゲート電極とゲート絶縁膜と半導体基板からなるキャパシタが強誘電体キャパシタとなったものであることは明らかである。なお、ゲート電極部に強誘電体キャパシタを有したトランジスタについては、例えば、後記(4-3)において、a.周知例1として引用した特開2002-16232号公報の段落【0002】?【0004】に、ゲート絶縁膜に相当する箇所が全てが強誘電体となっているMFS型トランジスタと、ゲート絶縁膜に相当する箇所の一部が強誘電体となっているMFIS型トランジスタが記載されているように、当業者には周知のものである。
したがって、引用発明1の「前記多値強誘電体メモリセルは、ゲート電極部に前記強誘電体キャパシタを有し、該強誘電体キャパシタの分極状態によりオン・オフが制御される1つのトランジスタで構成され」は、補正発明の「該多値強誘電体メモリセルは、トランジスタのゲート電極と半導体基板との間のゲート絶縁膜中に強誘電体を含む強誘電体ゲートトランジスタで構成され」に相当している。

(3-3)引用発明1の「前記多値強誘電体メモリセルの前記強誘電体キャパシタに“0”を記憶してリセットする際には、十分なパルス幅を持つリセットあるいは読み出しパルスを印加して分極が一方に飽和した状態とし、
前記多値強誘電体メモリセルの前記強誘電体キャパシタに“1”を記憶する際には、リセットした後に、前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅の1/8のパルス幅の書き込みパルスを与え、
前記多値強誘電体メモリセルの前記強誘電体キャパシタに“2”を記憶する際には、リセットした後に、前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅の3/8のパルス幅の書き込みパルスを与え、
前記多値強誘電体メモリセルの前記強誘電体キャパシタに“3”を記憶する際には、リセットした後に、前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅と同じ長さのパルス幅の書き込みパルスを与えること」と、補正発明の「該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に1V未満の変化を与える程度の大きさに抑えること」とは、引用発明1の「書き込みパルス」が補正発明の「書き込む際の印加電圧」に相当するから、「該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に分極状態が生じるように与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に変化を与える程度の大きさ」とする点で一致している。

(3-4)引用発明1の「強誘電体メモリ」は、補正発明の「半導体不揮発記憶装置」に相当している。

(3-5)以上を総合すると、補正発明と引用発明1は、以下の点で一致し、また相違している。

《一致点》
「強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘電体メモリセルを有し、該多値強誘電体メモリセルは、トランジスタのゲート電極と半導体基板との間のゲート絶縁膜中に強誘電体を含む強誘電体ゲートトランジスタで構成され、該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に分極状態が生じるように与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に変化を与える程度の大きさであることを特徴とする半導体不揮発記憶装置。」

《相違点1》
補正発明は、「該多値強誘電体メモリセルを複数個直列接続したNANDセルがマトリックス配列され、該NANDセルの一端側のドレインがビット線に接続され、各多値強誘電体メモリセルのゲートがワード線に接続されたメモリアレイで構成され」ているのに対して、引用発明1は、このように構成することが記載されていない点。

《相違点2》
「該強誘電体ゲートトランジスタに多値記憶を書き込む際の印加電圧」について、補正発明は、「すべての印加電圧」を、「強誘電体に非飽和分極状態を与え」るような値としているのに対して、引用発明は、前記多値強誘電体メモリセルの前記強誘電体キャパシタに“1”と“2”を記憶する際には、それぞれ、リセット後に前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅の1/8と3/8のパルス幅の書き込みパルスを印加しているけれども、“0”を記憶してリセットする際、及び“1”、“2”、“3”を記憶するためにいったんリセットする際に、「分極が一方に飽和した状態」となるような「十分なパルス幅を持つリセットあるいは読み出しパルス」を印加し、また、“3”を記憶する際、リセットした後に、「前記リセットあるいは読み出しパルスとは極性が逆で前記十分なパルス幅と同じ長さのパルス幅の書き込みパルス」を印加している点。

《相違点3》
補正発明は、「強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧」を「強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に1V未満の変化を与える程度の大きさに抑え」ているのに対して、引用発明1は、書き込みパルスによって強誘電体メモリセルにどのくらいのしきい値の変化が生じているか不明である点。

(4)相違点についての当審の判断
(4-1)相違点1について
「MFSFETからなる強誘電体メモリセルを複数個直列接続したNANDストリングをマトリックス配列し、該NANDストリングの一端側のドレインをビット線BLに接続し、強誘電体メモリセルのゲート電極27,27,・・・をワード線WL0?WL15に接続したNAND型メモリアレイを構成することによって、メモリセルの微細化、チップサイズの縮小化、書き換え電圧の低電圧化、低消費電力化、製造プロセスの簡略化を図ることを特徴とする半導体メモリ。」(引用発明2)は、上記引用例2に記載されているように従来知られている技術事項である。
そして、半導体メモリの技術分野において、メモリセルの微細化、チップサイズの縮小化、書き換え電圧の低電圧化、低消費電力化、製造プロセスの簡略化を図ることは、当業者が当然考慮しなければならない技術課題であると認められるから、引用発明1の「多値の強誘電体メモリセル」を有する半導体メモリを作成するにあたり、上記技術課題を考慮して引用例2に記載されたようなNAND型メモリアレイとすること、すなわち、「多値の強誘電体メモリセル」を複数個直列接続してNANDセルとし、該NANDセルをマトリックス配列し、該NANDセルの一端側のドレインをビット線に接続し、「多値の強誘電体メモリセル」のゲートをワード線に接続することによりメモリアレイを形成することは、当業者が容易になし得たことである。

(4-2)相違点2について
引用発明1において、前記強誘電体キャパシタに“1”または“2”を記憶した状態とするために、それぞれ、「分極が一方に飽和した状態」にするためのパルス幅の「1/8のパルス幅の書き込みパルス」または「3/8のパルス幅の書き込みパルス」を印加しているので、“1”または“2”を記憶した状態はいずれも前記強誘電体キャパシタが「非飽和分極状態」となっていることは明らかであり、前記強誘電体キャパシタに“0”を記憶してリセットした状態と、“1”、“2”、“3”を記憶するためにいったんリセットした状態と、前記強誘電体キャパシタに“3”を記憶した状態は、いずれも「分極が飽和した状態」にあることも明らかである。
一方、強誘電体キャパシタを有する強誘電体メモリセルに書き込みを行う際に印加する電圧を、強誘電体が飽和する飽和電圧未満の電圧とすることによって、消費電力の低減や回路規模の縮小を図ることは、引用例3に記載されている。
引用発明1の強誘電体メモリセルは、ゲート電極部に強誘電体キャパシタが形成されているので、引用例3に記載されている、ワード線とビット線との間に強誘電体キャパシタが配置された強誘電体メモリセルとは構造も読み出し方法も異なっているが、引用発明1も強誘電体キャパシタに書き込みを行う以上、ゲート電極部の強誘電体キャパシタに書き込みを行う際の消費電力を低減し、また、回路規模を縮小することは、当業者であれば当然考慮すべき技術課題であると認められる。
したがって、引用発明1に記載の発明において、上記技術課題を考慮しつつ、引用例3に記載された技術を適用することにより、“0”にリセットする際と、“1”、“2”、“3”を記憶するためにいったんリセットする際に印加するリセット電圧として、「分極が一方に飽和した状態」となるような電圧を印加することに代えて、分極が一方に飽和する電圧未満の電圧を印加するようにすること、また、“3”を記憶する際にリセット後に印加する書き込み電圧として、分極が他方に飽和する電圧未満の電圧を印加するようにすることは、当業者が容易に想到し得たことである。

(4-3)相違点3について
強誘電体ゲートトランジスタにおいて、書き込み前後のしきい値の変化を1V未満とすることは、本願の出願日前に日本国内において頒布された刊行物である下記周知例1?2にも記載されているように、当業者によって普通に行われている技術事項である。また、このことは、しきい値に1V未満程度の変化があれば、強誘電体ゲートトランジスタのドレイン電流の変化として読み出すことができることも表している。
そして、強誘電体ゲートトランジスタの書き込みは、上記相違点2について検討したように、飽和電圧未満の電圧を利用して行うことができるが、書き込みの際に飽和電圧未満の電圧を利用すると分極量の変化が小さくなるから(このことは、引用例3の図2のB→bの変化から明らかである)、結果として、しきい値の変化量も小さくなる。しきい値の変化が小さすぎる場合には、強誘電体ゲートトランジスタのドレインの変化として読み出すことが難しくなるが、しきい値の電圧変化が1V未満程度であれば、強誘電体ゲートトランジスタのドレインの変化として十分読み出すことができることは、上記検討のとおりである。
したがって、引用発明1において、多値強誘電体メモリセルに印加する「リセットあるいは読み出しパルス」及び「書き込みパルス」の大きさを、しきい値に「1V未満の変化を与える程度の大きさに抑える」ものとすることは、当業者が実施に際して適宜設定し得た事項である。
なお、補正発明において、「強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧」を「強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に1V未満の変化を与える程度の大きさに抑え」ることによって奏し得る格別の効果は認められない。

a.周知例1:特開2002-16232号公報
上記周知例1には、図1及び図3と共に次の記載がある。

「【0001】
【発明の属する技術分野】本発明は、不揮発性の半導体記憶装置及びその駆動方法に関し、特に、強誘電体膜の上に形成されたゲート電極を有する電界効果型トランジスタからなるMFS型トランジスタ、強誘電体膜と誘電体膜との積層膜の上に形成されたゲート電極を有する電界効果型トランジスタからなるMFIS型トランジスタ、又は電界効果型トランジスタのゲート電極の上に強誘電体コンデンサが設けられてなるMFMIS型トランジスタから構成され、データが蓄積される蓄積トランジスタを有する半導体記憶装置及びその駆動方法に関する。
【0002】
【従来の技術】強誘電体膜を有する1トランジスタ型の不揮発性半導体記憶装置としては、MFS型トランジスタ、MFIS型トランジスタ及びMFMIS型トランジスタの3種類が知られている。
【0003】MFS型トランジスタとは、Meｔal(金属)/Feｒｒｏelecｔｒic(強誘電体)/Semicｏndｕcｔｏｒ(半導体)の積層構造を意味し、半導体基板上におけるチャネル領域の上に直接に形成された強誘電体膜からなるゲート絶縁膜を有するトランジスタである。
【0004】MFIS型トランジスタとは、Metal (金属)/Ferroelectric (強誘電体)/Insulator (誘電体)/Semiconductor (半導体)の積層構造を意味し、強誘電体膜からなるゲート絶縁膜と半導体基板との間にバッファ層となる誘電体膜を有するトランジスタであって、MFS型トランジスタよりも界面特性が改善されている。
【0005】MFMIS型トランジスタとは、Metal (金属)/Ferroelectric (強誘電体)/Metal (金属)/Insulator (誘電体)/Semiconductor (半導体)の積層構造を意味し、MOS構造を有する電界効果型トランジスタのゲート電極の上に強誘電体コンデンサが設けられたトランジスタであって、電界効果型トランジスタのゲート電極の上に絶縁膜を介して強誘電体コンデンサが形成された第1の構造と、電界効果型トランジスタのゲート電極が強誘電体コンデンサの下部電極を兼ねる第2の構造とが知られている。」

「【0039】【発明の実施の形態】(第1の実施形態)以下、本発明の第1の実施形態に係る半導体記憶装置及びその駆動方法について、図1?図4を参照しながら説明する。尚、第1の実施形態においては、半導体記憶装置は、データを蓄積する蓄積トランジスタとして、MFMIS型トランジスタを用いているが、これに代えて、MFS型トランジスタ又はMFIS型トランジスタを用いてもよい。
【0040】図1は、第1の実施形態に係る半導体記憶装置からなるメモリセルが2行×2列のマトリックス状に配置されたメモリセルアレイの平面構造を示しており、図1において、WL_(1) 、WL_(2) はワード線であり、SL_(1) 、SL_(2) はソース線であり、GL_(1) 、GL_(2) は動作電圧供給線であり、BL_(1) 、BL_(2) はビット線であり、Q_(11)、Q_(12)、Q_(21)、Q_(22)はデータ蓄積用の電界効果型トランジスタ(以下、単に蓄積トランジスタと称する。)であり、C_(11)、C_(12)、C_(21)、C_(22)は強誘電体コンデンサであり、P_(11)、P_(12)、P_(21)、P_(22)は蓄積トランジスタQ_(11)、Q_(12)、Q_(21)、Q_(22)を選択する選択用の電界効果型トランジスタ(以下、単に選択トランジスタと称する。)である。尚、同一のメモリセルに設けられている各蓄積トランジスタQ_(11)、Q_(12)、Q_(21)、Q_(22)と、各強誘電体コンデンサC_(11)、C_(12)、C_(21)、C_(22)とによってMFMIS型トランジスタが構成されている。」

「【0056】図3はMFMIS型トランジスタを構成するMISトランジスタ、及び制御ゲートに+8V又は-8Vが印加されて強誘電体膜の分極が反転しているMFMISトランジスタにおけるI_(dｓ)-V_(G)特性を示している。制御ゲートに例えば+8Vの電圧を印加してデータを書き込んだときにはしきい値はマイナス側にシフトすると共に、制御ゲートに例えば-8Vの電圧を印加してデータを書き込んだときにはしきい値はプラス側にシフトする。従って、制御ゲートに0.7VのV_(ｒ)を印加すると、+8Vを印加したときと-8Vを印加したときとではI_(dｓ)比つまりオン・オフ比は1×10^(3)以上になるので、MFMIS型トランジスタに書き込まれている2値データを、1×10^(3)以上のオン・オフ比として現われるドレイン・ソース間の電流の変化として読み出すことができる。」

図3を参照すると、図3はMFMIS型トランジスタのI_(dｓ)-V_(G)特性を示しており、縦軸の電流値が「1×10^(-12)」から増加を始めるV_(G)の値をしきい値電圧とみなすことができるので、「MFMIS特性(+8V WRITE)」のしきい値電圧が約0.1Vであり、「MFMIS特性(-8V WRITE)」のしきい値電圧が約0.8Vとなっていることが、示されている。
そして、上記2つのしきい値電圧の差は約0.7Vであるから、上記MFMIS型トランジスタのしきい値の変化が1V未満となっていることは明らかである。

b.周知例2:特開平8-102528号公報
上記周知例2には、図5及び図7と共に次の記載がある。

「【0001】
【産業上の利用分野】本発明は強誘電体記憶素子に関する。詳しくは強誘電体薄膜の自発分極による静電誘導を介して、不純物ドープ領域中のキャリアの移動量を変化させる強誘電体記憶素子に関する。」

「【0024】
【実施例】
＜実施例1＞本発明の材料を適用したMFMIS構造について、いわゆるバラクタ構造を用いて調べた実施例を図1?4に従い説明する。」

「【0031】次に、強誘電体としてYMnO_(3) 薄膜を用いたMFMIS構造について説明する。図3は本実施例であるMFMIS構造の断面模式図である。上記と同様なPｔ(10)/Ta(9)/SiO_(2) (8)/Si基板(7)上に、膜厚100nmのYMnO_(3) 膜11をゾルゲル法によって形成した。作製条件は上記と同様である。その後、強誘電体膜11上に真空蒸着法で膜厚100nmのPｔ上部電極12を形成した。最後に、フォトリソグラフィーとイオンミリングによりPｔ上部電極12、YMnO_(3) 膜11、下部Pｔ電極10、Ta膜9、SiO_(2) 膜8、を一括してSi基板7の表面までエッチングした。この加工により作製したキャパシタサイズは100μm×100μmの矩形である。」

「【0035】表3に本発明のよる各薄膜を用いたMFMIS構造(Pｔ/Ta/SiO_(2) /Si基板)でのしきい値電圧シフトΔVｔh量を示す。」

「【0040】＜実施例2＞本発明の強誘電体材料を適用したMFIOS構造について、いわゆるバラクタ構造を用いて調べた実施例を図5?7に従い説明する。
【0041】以下では、強誘電体膜としてYMnO_(3)薄膜を用いたMFIOS構造について説明する。図5は本実施例のMFIOS構造の断面模式図である。ｐ型で抵抗率が50Ωcm(ドーパント:ホウ素)のSi(100)基板13にシリコン酸化膜14を10nmの膜厚でドライ熱酸化により形成する。これを基板として用いた。上記基板上に、バッファ膜15としてY_(2)O_(3)膜をRF-マグネトロンスパッタ法により作製した。ベースプレッシャー2×10^(-7)Tｏｒｒまで、真空排気した後、基板温度を600℃、RFパワー100ｗ、ガス圧2mTｏｒｒ、Aｒ/O_(2)=8:2の条件で成膜した。得られた膜厚は、20nmであった。Y_(2)O_(3)膜をX線回折により調べたところ、無配向の多結晶膜であった。
【0042】前記バッファ膜15上に、強誘電体膜16として膜厚100nmのYMnO_(3)膜をゾルゲル法によって形成した。作製方法は、実施例1に記載した方法と同様である。膜厚20nmの多結晶Y_(2)O_(3)膜をバッファとして用いたことにより、結晶化したYMnO_(3)膜が得られた。」

「【0045】このMFIOS構造において、上部電極と基板裏面間に信号を印加することにより、C-V特性を測定し、しきい値電圧のシフトΔVｔhを求めた。測定条件は、実施例1と同様である。上記の測定条件の下でC-V測定を行ったところ、図7に示すように、強誘電体の分極によるD-Eヒステリシスループに対応するC-Vヒステリシスル-プが観測された。測定バイアス=±1.7Vのとき、このC-Vヒステリシスからしきい値電圧のシフトを求めるとΔVｔh=1.0Vが得られ、強誘電体の分極によるメモリ効果が確認された。
【0046】同様に、EｒMnO_(3) 、HｏMnO_(3) 、TmMnO_(3) 、YbMnO_(3) 、LｕMnO_(3) 薄膜を用いてMFIOS構造を作製し、C-V特性を評価したところいずれの場合でもC-Vヒステリシスが得られ、強誘電体の分極によるメモリ効果が確認された。表3に各薄膜を用いたMFIOS構造(Y_(2) O_(3) (15)/SiO_(2) (14)/Si基板(13))でのしきい値電圧シフトΔVｔh量を示す。」

段落【0036】の表3には、(MFMISの)構造がPｔ/Ta/SiO_(2) /Siの場合に、強誘電体の材料としてTmMnO_(3) 、LｕMnO_(3) 薄膜を採用したときに、それぞれのしきい値電圧シフトΔVｔh量が、0.9V、0.9Vとなることが記載されており、(MFIOSの)構造がY_(2)O_(3)/SiO_(2)/Siの場合に、強誘電体の材料としてEｒMnO_(3) 、TmMnO_(3) 、LｕMnO_(3) 薄膜を採用したときに、それぞれのしきい値電圧シフトΔVｔh量が、0.9V、0.8V、0.7Vとなることが記載されている。

(4-4)判断についてのまとめ
以上、検討したとおり、補正発明は、周知例1、2に記載された周知の技術を勘案することにより、引用発明1、引用発明2及び引用発明3に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

(5)独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第6項において準用する同法第126条第5項(平成23年法律第63号改正附則第2条第18項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第6項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定の適否についてのむすび
以上検討したとおり、本件補正は、特許法第17条の2第6項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

よって、原審において、平成23年3月16日付けでなされた、平成23年1月7日に提出された手続補正書による補正の却下の決定は、妥当なものである。

第3.本願発明について

1.本願発明
以上のとおり、平成23年1月7日に提出された手続補正書による補正の却下の決定は妥当なものであるから、本願の請求項1?5に係る発明は、平成22年10月18日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。

2.引用刊行物に記載された発明
一方、いずれも本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である、特開2003-288783号公報(引用例1)、特開2001-24163号公報(引用例2)及び特開2005-78765号公報(引用例3)には、各々上記第2.4.(2)に記載したとおりの発明(引用発明1、2及び3)が記載されているものと認められる。

3.対比・判断
前記第2.2.(1)と前記第2.3.(1)で検討したように、補正発明は、本願発明の「該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与える程度の大きさに抑えること」を、「該強誘電体ゲートトランジスタに多値記憶を書き込む際のすべての印加電圧を強誘電体に非飽和分極状態を与え、かつ、強誘電体の分極量は強誘電体ゲートトランジスタのしきい値に1V未満の変化を与える程度の大きさに抑えること」に限定しようとしたものである。逆に言えば、本件補正前の発明(本願発明)は、補正発明から、上記の限定を省いたものである。
そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記第2.4.において検討したとおり、引用発明1、引用発明2及び引用発明3に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明1、引用発明2及び引用発明3に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-06-15 
結審通知日 2012-06-19 
審決日 2012-07-03 
出願番号 特願2008-243614(P2008-243614)
審決分類 P 1 8・ 121- ZB (G11C)
P 1 8・ 575- ZB (G11C)
最終処分 不成立  
前審関与審査官 高野 芳徳、加藤 俊哉  
特許庁審判長 池渕 立
特許庁審判官 小野田 誠
西脇 博志
発明の名称 半導体不揮発記憶装置  

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