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| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない(前置又は当審拒絶理由) H01L 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L |
|---|---|
| 管理番号 | 1261963 |
| 審判番号 | 不服2010-21267 |
| 総通号数 | 154 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-10-26 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2010-09-22 |
| 確定日 | 2012-08-13 |
| 事件の表示 | 特願2003-112457「MIS電界効果トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成16年11月11日出願公開,特開2004-319808〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
第1 手続の経緯 本願は,平成15年4月17日の出願であって,平成21年5月27日付けの最後の拒絶理由通知に対して,同年7月28日に意見書及び手続補正書が提出されたが,前記同年7月28日付け手続補正書でした補正は,平成22年6月23日付けで却下されるとともに,同日付けで拒絶査定がされ,これに対し,同年9月22日に審判請求がされるとともに手続補正書が提出され,さらに,前置審査における同年10月22日付けの最後の拒絶理由通知に対して,同年12月22日に意見書及び手続補正書が提出されたものである。 その後,当審における平成23年12月2日付けの審尋に対して,平成24年1月17日に回答書が提出されている。 第2 補正の却下の決定 [補正却下の決定の結論] 平成22年12月22日に提出された手続補正書による補正を却下する。 [理由] 1 本件補正の内容 平成22年12月22日に提出された手続補正書による補正(以下「本件補正」という。)は,特許請求の範囲の補正を含むものであり,その内容は以下のとおりである。 〈補正事項a〉 補正前の請求項1の「単一のエピタキシャル半導体層」を,補正後の請求項1の「単一の完全空乏型のエピタキシャル半導体層」と補正する。 〈補正事項b〉 補正前の請求項2の「前記凸状構造のエピタキシャル半導体層の径より幅広い導電膜」を,補正後の請求項2の「前記凸状構造のエピタキシャル半導体層の径より幅広い柱状構造の導電膜」と補正する。 〈補正事項c〉 明細書の段落【0004】を,請求項1の補正と対応するように補正する。 2 新規事項の追加の有無,及び補正の目的の適否について (1)補正事項aについて ア 補正後の請求項1の「単一の完全空乏型のエピタキシャル半導体層」は,本願の願書に最初に添付した明細書(段落【0005】,【0006】等)に記載されているから,補正事項aは,本願の願書に最初に添付した明細書又は図面(以下「当初明細書等」という。)のすべての事項を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって,補正事項aは,当初明細書等に記載された事項の範囲内においてなされたものであるから,特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。 イ 補正事項aは,補正前の請求項1に係る発明の発明特定事項である「単一のエピタキシャル半導体層」について技術的限定を加えるものであるから,特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって,補正事項aは,特許法第17条の2第4項に規定する要件を満たす。 (2)補正事項bについて ア 補正事項bにより補正された事項は,本願の願書に最初に添付した図面の図1等に記載されているものと認められるから,補正事項bは,当初明細書等のすべての事項を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって,補正事項bは,当初明細書等に記載された事項の範囲内においてなされたものであるから,特許法第17条の2第3項に規定する要件を満たす。 イ 補正事項bは,補正前の請求項2に係る発明の発明特定事項である「前記凸状構造のエピタキシャル半導体層の径より幅広い導電膜」について技術的限定を加えるものであるから,特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって,補正事項bは,特許法第17条の2第4項に規定する要件を満たす。 (3)補正事項cについて 補正事項cは,補正事項aと同様に,当初明細書等のすべての事項を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって,補正事項cは,当初明細書等に記載された事項の範囲内においてなされたものであるから,特許法第17条の2第3項に規定する要件を満たす。 (4)小括 以上のとおりであるから,本件補正は特許法第17条の2第3項及び第4項の規定を満たすものである。 そして,本件補正は,特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから,本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項に規定する独立特許要件を満たすか)どうかについて,以下において更に検討する。 3 独立特許要件についての検討 (1)本願補正発明 本件補正後の請求項1に係る発明(以下「本願補正発明」という。)は,次のとおりである。 「【請求項1】 半導体基板と,前記半導体基板の一部に選択的に積層された凸状構造(柱状構造あるいは筒状構造)の単一の完全空乏型のエピタキシャル半導体層と,前記凸状構造のエピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と,少なくとも前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記凸状構造のエピタキシャル半導体層の底部に設けられたソース領域(あるいはドレイン領域)と,前記ドレイン領域(あるいはソース領域)の一部側面を除く,前記凸状構造のエピタキシャル半導体層の残りの全側面にゲート絶縁膜を介して設けられたゲート電極と,前記ドレイン領域,前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなることを特徴とするMIS電界効果トランジスタ。」 (2)引用例の表示 引用例1.特開平1-202865号公報 (3)引用例1の記載と引用発明 (3-1)引用例1の記載 前置審査における拒絶理由に引用された,本願の出願前に日本国内において頒布された刊行物である,特開平1-202865号公報(以下「引用例1」という。)には,「半導体装置およびその製造方法」(発明の名称)に関して,第1図,第2図とともに,次の記載がある。 ア 特許請求の範囲 ・「1. 半導体基板と, 前記半導体基板表面に形成された第1導電型の第1の不純物領域と, 前記第1の不純物領域上に成長し,第2導電型の不純物を添加された単結晶シリコン層と, 前記単結晶シリコン層表面に形成された第1導電型の第2の不純物領域と, 前記単結晶シリコン層側面周囲にゲート酸化膜を介して形成されたゲート電極と, 前記第1の不純物領域,前記第2の不純物領域,および前記ゲート電極にそれぞれ接続された金属配線層と を有することを特徴とする半導体装置。」(1頁左下欄5?17行) イ 発明の背景等 ・「(産業上の利用分野) 本発明は半導体装置およびその製造方法に係り,特にMOS FET(Meｔal Oｘide Semicｏndｕcｔｏｒ Field Effecｔ Tｒanｓiｓｔｏｒ)およびその製造方法に関する。」(2頁左上欄14?18行) ・「(発明が解決しようとする課題) このように,従来のMOS FETおよびその製造方法においては,一方でゲート長を短くすることには微細パターン形成の技術水準による制約があり,また他方,集積度を上げるためにはゲート幅を長くとることもできず,従って電流駆動力を上げることができないという問題があった。また,ソース領域およびドレイン領域に接続される配線の自由度が小さいという問題もあった。 本発明は上記事情を考慮してなされたもので,微細パターン形成の技術水準に制約されることなく微細なゲート長を実現し,またゲート幅を実効的に増大させ,さらにソース領域およびドレイン領域に接続される配線の自由度を増加させる半導体装置およびその製造方法を提供することを目的とする。」(2頁左下欄17行?同頁右下欄12行) ウ 実施例 ・「(実施例) 本発明の一実施例による半導体装置の断面を第1図に示す。P型シリコン基板からなる半導体基板1上に素子分離のためのシリコン酸化膜11が形成され,素子領域を分離している。素子領域の半導体基板1表面には,砒素Aｓまたは燐Pを添加したN^(+)不純物領域2が形成されている。このN^(+)不純物領域2上の所定の場所に,ボロンBを濃度5×10^(16)?2×10^(17)cm^(-3)程度添加したP型単結晶シリコン層5が成長している。この単結晶シリコン層5表面には,砒素Aｓまたは燐Pを添加したN^(+)不純物領域6が形成されている。 そしてN^(+)不純物領域2,6は,MOS FETのソース領域およびドレイン領域を構成し,単結晶シリコン層5周囲側面は,MOS FETのチャネル領域となっている。また単結晶シリコン層5に添加されている上記ボロンB濃度は,MOS FETのゲート酸化膜の膜厚が50?250Å程度で,NチャネルMOS FETの閾値電圧が0.8V程度になる濃度である。 単結晶シリコン層5側面周囲には,ゲート酸化膜8を介して,燐Pを添加した多結晶シリコン層からなるゲート電極14が形成されている。さらにソース領域,ドレイン領域としてのN^(+)不純物領域2,6および多結晶シリコン層からなるゲート電極8は,それぞれアルミニウムAlからなる金属配線層15,16,17に接続されている。」(3頁左下欄1行?同頁右下欄7行) ・「次に,本発明の一実施例による半導体装置の製造方法を第2図を用いて説明する。P型シリコン基板からなる半導体基板1表面に,砒素Aｓまたは燐Pをイオン注入して,N^(+)不純物領域2を形成する。そしてCVD(Chemical Vaｐｏｒ Deｐｏｓiｔiｏn)法を用いて全面にシリコン酸化膜3を堆積した後,N^(+)不純物領域2上の所定の場所にホール4を開孔する(第2図(a))。 次いで気相成長法を用いて,開孔したホールにのみ選択的に単結晶シリコン層5を成長させる。このとき成長させる単結晶シリコン層5にはボロンBを濃度5×10^(16)?2×10^(17)cm^(-3)程度添加している。この単結晶シリコン層5周囲側面がMOS FETのチャネル領域となり,単結晶シリコン層5に添加した上記ボロンB濃度は,MOS FETのゲート酸化膜の膜厚が50?250Å程度で,NチャネルMOS FETの閾値電圧が0.8V程度になる濃度である(第2図(b))。 次いで全面に砒素Aｓまたは燐Pをイオン注入して,単結晶シリコン層5表面にN^(+)不純物領域6を形成する(第2図(c))。このN^(+)不純物領域6および半導体基板1表面に形成されたN^(+)不純物領域2が,MOS FETのソース領域およびドレイン領域となる。続いて弗酸等を用いてシリコン酸化膜3をエッチング除去した後,全面に薄いシリコン酸化膜7を形成する。単結晶シリコン層5側面周囲に形成されたこのシリコン酸化膜7が,MOS FETのゲート酸化膜8となる(第2図(d))。 次いで全面に燐Pを混入させた多結晶シリコン層を堆積し,所定の場所に形成されたレジスト等をマスクにしてエッチバックすることにより,シリコン酸化膜7上の凹部内に埋め込まれた多結晶シリコン層9を形成する(第2図(e))。 次いで全面にシリコン窒化膜等の酸化防止膜を堆積した後,選択的にエッチングして,素子領域上にのみ酸化防止膜10を形成する。この酸化防止膜10をマスクとして多結晶シリコン層9の酸化を行ない,素子分離領域に素子分離のためのシリコン酸化膜11を形成する(第2図(f))。そして酸化防止膜10を除去した後,露出している多結晶シリコン層9上面を酸化してシリコン酸化膜12を形成する。このとき単結晶シリコン層は多結晶シリコン層に比べて酸化されにくいために,N^(+)不純物領域6上には薄いシリコン酸化膜13しか形成されない。なおここで,単結晶シリコン層5側面周囲にゲート酸化膜8を介して残存している多結晶シリコン層9が,MOS FETのゲート電極14となる(第2図(g))。 次いでN^(+)不純物領域2上のシリコン酸化膜11の所定の場所およびゲート電極14上のシリコン酸化膜13の所定の場所にそれぞれコンタクトホールを開孔し,また同時にN^(+)不純物領域6上のシリコン酸化膜13を除去する。そしてソース領域,ドレイン領域としてのN^(+)不純物領域2,6およびゲート電極7にそれぞれ接続されるアルミニウムAlからなる金属配線層15,16,17を形成する(第2図(h))。」(3頁右下欄8行?4頁左下欄6行) エ 発明の効果 ・「[発明の効果] 以上の通り本発明によれば,微細なゲート長を実現し,またゲート幅を実効的に増大させ,さらに配線の自由度を増加させることにより,半導体装置の高速化,高集積化を図ることができる。」(4頁右下欄18行?5頁左上欄2行) (3-2)引用発明 上記ア?エによれば,引用例1には,次の発明(以下「引用発明」という。)が記載されているといえる。 「半導体基板1と, 前記半導体基板1表面に形成されたN^(+)不純物領域2からなるソース領域と, 前記N^(+)不純物領域2上に選択的に成長し,P型の不純物を添加された単結晶シリコン層5と, 前記単結晶シリコン層5表面に形成されたN^(+)不純物領域6からなるドレイン領域と, 前記単結晶シリコン層5側面周囲にゲート酸化膜8を介して形成された多結晶シリコン層9からなるゲート電極であり,前記単結晶シリコン層5側面周囲に露出している前記多結晶シリコン層9上面を酸化してシリコン酸化膜12を形成した前記ゲート電極と, 前記ソース領域,前記ドレイン領域,および前記ゲート電極にそれぞれ接続された金属配線層15?17と を有することを特徴とするMOS FET。」 (4)対比 次に,本願補正発明と引用発明とを対比する。 ア 引用発明の「選択的に成長し」た「単結晶シリコン層5」は,本願補正発明の「凸状構造(柱状構造あるいは筒状構造)の単一の」「エピタキシャル半導体層」に対応するので,引用発明の「前記N^(+)不純物領域2上に選択的に成長し,P型の不純物を添加された単結晶シリコン層5」は,本願補正発明の「前記半導体基板の一部に選択的に積層された凸状構造(柱状構造あるいは筒状構造)の単一の」「エピタキシャル半導体層」に相当する。 イ 引用発明の「前記単結晶シリコン層5表面に形成されたN^(+)不純物領域6からなるドレイン領域」は,本願補正発明の「前記凸状構造のエピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)」に相当する。 ウ 引用発明の「前記半導体基板1表面に形成されたN^(+)不純物領域2からなるソース領域」は,本願補正発明の「少なくとも前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して」「設けられたソース領域(あるいはドレイン領域)」に相当する。 エ 引用発明の「多結晶シリコン層9上面を酸化してシリコン酸化膜12を形成した」部分には,多結晶シリコン層9が存在しなくなっているから,引用発明の「前記単結晶シリコン層5側面周囲に露出している前記多結晶シリコン層9上面を酸化してシリコン酸化膜12を形成した前記ゲート電極」は,本願補正発明の「前記ドレイン領域(あるいはソース領域)の一部側面を除く,前記凸状構造のエピタキシャル半導体層の残りの全側面に」「設けられたゲート電極」に対応する。したがって,引用発明の「前記単結晶シリコン層5側面周囲にゲート酸化膜8を介して形成された多結晶シリコン層9からなるゲート電極であり,前記単結晶シリコン層5側面周囲に露出している前記多結晶シリコン層9上面を酸化してシリコン酸化膜12を形成した前記ゲート電極」は,本願補正発明の「前記ドレイン領域(あるいはソース領域)の一部側面を除く,前記凸状構造のエピタキシャル半導体層の残りの全側面にゲート絶縁膜を介して設けられたゲート電極」に相当する。 オ 引用発明の「前記ソース領域,前記ドレイン領域,および前記ゲート電極にそれぞれ接続された金属配線層15?17」は,本願補正発明の「前記ドレイン領域,前記ソース領域及び前記ゲート電極に配設された配線体」に相当する。 カ 引用発明の「MOS FET」は,本願補正発明の「MIS電界効果トランジスタ」に相当する。 そうすると,本願補正発明と引用発明の一致点と相違点は,次のとおりとなる。 《一致点》 「半導体基板と,前記半導体基板の一部に選択的に積層された凸状構造(柱状構造あるいは筒状構造)の単一のエピタキシャル半導体層と,前記凸状構造のエピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と,少なくとも前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して設けられたソース領域(あるいはドレイン領域)と,前記ドレイン領域(あるいはソース領域)の一部側面を除く,前記凸状構造のエピタキシャル半導体層の残りの全側面にゲート絶縁膜を介して設けられたゲート電極と,前記ドレイン領域,前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなることを特徴とするMIS電界効果トランジスタ。」 《相違点》 《相違点1》 本願補正発明は,「完全空乏型のエピタキシャル半導体層」を有するのに対して,引用発明は,本願補正発明の「エピタキシャル半導体層」に対応する「選択的に成長し」「た単結晶シリコン層5」を有するものの,完全空乏型かどうか不明である点。 《相違点2》 本願補正発明は,「前記凸状構造のエピタキシャル半導体層の底部に設けられたソース領域(あるいはドレイン領域)」を有するのに対して,引用発明は,「前記半導体基板1表面に形成されたN^(+)不純物領域2からなるソース領域」を有するものである点。 (5)相違点1,2についての判断 (5-1)相違点1について ア 以下の周知文献1や拒絶理由通知で引用した文献2(以下「周知文献2」という。)に記載されているように,シリコン基板表面に対して垂直方向にチャネルを有する縦型MOS半導体装置において,完全空乏型とすることは,周知の技術である。 周知文献1:特開平4-294585号公報 周知文献1(特に,段落【0004】,【0020】,及び,図10(a)の記載を参照。)には,「薄膜SOI基板等に形成したMOS型半導体装置において基板部分が完全に空乏化することにより素子特性が向上することが見いだされており,こうした完全空乏化デバイスの研究が行われている。」(段落【0003】),「このような占有面積の小さなデバイス,完全空乏化デバイスや2ゲートデバイスの実現には様々な方法が試みられているが,その一つの方法として,シリコン基板表面に対して垂直方向にチャネルを有する縦型MOS半導体装置を用いる方法がある。すなわち,チャネルをシリコン基板表面に対して垂直方向に形成することにより,チャネル長を短くしたり,チャネル幅を小さくしなくても占有面積を減少させることができる。また,チャネル領域の周囲にゲート電極を容易に形成することができ,チャネル領域を十分細い柱状にすることにより基板部分を完全に空乏化することができる。」(段落【0004】),「なお,本実施例図5における溝は図10(a)のようにシリコン柱5の周囲すべてに形成されてもよく,また,図10(b)のようにシリコン柱5の相対する2つの側面に沿って形成されてもよい。図10(a)の場合には,チャネルはシリコン柱5の周囲に形成され,シリコン柱が十分細ければ空乏層が重なり合い,完全空乏化デバイスとなる。」(段落【0020】)との記載がある。 周知文献2:特開平5-136374号公報(拒絶理由通知で引用) 周知文献2(特に,段落【0080】,図1の記載を参照。)には,「本発明によるトランジスタのチャネル領域では,ゲート電極の対向部分に挟まれたチャネル領域の対向部分方向の幅(d_(3) )と,チャネル領域の半導体の不純物濃度とが以下のように決定される。つまり,ゲート電圧がOFF時であっても対向部分の両側から伸びる空乏層がつながり空乏化するように適宜選択される。具体的にはゲート電極の対向部分方向のチャネル領域の幅をd_(3) ,同方向に両側から伸びる空乏層の幅をWとしたときd_(3) ≦Wという関係を満足するようにする。これは両対向電極間のチャネル領域が空乏層化していると,反転層が形成されるレベルまでゲート電圧を上昇しても前記チャネル領域内部にかかる電界が緩和されて素子の特性が向上する」(段落【0080】)ことが,記載されている。 イ そして,基板部分を「完全空乏型」とすると,トランジスタの素子特性が向上することは,当業者において自明のことであるから,引用発明の「選択的に成長し,P型の不純物を添加された単結晶シリコン層5」に上記周知技術を適用して,「完全空乏型」とすることは,当業者が直ちに想到し得ることである。 ウ したがって,引用発明において,本願補正発明のごとく「選択的に積層された凸状構造(柱状構造あるいは筒状構造)の単一の完全空乏型のエピタキシャル半導体層」を有するようになすことは,当業者が適宜なし得たことである。 (5-2)相違点2について ア 引用例1の「P型シリコン基板からなる半導体基板1表面に,砒素Aｓまたは燐Pをイオン注入して,N^(+)不純物領域2を形成する。」(3頁右下欄9?12行),「次いで気相成長法を用いて,開孔したホールにのみ選択的に単結晶シリコン層5を成長させる。」(3頁右下欄16?17行),「そして酸化防止膜10を除去した後,露出している多結晶シリコン層9上面を酸化してシリコン酸化膜12を形成する。」(4頁右上欄9?11行)という一連の製造方法に関する記載を参照すると,引用発明は,「前記N^(+)不純物領域2上に選択的に成長し,P型の不純物を添加された単結晶シリコン層5」を形成した後に,「前記単結晶シリコン層5側面周囲にゲート酸化膜8を介して形成された多結晶シリコン層9からなるゲート電極であり,前記単結晶シリコン層5側面周囲に露出している前記多結晶シリコン層9上面を酸化してシリコン酸化膜12を形成した前記ゲート電極」を形成していることは明らかである。 イ そして,一般に,「酸化」は酸化雰囲気での熱処理によって行うことが慣用手段であり,また,熱処理により不純物が拡散することは,当該技術分野の技術常識であるから,引用発明の「多結晶シリコン層9上面を酸化」する熱処理により,引用発明の「N^(+)不純物領域2」の不純物が拡散して,引用発明の「P型の不純物を添加された単結晶シリコン層5」の少なくとも底部に拡散層(拡散によりはい上がった不純物領域)が形成されることは,自明のことであると言える。 ウ なお,請求人は審尋の回答書において,「本願発明に引用文献2の技術を適用した場合,エピタキシャル成長半導体層は,はい上がったn^(+)型ソース領域で完全に満たされることになり,チャネル領域は形成できなくなります。」(2頁2?5行)などと主張するが,引用例1の第1図,第2図(h)の記載を参照すると,P型単結晶シリコン層5の底部には,N^(+)不純物領域2から拡散したN^(+)不純物層が明示されていないことから判断して,引用例1のP型単結晶シリコン層5の底部に,N^(+)不純物層領域2から熱処理により拡散してできるN^(+)不純物層は,わずかな厚さであると認められ,少なくとも,引用発明においては,P型単結晶シリコン層5がはい上がったN^(+)不純物領域で完全に満たされることはなく,その底部に所定の厚さのN^(+)不純物層が形成されるものと認められる。 エ そうすると,相違点2は実質的なものではなく,仮に,実質的なものであるとしても,引用発明の「半導体基板1表面に形成されたN^(+)不純物領域2からなるソース領域」に,引用発明の「単結晶シリコン層5側面周囲に露出している前記多結晶シリコン層9上面を酸化してシリコン酸化膜12を形成」する処理を行うことにより,本願補正発明のように,「前記凸状構造のエピタキシャル半導体層の底部に設けられたソース領域(あるいはドレイン領域)」を有するようになすことは,当業者が適宜なし得たことと認められる。 (6)小括 以上のとおり,上記相違点1,2に係る構成とすることは,当業者が適宜なし得たことである。 したがって,本願補正発明は,当該技術分野における周知の技術を勘案することにより,引用例1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条2項の規定により,特許出願の際独立して特許を受けることができないものである。 4 補正の却下の決定についてのまとめ 以上のとおりであるから,本件補正は,平成18年法律55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により,却下すべきものである。 第3 本願発明について 1 本願発明 以上のとおり,本件補正(平成22年12月22日に提出された手続補正書による補正)は却下されたので,本願の請求項1?3に係る発明は,平成22年9月22日に提出された手続補正書の請求項1?3に記載されたとおりのものであり,そのうち,請求項1に係る発明(以下「本願発明」という。)は,次のとおりである。 「【請求項1】 半導体基板と,前記半導体基板の一部に選択的に積層された凸状構造(柱状構造あるいは筒状構造)の単一のエピタキシャル半導体層と,前記凸状構造のエピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と,少なくとも前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記凸状構造のエピタキシャル半導体層の底部に設けられたソース領域(あるいはドレイン領域)と,前記ドレイン領域(あるいはソース領域)の一部側面を除く,前記凸状構造のエピタキシャル半導体層の残りの全側面にゲート絶縁膜を介して設けられたゲート電極と,前記ドレイン領域,前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなることを特徴とするMIS電界効果トランジスタ。」 2 引用例1の記載と引用発明 引用例1の記載と引用発明については,前記第2,3,(3-1)?(3-2)において認定したとおりである。 3 対比・判断 前記第2,2,(1)で検討したように,本願補正発明は,本件補正前の発明の「単一のエピタキシャル半導体層」を,「単一の完全空乏型のエピタキシャル半導体層」と限定したものである。逆に言えば,本件補正前の発明(本願発明)は,本願補正発明から,上記の「完全空乏型」の限定をなくしたものである。 そうすると,本願発明の構成要件をすべて含み,これをより限定したものである本願補正発明が,前記第2,3において検討したとおり,引用例1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,本願発明も,同様の理由により,引用例1に記載された発明に基づいて当業者が容易に発明をすることができたものである。 第4 結言 以上のとおり,本願発明は,引用例1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法29条第2項の規定により,特許を受けることができない。 したがって,本願は,他の請求項について検討するまでもなく,拒絶すべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2012-06-08 |
| 結審通知日 | 2012-06-19 |
| 審決日 | 2012-06-26 |
| 出願番号 | 特願2003-112457(P2003-112457) |
| 審決分類 |
P
1
8・
121-
WZ
(H01L)
P 1 8・ 575- WZ (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 松嶋 秀忠 |
| 特許庁審判長 |
齋藤 恭一 |
| 特許庁審判官 |
近藤 幸浩 西脇 博志 |
| 発明の名称 | MIS電界効果トランジスタ及びその製造方法 |