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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
管理番号 1262121
審判番号 不服2010-25849  
総通号数 154 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-10-26 
種別 拒絶査定不服の審決 
審判請求日 2010-11-16 
確定日 2012-08-20 
事件の表示 平成10年特許願第377030号「アクセス待ち時間を減少するため優先度とバースト制御を使用するトラフィック・コントローラ」拒絶査定不服審判事件〔平成11年12月14日出願公開、特開平11-345165〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続きの経緯
本願は、
1997年12月5日付けの欧州特許庁への出願(出願番号:97402958.9)、及び、
1998年4月29日付けのフランス国での出願(出願番号:9805423)に基づく優先権主張を伴って、
平成10年12月7日付けで、特許法第36条の2第1項の外国語書面及び外国語要約書面が添付されて、我が国での出願がなされたものであって、
平成11年2月8日付けで同法同条第2項に定める翻訳文が提出されると共に、同日付けで手続補正書が提出され、
平成17年12月7日付けで審査請求がなされ、
平成20年6月2日付けで拒絶理由通知(同年同月6日発送)がなされ、
同年12月8日付けで意見書が提出されると共に、同日付けで手続補正書が提出され、
平成21年11月19日付けで拒絶理由通知(同年同月24日発送)がなされ、
平成22年5月24日付けで意見書が提出されると共に、同日付けで手続補正書が提出され、
同年7月12日付けで拒絶査定(同年同月16日発送)がなされ、
同年11月16日付けで審判請求がされると共に、手続補正書が提出されたものである。

なお、
平成23年1月17日付けで特許法第164条第3項に定める報告(前置報告)がなされ、
同年7月25日付けで当該報告に対する意見を求める旨の審尋(同年同月26日発送)がなされ、これに対して
平成24年1月26日付けで回答書が提出されている。

2.本願発明の認定
本願の請求項1に係る発明(以下「本願発明」と言う。)は、上記平成22年11月16日付けの手続補正書により補正された特許請求の範囲の請求項1に記載されたとおりの次のものと認める。

「メモリをアクセスする複数個の要求に応答するメモリ・トラフィック・アクセス・コントローラにおいて、
複数個の要求の各々に対して、要求に対応する初期優先度値を関係付ける回路と、
ビデオ・データを記憶する記憶回路からの、前記記憶回路の空き具合のレベルを表わす指標に応答して、複数個の要求の内の全てではないが幾つかの要求に対する初期優先度値を異なる優先度値に変更する回路と、
複数個の要求の内の最高の優先度値を有する要求に応答してメモリのアクセスを生じさせる信号を出力する回路と、
を含む、メモリ・トラフィック・アクセス・コントローラ。」

3.先行技術
本願の出願前であるとともに上記欧州特許庁への出願よりも前に頒布され、原査定の拒絶の理由である上記平成21年11月19日付けの拒絶理由通知書の理由3において引用された、下記引用文献には、それぞれ、下記の引用文献記載事項が記載されている。(下線は当審付与。)
なお、該拒絶理由通知書においては、引用文献2.として、本来は「国際公開第96/41256号」と記載すべきであったところ、これを誤り「国際公開第96/41326号」と記載されているが、該拒絶理由通知書に応答する平成22年5月24日付け意見書や本件審判請求書の内容からみて、出願人及び請求人は「国際公開第96/41256号」と正しく読み変えて対応していることは明らかである。


<引用文献1>
特開平7-200386号公報(平成7年8月4日出願公開)

<引用文献記載事項1-1>
「【請求項1】 共有メモリに対する複数の装置からのアクセス要求に対し、単一の装置を選択する共有メモリのアクセス制御装置であって、
各装置からのアクセス要求が開始してから経過した時間をカウントするカウント手段と、
各装置からのアクセス要求に対して複数の優先度のうちのいずれかを割当てる優先度設定手段と、
この優先度設定手段に対し、初期の優先度を設定する初期優先度設定手段と、
前記カウント手段のカウント値にしたがって、前記優先度設定手段に設定されている優先度を、現在設定されている優先度よりも上位の優先度に変更する優先度変更手段と、
前記優先度設定手段で優先度の割当てられたアクセス要求のうち、同一の優先度のものから単一のアクセス要求を選択する、それぞれの優先度に対応して設けられる複数の優先度制御手段と、
これら複数の優先度制御手段が選択した結果のうち、最も優先度の高い優先度制御手段の結果を選択する選択手段と、
を具備したことを特徴とする共有メモリのアクセス制御装置。」

<引用文献記載事項1-2>
「【0033】コントロールパネル12は、本装置の動作モードやパラメータを設定する操作部と、システムの状態、または、システム基本ユニット2のページメモリに格納された画像イメージを表示する表示部から構成される。」

<引用文献記載事項1-3>
「【0219】図30は、転送チャンネル選択回路を示すもので、優先度設定回路931、優先度制御回路932,933、および、セレクト回路934によって構成されている。すなわち、まず、リクエスト信号は、優先度設定回路931によって高優先度リクエスト信号、および、低優先度リクエスト信号に振り分けられる。振り分けられたリクエスト信号は、それぞれの優先度ごとに優先度制御回路932,933でラウンドロビンで調停が行なわれる。
【0220】ただし、調停は、高優先度のリクエスト信号がある場合には、高優先度の優先度制御回路932で行なわれ、その結果が転送チャンネルとしてセレクト回路934を介して出力される。このとき、低優先度の優先度制御回路933は何も動作しない。高優先度のリクエストが1つもなく、低優先度のリクエスト信号がある場合、低優先度の優先度制御回路933において調停が行なわれ、その結果が転送チャンネルとしてセレクト回路934を介して出力される。
【0221】図31は、ラウンドロビンで調停を行なった場合の同一優先度内の優先度の遷移を示している。すなわち、データ転送を実行したチャンネルの優先度が次の調停サイクルにおいては一番低くなるものである。つまり、同一優先度内で複数のリクエストが同時に発生した場合、同一優先度内の優先度にしたがって順番に選択されるため、どのチャンネルも平等にアクセス権を得ることができる。
【0222】図32は、優先度設定回路931を示すもので、優先度選択回路961、オア回路962、コンパレータ964、および、待ち時間カウンタ966によって構成されている。なお、図32は、リクエストチャンネル1つ当りの回路で、実際には各チャンネルに対し同様の回路で構成されている。
【0223】まず、各チャンネルに対しリクエストの優先度の設定を行なう。優先度[n]963は、低優先度を設定した場合にローレベル信号を出力し、優先度を設定した場合にハイレベル信号を出力する。低優先度のチャンネルに対しては、待ち時間を設定する。これは、待ち時間カウンタ966のカウント値と比較するための値を、待ち時間設定値965として設定する。
【0224】待ち時間カウンタ966は、その初期状態は「0」にクリアされており、リクエスト信号の立上がりを検出するとカウントアップを開始する。カウントアップの周期は、1回の転送ごとに行なうこともできるし、システムクロックを任意の周期で分周したものを使用することもできる。つまり、この周期を単位として、待ち時間設定値を設定することができる。
【0225】また、待ち時間カウンタ966は、そのチャンネルに対する応答信号BDACK[n]によって「0」にクリアされ、以後、次のリクエスト信号の立上がりを検出するまでカウントアップを停止する。
【0226】優先度[n]963に高優先度を設定した場合は、オア回路962によって、優先度選択回路961に優先度選択信号としてハイレベル信号が入力されるため、リクエスト信号は常に高優先度リクエスト信号として出力される。優先度[n]963に低優先度を設定した場合、優先度選択信号はコンパレータ964の出力によって決定する。
【0227】仮に、待ち時間カウンタ966のカウントアップを1回転送ごとに行ない、待ち時間設定値965を「4」と設定する。また、このとき、高優先度の転送のために、低優先度の転送ができない状況だとすると、このチャンネルのリクエスト信号によって、待ち時間カウンタ966がカウントアップを開始し、高優先度の転送が1回行なわれるごとに1づつカウントアップされて行く。
【0228】そして、5回の転送の後、待ち時間カウンタ966の値が「5」に達すると、コンパレータ964の出力がハイレベルに変化し、リクエスト選択回路が高優先度に切換わり、このチャンネルのリクエスト信号は高優先度リクエスト信号として出力される。
【0229】高優先度内では、ラウンドロビンで調停が行なわれるため、数巡の後、このチャンネルのリクエストは受付けられ、転送が行なわれる。転送が受付けられると、応答信号としてBDACK[n]を受取るため、待ち時間カウンタ966は初期化され、優先度選択信号は低優先度に戻る。
【0230】図33は、高優先度の優先度制御回路932を示し、図34は、低優先度の優先度制御回路933を示している。なお、高優先度の優先度制御回路932と、低優先度の優先度制御回路933は同じ構成であるので、両者を同時に説明する。
【0231】優先度制御回路932(933)は、バレルシフタ901,902(921,922)、優先度セレクタ903(923)、エンコーダ904(924)、D形ラッチ905(925)、および、オア回路906(926)によって構成されている。
【0232】すなわち、初期優先度は、リクエスト信号BDRQHI[0](BDRQLO[0])が最も高く、リクエスト信号BDRQHI[7](BDRQLO[7])が最も低くなっている。右シフト専用のバレルシフタ901(921)は1つ前のデータ転送を許可された分、リクエスト信号を右シフトして出力する。
【0233】優先度セレクタ903(923)は、たとえば、図35に示すように、ゲート回路911?917によって構成されており、複数の転送リクエストから転送する唯一のチャンネルを選択し、出力する。
【0234】優先度セレクタ903(923)の入力D7?D0のうち、D0の優先度が最も高く、D7の優先度が最も低い。優先度セレクタ903(923)は、優先度の最も高い入力(D0に最も近いリクエスト)のみをそのまま出力し、それ以外のリクエストを無視する。
【0235】左シフト専用のバレルシフタ902(922)は、右シフト専用のバレルシフタ901(921)で右シフトされた転送チャンネルのリクエストを元の位置に戻す働きをする。この左シフト専用バレルシフタ902(922)の出力がDMA応答信号BDACKHI[7]?[0](BDACKLO[7]?[0])となる。
【0236】また、左シフト専用のバレルシフタ902(922)の出力は、エンコーダ904(924)によって3ビットのバイナリデータにエンコードされ、次の調停サイクルにおけるバレルシフタ901,902(921,922)のシフト量として、D形ラッチ905(925)へラッチされる。
【0237】各リクエスト信号BDRQHI[7]?[0](BDRQLO[7]?[0])は、オア回路906(926)によって論理和がとられ、優先度制御回路932(933)に1つでもリクエスト信号があることを示す信号BDRQHI(BDRQLO)を生成する。
【0238】図36は、セレクト回路934を示すもので、BDACK信号セレクタ941、および、D形ラッチ942によって構成されている。すなわち、BDACK信号セレクタ941、および、D形ラッチ942により、高優先度のリクエスト信号がある場合(BDRQHI信号がアクティブ)には、高優先度の優先度制御回路932で調停が行なわれ、その結果が転送チャンネルおよびDMA応答信号として出力される。高優先度のリクエストが1つもなく、低優先度のリクエスト信号がある場合、低優先度の優先度制御回路933において調停が行なわれ、その結果が転送チャンネルおよびDMA応答信号として出力される。」


<引用文献2>
国際公開第96/41256号(1996年12月19日国際公開。特表2001-508183号公報(以下、単に「公表公報」と記す。)に対応。)

<引用文献記載事項2-1>
「A data processing apparatus, comprising:
a dynamic random access memory (DRAM);
a DRAM controller sequencer coupled to said DRAM;
a display first-in-first-out (FIFO) module coupled to said DRAM controller sequencer and comprising:
a first-in-first-out device (FIFO),
determining means for determining a FIFO data level of the FIFO,
first comparator means, responsive to said determining means, for comparing the FIFO data level against a predetermined low threshold value,
second comparator means, responsive to said determining means, for comparing the FIFO data level against a predetermined high threshold value,
counter means for counting the number of addresses that have been latched by the DRAM controller sequencer for sending to said DRAM and for providing an output whenever a predetermined number has been counted,
first generator means, responsive to said first comparator means and said counter means, for issuing a low priority request for data when the FIFO data level falls below or is equal to the low threshold value and for removing an issued low priority request for data when said counter means provides the output and the FIFO data level determined by said determining means is greater than the low threshold value, and
second generator means, responsive to said second comparator means and said counter means, for issuing a high priority request for data when the FIFO data level falls below or is equal to the high threshold value and for removing an issued high threshold request for data when said counter means provides the output and the FIFO data level determined by said determining means is greater than the high threshold value; a display pipeline coupled to said display FIFO module; and
a display device, coupled to said display pipeline, for outputting the data.」(CLAMES 17.)
(公表公報の対応箇所:「データ処理装置において、次の構成を有することを特徴とする。
ダイナミックランダムアクセスメモリ(DRAM)、
前記DRAMに接続されたDRAMコントローラシーケンサ、
前記DRAMコントローラシーケンサに接続された先入れ先出し方式の(FIFO)表示モジュールであって、それは
先入れ先出し機構(FIFO)と、
前記FIFOのFIFOデータレベルを定める決定手段と、
前記決定手段に応じて、前記FIFOデータレベルをあらかじめ定められた低しきい値と比較する第1の比較手段と、
前記決定手段に応じて、前記FIFOデータレベルをあらかじめ定められた高しきい値と比較する第2の比較手段と、
前記DRAMに送るために前記DRAMコントローラシーケンサによってラッチされたアドレスの個数を数え、あらかじめ定められた数を数え終える度に出力を供給するカウンタ手段と、
前記第1の比較手段と前記カウンタ手段に応じて、前記FIFOデータレベルが前記低しきい値以下になるとデータを求める優先度の低い要求を出し、前記カウンタ手段が出力を供給し、前記決定手段によって定められた前記FIFOデータレベルが前記低しきい値より大きければ、データを求めて出された優先度の低い要求を取り消す第1のジェネレータ手段と、
前記第2の比較手段と前記カウンタ手段に応じて、前記FIFOデータレベルが前記高しきい値以下になるとデータを求める優先度の高い要求を出し、前記カウンタ手段が出力を供給し、前記決定手段によって定められた前記FIFOデータレベルが前記高しきい値より大きければ、データを求めて出された高しきい値要求を取り消す第2のジェネレータ手段とを有しており、
前記表示FIFOモジュールに接続された表示パイプライン、
前記表示パイプラインに接続されたデータを出力する表示装置。」(特許請求の範囲18)

<引用文献記載事項2-2>
「Background Art
In a DRAM interface, as shown in Fig. 1A, a plurality of modules, including a display FIFO 12', a CPU 14, a blit engine module 16, a half frame buffer logic module 18, and other modules, such as an nth module 20 are connected to a DRAM controller sequencer 22' which decides which one of the modules should be granted the access to a DRAM 24. The blit engine module controls block transfer of bitmap images to, from or within the DRAM. The half frame buffer logic module supports display on a dual scan LCD panel. A DRAM address generator 52 is connected to DRAM controller sequencer 22' and display FIFO module 12'. The DRAM address generator generates DRAM addresses to the DRAM controller sequencer. A CRT controller 50 controls DRAM address generator 52 and display pipeline 27. The CRT controller instructs the DRAM address generator when to start loading the FIFO. Display FIFO module 12' is connected between the DRAM controller sequencer 22' and a display pipeline 27 which is connected to a display device 26 such as a cathode ray tube (CRT) or liquid crystal display (LCD). Display FIFO module 12' is used for receiving and storing display data for the display device. When a FIFO in the display FIFO module is used to store display data received from DRAM 24, sometimes FIFO overrun may occur in which new data transferred to the FIFO exceeds its capacity so that some unread data in the FIFO will be overwritten by the new data. Also, FIFO underrun may occur when the FIFO runs out of display data and unintended data will be displayed on the display device. It is imperative to prevent both FIFO overrun and underrun conditions from occurring. At the same time, it is also desirable to improve the efficiency of the interaction between the various modules connected to the DRAM controller sequencer and the display FIFO module. For example, the CPU should not have to wait long for DRAM access while the display FIFO module is being serviced by the DRAM controller sequencer.
In conventional devices such as that shown in Fig. 1A, display FIFO module 12' issues a low priority request for example, LoReq, when the FIFO is ready for accepting new data without overwriting unread data. The display FIFO module issues a high priority request for example, HiReq, when the FIFO must receive new data or FIFO underrun will occur. Fig. 1B shows how the CPU 14 interacts with display FIFO module 12'. In Fig. 1B, it is assumed that the FIFO has a capacity of eight data levels and the FIFO is always filled up with eight data elements at a time. It is also assumed that the DRAM controller sequencer has a priority system in which the high priority request HiReq is given the highest priority, the CPU request CPUReq is given the second highest priority and the low priority request LoReq is given the lowest priority. A request with higher priority can interrupt that with a lower priority.
As shown in Fig. 1B, in section 1, CPU 14 issues a CPU Request CPUReq to DRAM controller sequencer 22'. DRAM access is immediately granted to the CPU by the DRAM controller sequencer. In section 2, the display of a new line is about to begin. The CRT controller enables the display FIFO module via the DRAM address generator to start filling the FIFO. Display FIFO module 12' issues low and high priority requests LoReq and HiReq because the FIFO is completely empty at the beginning. The display FIFO module is serviced immediately by DRAM controller sequencer 22'. At the end of section 2, the FIFO is filled up with eight data elements and is therefore full. In section 3, after the FIFO is full, both high and low priority requests are removed by display FIFO module 12'. Thereafter whenever CPUReq is issued, DRAM access is immediately granted to the CPU. In between CPU accesses, the DRAM remains idle. In section 4, as data are read out of the FIFO and transferred to display device 26 through display pipeline 27, the FIFO is nearly depleted. Low priority request LoReq is issued. In conventional display FIFO modules, high priority request HiReq typically follows LoReq in a short time period, as shown in Fig. 1B. As a result, the CPU request is not serviced by the DRAM controller sequencer. At the end of section 4, the FIFO is filled up with eight data elements and is therefore full. Both LoReq and HiReq are removed. In section 5, the DRAM controller sequencer resumes giving CPU requests for DRAM access high priority.
As shown in Fig. 1B, there are long idle periods during which DRAM is not efficiently utilized, for example, in section 3. Furthermore, there are long waiting periods ti and .2 in sections 2 and 4 , respectively, during which the CPU has to wait for DRAM access. This results in inefficient CPU operations and slows down the computer system.」(明細書第1頁第11行?第3頁第2行)
(公表公報の対応箇所:「背景技術
図1Aに示したDRAMインタフェースにおいて、表示FIFO12'、CPU14、blitエンジンモジュール16、ハーフフレームバッファ論理モジュール18の他、n番目のモジュール20など複数のモジュールがDRAMコントローラシーケンサ22'に接続されている。DRAMコントローラシーケンサ22'がその複数のモジュールのうちのどれに対してDRAM24へのアクセスを認めるかを決める。blitエンジンモジュールはDRAMとの間の或いはDRAM内でのビットマップ画像のブロック転送を制御する。ハーフフレームバッファ論理モジュールはデュアルスキャンLCDパネル上の表示をサポートしている。DRAMアドレスジェネレータ52はDRAMコントローラシーケンサ22'及び表示FIFOモジュール12'に接続されている。DRAMアドレスジェネレータはDRAMコントローラシーケンサに対してDRAMアドレスを生成する。CRTコントローラ50はDRAMアドレスジェネレータ52及び表示パイプライン27を制御する。CRTコントローラはいつFIFOをローディングし始めるかをDRAMアドレスジェネレータに指示する。表示FIFOモジュール12'はDRAMコントローラシーケンサ22'と陰極線管(CRT)又は液晶ディスプレイ(LCD)など表示装置26に接続された表示パイプライン27との間に接続されている。表示FIFOモジュール12'は表示装置の表示データを受け取って格納するために用いられる。表示FIFOモジュールのFIFOがDRAM24から受け取った表示データを格納するために使用されていると、時にはFIFOのオーバランが発生することがある。そうなると、FIFOに新しくデータが転送されてくると容量を超えてしまい、FIFO内の未だ読み取られていないデータが新しく入ってきたデータで上書きされてしまう。また、FIFOの表示データが空になるとFIFOのアンダーランが発生することがある。そうなると、意図しないデータが表示装置に表示されることになる。FIFOのオーバラン及びアンダーランが共に起きないようにしなければならない。同時に、DRAMコントローラシーケンサ及び表示FIFOモジュールに接続された様々なモジュール間の対話の効率を向上させることが望ましい。例えば、DRAMコントローラシーケンサが表示FIFOモジュールの処理を実行している間、CPUがDRAMアクセスを長く待たされるようではいけない。
図1Aに示したような従来の装置において、まだ読み取られていないデータを上書きせずに新しいデータを受け取る用意ができていると、表示FIFOモジュール12'は優先度の低い要求、例えばLoReqを出す。新しいデータを受け取らなければFIFOのアンダーランが発生してしまう場合、表示FIFOモジュールは優先度の高い要求、例えばHiReqを出す。CPU14が表示FIFOモジュール12'とどのように対話するかを図1Bに示す。図1Bにおいて、FIFOは8段のデータ段階からなる容量を有し、一度に8個のデータ要素でFIFOは常に満たされていると仮定する。また、DRAMコントローラシーケンサは優先システムを有しているとも仮定する。優先度の高い要求HiReqが最優先され、CPUの要求CPUReqが2番目に優先され、優先度の低い要求LoReqの優先順位が最も低い。優先度の高い要求は優先度の低い要求を中断することができる。
図1Bに示すように、セクション1で、CPU14はDRAMコントローラシーケンサ22'に対してCPU要求CPUReqを出す。DRAMコントローラシーケンサはCPUに対して直ちにDRAMアクセスを許可する。セクション2で、新しい行が表示され始めようとする。CRTコントローラはDRAMアドレスジェネレータを介して表示FIFOをイネーブルにしてFIFOを満たし始める。最初FIFOは最初完全に空の状態だから、表示FIFOモジュール12'は優先度の低い要求LoReqと優先度の高い要求HiReqを出す。DRAMコントローラシーケンサ22'は直ちに表示FIFOモジュールの処理を行なう。セクション2の終わりに、FIFOは8個のデータ要素で満たされるので、満杯になる。セクション3で、FIFOが満杯になった後、優先度の高い要求と低い要求が共に表示FIFOモジュール12'によって取り消される。その後、CPUReqが出されるといつもCPUに対してDRAMアクセスが直ちに許可される。CPUアクセスとCPUアクセスとの間DRAMはアイドル状態のままである。セクション4で、データがFIFOから読み出され表示パイプラインを通って表示装置26に転送されると、FIFOはほとんど空になる。優先度の低い要求LoReqが出される。伝統的な表示FIFOモジュールでは、図1Bに示すように、優先度の高い要求HiReqは普通短時間の内にLoReqに続いて出される。その結果、DRAMコントローラシーケンサはCPU要求の処理を行なわない。セクション4の終わりに、FIFOは8個のデータ要素で満たされるので、満杯になる。LoReqとHiReqは共に取り消される。セクション5で、DRAMコントローラシーケンサは再びCPUのDRAMアクセス要求を最優先するようになる。
図1Bに示すように、例えばセクション3のようにDRAMが有効に活用されない長いアイドル期間がある。さらに、セクション2と4に長い待機期間t1、t2があり、この期間CPUはDRAMアクセスを待たなければならない。このためにCPU動作の効率が悪くなりコンピュータシステムのスピードが低下する。」(第8頁第9行?第10頁第15行)

4.引用発明の認定
(1)引用文献1には上記1-1のとおり「共有メモリに対する複数の装置からのアクセス要求に対し、単一の装置を選択する共有メモリのアクセス制御装置であって、
各装置からのアクセス要求が開始してから経過した時間をカウントするカウント手段と、
各装置からのアクセス要求に対して複数の優先度のうちのいずれかを割当てる優先度設定手段と、
この優先度設定手段に対し、初期の優先度を設定する初期優先度設定手段と、
前記カウント手段のカウント値にしたがって、前記優先度設定手段に設定されている優先度を、現在設定されている優先度よりも上位の優先度に変更する優先度変更手段と、
前記優先度設定手段で優先度の割当てられたアクセス要求のうち、同一の優先度のものから単一のアクセス要求を選択する、それぞれの優先度に対応して設けられる複数の優先度制御手段と、
これら複数の優先度制御手段が選択した結果のうち、最も優先度の高い優先度制御手段の結果を選択する選択手段と」を具備した「共有メモリのアクセス制御装置」が記載されている。

(2)上記引用文献1には引用文献記載事項1-3等記載の如く、上記各手段を「回路」で実現した実施例が記載されている。

(3)上記引用文献記載事項1-3の段落【0223】等から明らかなように、該実施例においては、「前記初期優先度設定手段で設定される優先度は、低優先度を表すローレベルと高優先度を表すハイレベルの2値で表現され」ている。

(4)上記引用文献記載事項1-3の段落【0228】等から明らかなように、該実施例においては、「前記優先度変更手段が行う優先度の変更は、前記初期の優先度が低優先度に設定されたものを高優先度に変更」するものであり、また「初期の優先度が高優先度に設定されたものを高優先度のままとするもの」であることも明らかである。

(5)上記引用文献記載事項1-2から、「前記共有メモリに格納された画像イメージは表示部に表示されるようになされている」と言える

(6)以上をまとめると、引用文献1には下記の引用発明が記載されていると認められる。

<引用発明>
「共有メモリに対する複数の装置からのアクセス要求に対し、単一の装置を選択する共有メモリのアクセス制御装置であって、
各装置からのアクセス要求が開始してから経過した時間をカウントするカウント手段と、
各装置からのアクセス要求に対して複数の優先度のうちのいずれかを割当てる優先度設定手段と、
この優先度設定手段に対し、初期の優先度を設定する初期優先度設定手段と、
前記カウント手段のカウント値にしたがって、前記優先度設定手段に設定されている優先度を、現在設定されている優先度よりも上位の優先度に変更する優先度変更手段と、
前記優先度設定手段で優先度の割当てられたアクセス要求のうち、同一の優先度のものから単一のアクセス要求を選択する、それぞれの優先度に対応して設けられる複数の優先度制御手段と、
これら複数の優先度制御手段が選択した結果のうち、最も優先度の高い優先度制御手段の結果を選択する選択手段とを具備し、
前記各手段は回路であり、
前記初期優先度設定手段で設定される優先度は、低優先度を表すローレベルと高優先度を表すハイレベルの2値で表現され、
前記優先度変更手段が行う優先度の変更は、前記初期の優先度が低優先度に設定されたものを高優先度に変更し、初期の優先度が高優先度に設定されたものを高優先度のままとするものであり、
前記共有メモリに格納された画像イメージは表示部に表示されるようになされている
共有メモリのアクセス制御装置。」

5.対比
以下に、本願発明と引用発明とを比較する。

(1)引用発明は「共有メモリに対する複数の装置からのアクセス要求に対し、単一の装置を選択する共有メモリのアクセス制御装置」であり、本願発明と同様に「メモリをアクセスする複数個の要求に応答するメモリ・トラフィック・アクセス・コントローラ」とも言えるものである。

(2)引用発明における「初期優先度設定手段」は、本願発明における「初期優先度値を関係付ける回路」に対応付けられるものであるところ、前者は「各装置からのアクセス要求に対して複数の優先度のうちのいずれかを割当てる優先度設定手段」「に対し、初期の優先度を設定する」「回路」であり、ここで「設定される初期の優先度は、低優先度を表すローレベルと高優先度を表すハイレベルの2値で表現され」る「値」すなわち「初期優先度値」と言えるものであるから、後者と同様に「複数個の要求の各々に対して、要求に対応する初期優先度値を関係付ける回路」とも言えるものである。

(3)引用発明における「優先度変更手段」は、本願発明における「初期優先度値を異なる優先度値に変更する回路」に対応付けられるものであるところ、前者は「前記優先度設定手段に設定されている優先度を、現在設定されている優先度よりも上位の優先度に変更する」「回路」であり、しかも、「前記初期の優先度が低優先度に設定されたものを高優先度に変更し、初期の優先度が高優先度に設定されたものを高優先度のままとする」のであるから、後者と同様に「複数個の要求の内の全てではないが幾つかの要求に対する初期優先度値を異なる優先度値に変更する回路」と言えるものである。
また、前者における該優先度の変更は「各装置からのアクセス要求が開始してから経過した時間をカウントするカウント手段」「のカウント値にしたがって」なされるものであり、後者における該優先度値の変更は「ビデオ・データを記憶する記憶回路からの、前記記憶回路の空き具合のレベルを表わす指標に応答して」なされるものであり、両者は「システム処理要求の変化に応答して」優先度値の変更を行う回路である点で共通すると言える。
したがって、引用発明における「優先度変更手段」と、本願発明における「初期優先度値を異なる優先度値に変更する回路」とは、
「システム処理要求の変化に応答して、複数個の要求の内の全てではないが幾つかの要求に対する初期優先度値を異なる優先度値に変更する回路」と言えるものである点で共通する。

(4)引用発明における「優先度制御手段」および「選択手段」は、本願発明における「メモリのアクセスを生じさせる信号を出力する回路」に対応付けられるものであるところ、前者は「前記優先度設定手段で優先度の割当てられたアクセス要求のうち、同一の優先度のものから単一のアクセス要求を選択する」ことを「それぞれの優先度に対応して」行い、さらにこの「選択した結果のうち、最も優先度の高い優先度制御手段の結果を選択する」「回路」であるから、後者と同様に「複数個の要求の内の最高の優先度値を有する要求に応答してメモリのアクセスを生じさせる信号を出力する回路」とも言えるものである。

(5)よって、本願発明は、下記一致点で引用発明と一致し、下記相違点で引用発明と相違する。

<一致点>
「メモリをアクセスする複数個の要求に応答するメモリ・トラフィック・アクセス・コントローラにおいて、
複数個の要求の各々に対して、要求に対応する初期優先度値を関係付ける回路と、
システム処理要求の変化に応答して、複数個の要求の内の全てではないが幾つかの要求に対する初期優先度値を異なる優先度値に変更する回路と、
複数個の要求の内の最高の優先度値を有する要求に応答してメモリのアクセスを生じさせる信号を出力する回路と、
を含む、メモリ・トラフィック・アクセス・コントローラ。」。

<相違点>
本願発明においては、優先度値の変更の要因となる「システム処理要求の変化」として「ビデオ・データを記憶する記憶回路からの、前記記憶回路の空き具合のレベルを表わす指標」を採用している点。
(これに対し、引用発明においては「前記共有メモリに格納された画像イメージが表示部に表示されるようになされている」のであるから、該表示部による共有メモリへのアクセスの制御もなされることは明らかであるものの、引用文献1においては、該表示部による共有メモリへのアクセスの制御を如何に行っているのかの詳細な説明はなされていない。)

6.判断
(1)上記相違点について検討するに、画像を表示する表示手段において、当該画像を記憶するメモリと表示器との間に所謂表示FIFOを設ける構成が良く知られているところ、係る表示FIFOにロードするデータを求めるリクエストの優先度を該表示FIFOのデータレベルに応じて変更することは、上記引用文献2(特に引用文献記載事項2-1参照)あるいはその背景技術(引用文献記載事項2-2参照)においても採用されている如き周知慣用技術にほかならず、引用発明1における表示部による共有メモリへのアクセスの制御手段として、引用文献2記載の如き周知慣用技術の適用を試みることは、当業者であればごく自然に想起する事である。
そして、表示FIFOには「ビデオ・データ」が記憶されることは説示するまでもなく明らかであり、その「データレベル」は「ビデオ・データを記憶する記憶回路からの、前記記憶回路の空き具合のレベルを表わす指標」と言えるものである。
してみると、引用発明における優先度値の変更を「カウント手段のカウント値」に加えて「ビデオ・データを記憶する記憶回路からの、前記記憶回路の空き具合のレベルを表わす指標」に応じても行うようにすること、すなわち上記相違点に係る構成を採用することは、当業者であれば適宜に採用し得た構成であると言える。

(2)したがって、本願発明の構成は引用発明に基づいて、当業者が容易に想到し得たものである。
また、本願発明の効果は、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
よって、本願発明は、引用発明に基づいて、当業者が容易に発明をすることができたものである。

7.むすび
以上のとおり、本願請求項1に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項についての検討をするまでもなく、本願は、特許法第29条第2項の規定により特許を受けることができない。

よって、上記結論のとおり審決する。
 
審理終結日 2012-03-26 
結審通知日 2012-03-27 
審決日 2012-04-09 
出願番号 特願平10-377030
審決分類 P 1 8・ 121- Z (G06F)
最終処分 不成立  
前審関与審査官 田中 秀人高瀬 勤  
特許庁審判長 山崎 達也
特許庁審判官 清木 泰
酒井 伸芳
発明の名称 アクセス待ち時間を減少するため優先度とバースト制御を使用するトラフィック・コントローラ  
代理人 清水 邦明  
代理人 浅村 皓  
代理人 浅村 肇  
代理人 林 鉐三  
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