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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
管理番号 1262290
審判番号 不服2010-29127  
総通号数 154 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-10-26 
種別 拒絶査定不服の審決 
審判請求日 2010-12-24 
確定日 2012-08-22 
事件の表示 特願2004-195058「高速にデータアクセスをするための半導体メモリ装置」拒絶査定不服審判事件〔平成17年7月21日出願公開、特開2005-196935〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成16年6月30日(パリ条約に基づく優先権主張 2003年12月29日、大韓民国)の特許出願であって、平成21年9月14日付けの拒絶理由通知に対して平成22年1月28日に意見書及び手続補正書が提出され、さらに、同年3月23日付けの拒絶理由通知に対して同年7月28日に意見書が提出されたが、同年8月16日付けで拒絶査定がなされた。
それに対して、同年12月24日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成23年9月6日付けで審尋がなされ、同年12月12日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成22年12月24日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成22年12月24日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1及び2を補正して、補正後の特許請求の範囲の請求項1及び2とするとともに、明細書の補正を行うものであり、補正前後の請求項1は各々次のとおりである。

(補正前)
「【請求項1】
共有ビットラインセンスアンプ部の構造を有する半導体メモリ装置において、
複数の単位セルをそれぞれ備えるN個のセルブロックと、
前記N個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅するためのN+1個のローカルビットラインセンスアンプ部と、
前記ローカルビットラインセンスアンプ部によって感知、増幅されたデータ信号を、ラッチするための第1及び第2グローバルビットラインセンスアンプ部と、
前記選択されたセルブロックの一方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第1データは、前記第1グローバルビットラインセンスアンプ部に伝送し、前記選択されたセルブロックの他方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第2データは、前記第2グローバルビットラインセンスアンプ部に伝送するためのデータ信号伝送部と、
前記第1及び第2グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力(I/O)センスアンプ部と
を備えることを特徴とする半導体メモリ装置。」

(補正後)
「【請求項1】
共有ビットラインセンスアンプ部の構造を有する半導体メモリ装置において、
複数の単位セルをそれぞれ備えるN個のセルブロックと、
前記N個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅するためのN+1個のローカルビットラインセンスアンプ部と、
前記ローカルビットラインセンスアンプ部によって感知、増幅されたデータ信号を、ラッチするための第1及び第2グローバルビットラインセンスアンプ部と、
前記選択されたセルブロックの一方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第1データは、前記第1グローバルビットラインセンスアンプ部に伝送し、前記選択されたセルブロックの他方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第2データは、前記第2グローバルビットラインセンスアンプ部に伝送するためのデータ信号伝送部と、
前記第1及び第2グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力(I/O)センスアンプ部と
を備えてなり、
前記ローカルビットラインセンスアンプ部は、前記グローバルビットラインセンスアンプ部に伝送されることができる程度に減少させた駆動能力を有するように設計され、前記グローバルビットラインセンスアンプ部は、前記ローカルビットラインセンスアンプ部の減少した駆動能力を補いつつ所望の駆動能力を有するように設計されることによって、半導体メモリ装置の回路面積を減少しながらもデータ伝送速度を高めることを可能としたことを特徴とする半導体メモリ装置。」

2.補正事項の整理
本件補正による補正事項を整理すると、次のとおりである。

(1)補正事項1
補正前の請求項1の「を備えることを特徴とする半導体メモリ装置。」を、「を備えてなり、 前記ローカルビットラインセンスアンプ部は、前記グローバルビットラインセンスアンプ部に伝送されることができる程度に減少させた駆動能力を有するように設計され、前記グローバルビットラインセンスアンプ部は、前記ローカルビットラインセンスアンプ部の減少した駆動能力を補いつつ所望の駆動能力を有するように設計されることによって、半導体メモリ装置の回路面積を減少しながらもデータ伝送速度を高めることを可能としたことを特徴とする半導体メモリ装置。」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項2の「を備えることを特徴とする半導体メモリ装置。」を、「を備えてなり、 前記ローカルビットラインセンスアンプ部は、前記グローバルビットラインセンスアンプ部に伝送されることができる程度に減少させた駆動能力を有するように設計され、前記グローバルビットラインセンスアンプ部は、前記ローカルビットラインセンスアンプ部の減少した駆動能力を補いつつ所望の駆動能力を有するように設計されることによって、半導体メモリ装置の回路面積を減少しながらもデータ伝送速度を高めることを可能としたことを特徴とする半導体メモリ装置。」と補正して、補正後の請求項2とすること。

(3)補正事項3
補正前の明細書の0071段落及び0073段落を補正して、各々補正後の明細書の0071段落及び0073段落とすること。

3.新規事項の追加の有無、及び補正の目的の適否についての検討
(1)補正事項1及び2について
補正事項1及び2は、各々補正前の請求項1及び2に係る発明の発明特定事項である「ローカルビットラインセンスアンプ部」及び「グローバルビットラインセンスアンプ部」に対して技術的限定を加えるものであるから、いずれも特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1及び2は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項1及び2により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0071段落?0076段落等に記載されているものと認められるから、補正事項1及び2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1及び2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすことは明らかである。

(2)補正事項3について
補正事項3は、補正前の明細書の用語を統一するとともに、より明確な記載としたものであり、当初明細書等に記載されている事項の範囲内においてなされたものであることは明らかであるから、当該補正事項3は特許法第17条の2第3項に規定する要件を満たす。

(3)補正の目的の適否、及び新規事項の追加の有無についてのまとめ
以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たす。
そして、本件補正は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件について
(1)補正後の発明
本願の本件補正による補正後の請求項1及び2に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1及び2に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものであり、再掲すると次のとおりである。

「【請求項1】
共有ビットラインセンスアンプ部の構造を有する半導体メモリ装置において、
複数の単位セルをそれぞれ備えるN個のセルブロックと、
前記N個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅するためのN+1個のローカルビットラインセンスアンプ部と、
前記ローカルビットラインセンスアンプ部によって感知、増幅されたデータ信号を、ラッチするための第1及び第2グローバルビットラインセンスアンプ部と、
前記選択されたセルブロックの一方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第1データは、前記第1グローバルビットラインセンスアンプ部に伝送し、前記選択されたセルブロックの他方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第2データは、前記第2グローバルビットラインセンスアンプ部に伝送するためのデータ信号伝送部と、
前記第1及び第2グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力(I/O)センスアンプ部と
を備えてなり、
前記ローカルビットラインセンスアンプ部は、前記グローバルビットラインセンスアンプ部に伝送されることができる程度に減少させた駆動能力を有するように設計され、前記グローバルビットラインセンスアンプ部は、前記ローカルビットラインセンスアンプ部の減少した駆動能力を補いつつ所望の駆動能力を有するように設計されることによって、半導体メモリ装置の回路面積を減少しながらもデータ伝送速度を高めることを可能としたことを特徴とする半導体メモリ装置。」

(2)引用刊行物に記載された発明
(2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平6-333400号公報(以下「引用例」という。)には、図1?4及び8?10と共に次の記載がある(ここにおいて、下線は当合議体が付加したものである。)。

a.「【0001】
【産業上の利用分野】この発明は、外部クロック信号に同期して制御信号、アドレス信号および書込データを含む外部信号を取込む同期型半導体記憶装置に関し、特に、メモリセルの良/不良を判定するテストを容易かつ高速に行なうための構成に関する。」

b.「【0032】
【実施例】[チップレイアウト]図1はこの発明が適用されるSDRAMのチップレイアウトを示す図である。図1においては、一例として、2Mワード×8ビット構成の16MビットSDRAMのチップレイアウトが示される。SDRAMは、各々が4Mビットの記憶容量を有する4つのメモリマットMM1ないしMM4を含む。メモリマットMM1ないしMM4の各々は、それぞれ256Kビットの記憶容量を有する16個のメモリアレイMA1?MA16を含む。」

c.「【0035】内部データを伝達するためのグローバルIO線対GIOが、メモリマットMMの長辺方向に沿って各アレイを横切るように配置される。
【0036】メモリマットMM1ないしMM4各々に対して、チップ中央側に、選択されたメモリセルのデータの増幅を行なうためのプリアンプPAと選択されたメモリセルへの書込データを伝達するためのライトバッファWBとからなる入出力回路PW1?PW4が配置される。」

d.「【0054】[メモリセル配置]図4は、1つの32Kビットメモリアレイに関連する部分の構成を示す図である。図4において、32KビットメモリアレイMK2は、ロウデコーダからの行選択信号が伝達されるワード線WLと、このワード線WLと交差する方向に配置されるビット線対BLPと、ワード線WLとビット線対BLPとの交差部に対応して配置されるダイナミック型メモリセルMCを含む。
【0055】メモリセルMCは、アクセス用のトランジスタと、情報記憶用のキャパシタとを含む。ビット線対BLPは、互いに相補な信号が伝達されるビット線BLおよび/BLを含む。図4においては、ビット線BLとワード線WLとの交差部に対応して配置されるメモリセルMCを示す。
【0056】メモリアレイMKの両側に、アレイ選択ゲートSAG1およびSAG2が配置される。アレイ選択ゲートSAG1とアレイ選択ゲートSAG2とはビット線対BLに関して交互に配置される。アレイ選択ゲートSAG1は、アレイ選択信号φA1に応答して導通状態となり、アレイ選択ゲートSAG2はアレイ選択信号φA2に応答して導通状態となる。ビット線対BLPはそれぞれアレイ選択ゲートSAG1およびアレイ選択ゲートSAG2を介してセンスアンプSA1およびSA2に接続される。
【0057】センスアンプSA1は、メモリアレイMK2の一方側にワード線WLと平行に配置され、センスアンプSA2はメモリアレイMK2の他方側にワード線WLと平行に配置される。すなわち、センスアンプSA1およびSA2はメモリアレイMK2のビット線対BLPに対して交互に両側に配置される。センスアンプSA1は、メモリアレイMK1とメモリアレイMK2により共有される。センスアンプSA2はメモリアレイメモリアレイMK2とメモリアレイMK2により共有される。
【0058】センスアンプSA1の列と平行に、ローカルIO線対LIO1およびLIO2が配置される。センスアンプSA2の列と平行に、ローカルIO線対LIO2(審決注:「LIO3」の誤記)およびLO4が配置される。図4においては2つのローカルIO線対がセンスアンプSAの一方側に設けられている配置が示される。ローカルIO線対LIOは、センスアンプSAの両側にそれぞれ1つずつ配置されてもよい。」

e.「【0059】センスアンプSA1に対しこのセンスアンプSA1により検知増幅されたデータをローカルIO線対LIO1およびLIO2へ伝達するための列選択ゲートCSG1が設けられる。同様に、センスアンプSA2に対してはセンスアンプSA2により検知増幅されたデータをローカルIO線対LIO3およびLIO4へ伝達するための列選択ゲートCSG2が設けられる。
【0060】コラムデコーダからの列選択信号を伝達する列選択線CSLは2つの列選択ゲートCSG1と2つの列選択ゲートCSG2を同時に導通状態とする。これにより4つのビット線対BLPがローカルIO線対LIO1、LIO2、LIO3およびLIO4へ同時に接続される。センスアンプSA1により検知増幅されたデータはローカルIO線対LIO1およびLO2へ伝達される。センスアンプSA2により検知増幅されたデータはローカルIO線対LIO3およびLIO4へ伝達される。
【0061】ローカルIO線対LIOをグローバルIO線対GIOへ接続するためのブロック選択スイッチBSは、ブロック選択信号φBに応答して導通する。このブロック選択スイッチBSとして、図4においてはローカルIO線対LIO1とグローバルIO線対GIO1とを接続するためのブロック選択スイッチBS1と、ローカルIO線対LIO2とグローバルIO線対GIO2とを接続するブロック選択スイッチBS2とが示される。
【0062】ローカルIO線対LIO3およびLIO4は、隣接する2つのグローバルIO線対GIOへそれぞれブロック選択スイッチを介して接続される(図4には示さず)。次に動作について簡単に説明する。
【0063】選択されたワード線WLがメモリアレイMK2に含まれる場合、アレイ選択信号φA1およびφA2が活性状態となり、メモリアレイMK2に含まれるビット線対BLPがセンスアンプSA1およびSA2に接続される。メモリアレイMK1およびMK3に対して設けられたアレイ選択ゲートSAG0およびSAG3は非導通状態となり、メモリアレイMK1およびMK3はプリチャージ状態を維持する。
【0064】各ビット線対BLPにおいてメモリセルデータが現われた後、センスアンプSA1およびSA2が活性化され、このメモリセルデータを検知し増幅する。」

f.「【0065】次いで、列選択線CSL上の信号が活性状態の“H”に立上がると、列選択ゲートCSG1およびCSG2が導通し、センスアンプSA1およびSA2で検知増幅されたデータがローカルIO線対LIO1ないしLIO4へそれぞれ伝達される。
【0066】続いてまたは同時にブロック選択信号φBが活性状態の“H”となり、ローカルIO線対LIO1ないしLIO4がグローバルIO線対GIO1ないしGIO4へ接続される。データ読出時においてはこのグローバルIO線対のデータがプリアンプPAを介して増幅されて出力される。データ書込時においては、ライトバッファWBから与えられた書込データがグローバルIO線対GIO、ローカルIO線対LIOを介して対応のビット線対BLPへ伝達され、選択メモリセルへのデータの書込が実行される。」

g.「【0093】[データ読出系]図8は、この発明が適用されるSDRAMのデータ読出系の構成を示す図である。図8において、SDRAMは同じ構成のバンク#Aおよび#Bを含む。図8においては、1つのデータ入出力端子DQに対するデータ読出系の構成のみを示す。×8ビット構成の場合、この図8に示す構成が8個並列に設けられる。
【0094】図8において、バンク#Aのデータ読出系は、プリアンプイネーブル信号PAEAおよび転送指示信号TLRAに従って、対応のグローバルIO線対GIO0A?GIO7A上のデータの増幅およびラッチを行なうリードレジスタRG0A?RG7Aと、ラップアドレスRWYiAおよび/RWYiA(i=0?7)に従って、対応のリードレジスタのデータを転送する三状態インバータバッファTB0A?TB7Aと、選択された(活性化された)インバータバッファTB0A?TB7Aの出力をラッチするラッチ回路LA-Aと、ラッチ回路LA-Aのラッチデータをバンク指定信号BAAおよびBABに従って反転増幅する三状態インバータバッファTB8Aを含む。
【0095】バンク#Bのデータ読出系は、バンク#Aのそれと同様の構成を備える。リードレジスタRG0B?RG7Bは、プリアンプイネーブル信号PAEBおよび転送指示信号TLRBに従って対応のグローバルIO線対GIO0B?GIO7B上のデータの増幅およびラッチを行なう。三状態インバータバッファTB0B?TB7BはラップアドレスRWY0B、/RWY0B?RWY7B、/RWY7Bに従って対応のリードレジスタのラッチデータを反転増幅する。
【0096】ラッチ回路LA-Bは、三状態インバータバッファTB0B?TB7Bのうち活性化された三状態インバータバッファの出力をラッチする。三状態インバータバッファTB8Bは、ラッチ回路LA-Bのラッチしたデータを反転増幅する。
【0097】SDRAMは、さらにバンク#Aおよびバンク#Bからの出力(三状態バッファTB8AおよびTB8B)の出力をラッチするラッチ回路150と、出力イネーブル信号OEMに従ってラッチ回路150の出力をデータ入出力端子DQへ伝達する出力バッファ160を含む。出力バッファ160は、出力イネーブル信号OEMが不活性状態の“L”のとき出力ハイインピーダンス状態となる。」

h.「【0098】ラッチ回路150は、制御信号DOTおよび/DOTに応答して活性化される三状態インバータバッファ152と、三状態インバータバッファ152の出力をラッチするラッチ回路154を含む。次に動作について簡単に説明する。
【0099】バンクアドレス信号BAに従ってバンク#Aおよび#Bの一方が活性状態とされる。すなわち、三状態バッファTB8AおよびTB8Bの一方が活性状態、他方が不活性状態となる。今、バンク#Aが活性状態とされた状態を考える。
【0100】グローバルIO線対GIO0?GIO7A上に8ビットのメモリセルのデータが伝達される。リードレジスタRG0A?RG7Aにはプリアンプイネーブル信号PAEAおよび転送指示信号TLRAに従ってこの対応のグローバルIO線対GIO0A?GIO7A上のデータが格納される。
【0101】続いて、ラップアドレス信号RWY0、/RWY0?RWY7および/RWY7が順次所定の順序で活性状態とされ、三状態インバータバッファTB0A?TB7Aが所定の順序で順次活性化される。このラップアドレス信号RWY0?RWY7Aが活性状態となる順序は、レジスタ制御回路122がアドレスバッファ124から与えられた所定数のビットの列アドレス信号Ymをデコードして決定する。この三状態インバータバッファTB0A?TB7Aから出力されたメモリセルデータはラッチ回路LA-Aによりラッチされる。続いて、転送信号DOTおよび/DOTに従って、このラッチ回路LA-Aにラッチされたデータがラッチ回路154に格納される。このラッチ回路154に格納されたデータは出力バッファ160から出力イネーブル信号OEMに従って出力される。」

i.「【0102】[リードレジスタ]図9は、図8に示すリードレジスタの具体的構成の一例を示す図である。図9において、リードレジスタRG0A?RG7AおよびRG0B?RG7Bは、同一の構成を有するため、参照符号RGで示す。
【0103】図9において、リードレジスタRGは、プリアンプイネーブル信号PAE(信号PAEAまたはPAEB)に応答して対応のグローバルIO線GIOiおよび/GIOi上の信号電位を増幅するプリアンプPRAと、プリアンプPRAにより増幅されたデータをラッチするラッチ回路LRGを含む。
【0104】プリアンプPRAは、プリアンプイネーブル信号PAEをゲートに受ける相補接続されたpチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)750およびnチャネルMOSトランジスタ754と、トランジスタ754と接地電位との間に設けられ、そのゲートがグローバルIO線/GIOiに接続されるnチャネルMOSトランジスタ756bと、プリアンプイネーブル信号PAEをそのゲートに受ける相補接続されたpチャネルMOSトランジスタ752およびnチャネルMOSトランジスタ755と、トランジスタ755と接地電位との間に設けられ、そのゲートがグローバルIO線GIOiに接続されるnチャネルMOSトランジスタ757とを含む。
【0105】プリアンプPRAはさらに、トランジスタ750と並列に設けられるpチャネルMOSトランジスタ751と、トランジスタ752と並列に設けられるpチャネルMOSトランジスタ753とを含む。トランジスタ751および753はそのゲートとドレインが交差結合される。
【0106】ラッチ回路LRGは、2つの2入力NAND回路760および762を含む。NAND回路760は、その一方入力がノードN30(プリアンプPRAの一方出力ノード)に結合され、その他方入力がNAND回路762の出力に結合される。NAND回路762は、その一方入力がノードN32(プリアンプPRAの他方出力ノード)に結合され、その他方入力がNAND回路760の出力ノードN34に接続される。NAND回路760の出力ノードN34からリードレジスタRGの格納データが出力される。次にこの図9に示すリードレジスタの動作をその動作波形図である図10を参照して説明する。」

j.「【0107】リードコマンドが与えられると、そのときに与えられた列アドレス信号に従って列選択が実行される。選択バンクにおいては、選択されたメモリセルのデータがグローバルIO線GIOiおよび/GIOi上に伝達され、グローバルIO線対GIOiおよび/GIOi上の信号が読出データに対応した電位に変化する。図10においては、グローバルIO線GIOi上にデータ“1”(電位“H”に対応)が読出され、グローバルIO線/GIOi上にデータ“0”(電位“L”に対応)が読出された状態が示される。
【0108】次いで、グローバルIO線GIOiおよび/GIOi上の電位が確定すると、プリアンプイネーブル信号PAEが発生される(リードコマンドが与えられたとき、クロック信号CLKをトリガとして)。」

(2-2)ここにおいて、0054段落の「[メモリセル配置]図4は、1つの32Kビットメモリアレイに関連する部分の構成を示す図である。図4において、32KビットメモリアレイMK2は、ロウデコーダからの行選択信号が伝達されるワード線WLと、このワード線WLと交差する方向に配置されるビット線対BLPと、ワード線WLとビット線対BLPとの交差部に対応して配置されるダイナミック型メモリセルMCを含む。」という記載、及び0055段落の「メモリセルMCは、アクセス用のトランジスタと、情報記憶用のキャパシタとを含む。ビット線対BLPは、互いに相補な信号が伝達されるビット線BLおよび/BLを含む。図4においては、ビット線BLとワード線WLとの交差部に対応して配置されるメモリセルMCを示す。」という記載から、引用例の「同期型半導体記憶装置」は、引用例の図4の紙面上下方向に、多数の「メモリセルMC」を各々備える複数の「32Kビットメモリアレイ」を備えるものであることが明らかである。

(2-3)0057段落の「すなわち、センスアンプSA1およびSA2はメモリアレイMK2のビット線対BLPに対して交互に両側に配置される。センスアンプSA1は、メモリアレイMK1とメモリアレイMK2により共有される。センスアンプSA2はメモリアレイメモリアレイMK2とメモリアレイMK2により共有される。」という記載、及び図4の記載から、引用例に記載された「同期型半導体記憶装置」は、各「32Kビットメモリアレイ」の両側に「センスアンプ」を備え、隣接する「32Kビットメモリアレイ」により「センスアンプ」を共有する構造となっていることが明らかである。
また、0064段落の「各ビット線対BLPにおいてメモリセルデータが現われた後、センスアンプSA1およびSA2が活性化され、このメモリセルデータを検知し増幅する。」という記載から、各「センスアンプ」は、「32Kビットメモリアレイ」の中で選択された「32Kビットメモリアレイ」に備えられる「メモリセルMC」のデータを検知し増幅していることは明らかである。

(2-4)0061段落及び図4の記載等から、各「センスアンプ」は、「ローカルIO線対LIO」及び「ブロック選択スイッチBS」を介して「グローバルIO線対GIO」に接続されていることが明らかである。
また、0103段落の「図9において、リードレジスタRGは、プリアンプイネーブル信号PAE(信号PAEAまたはPAEB)に応答して対応のグローバルIO線GIOiおよび/GIOi上の信号電位を増幅するプリアンプPRAと、プリアンプPRAにより増幅されたデータをラッチするラッチ回路LRGを含む。」という記載及び0094段落の「図8において、バンク#Aのデータ読出系は、プリアンプイネーブル信号PAEAおよび転送指示信号TLRAに従って、対応のグローバルIO線対GIO0A?GIO7A上のデータの増幅およびラッチを行なうリードレジスタRG0A?RG7Aと、」という記載から、図4の「グローバルI/O線対GI01」及び「グローバルI/O線対GI02」には、「センスアンプSA1」によって検知し増幅されたデータを受けて増幅する「プリアンプPRA」及びこの増幅されたデータをラッチする「ラッチ回路LRG」からなる「リードレジスタRG1A」及び「リードレジスタRG2A」(以下、これらの「リードレジスタ」を「第1のリードレジスタ」と呼ぶこととする。)が各々接続されていることが明らかである。
また、0062段落の「ローカルIO線対LIO3およびLIO4は、隣接する2つのグローバルIO線対GIOへそれぞれブロック選択スイッチを介して接続される(図4には示さず)。」という記載から、図4の「ローカルIO線対LIO3およびLIO4」についても各々対応する「グローバルIO線対」が設けられており、これらの「グローバルIO線対」には、「センスアンプSA2」によって検知し増幅されたデータを受けて増幅する「プリアンプPRA」及びこの増幅されたデータをラッチする「ラッチ回路LRG」からなる「リードレジスタ」(以下、これらを「第2のリードレジスタ」と呼ぶことにする。)が各々接続されていることが明らかである。
以上をまとめると、引用例の「同期型半導体記憶装置」は、各「センスアンプ」の出力信号を増幅してラッチするための第1及び第2の「リードレジスタ」を備えるとともに、「32Kビットメモリアレイ」の一方に備えられた「センスアンプ」の出力は第1の「リードレジスタ」に伝送し、「32Kビットメモリアレイ」の他方に備えられた「センスアンプ」の出力は第2の「リードレジスタ」に伝送するための「ローカルIO線対LIO」、「ブロック選択スイッチBS」及び「グローバルIO線対GIO」を備えているものと認められる。

(2-5)図8において、バンク♯Aに着目すると、引用例の「同期型半導体記憶装置」は、第1のリードレジスタ(「リードレジスタRG1A」及び「リードレジスタRG2A」)並びに第2のリードレジスタからの出力を、各々受信して、「ラッチ回路LA-A」、「三状態インバータバッファTB8A」、「ラッチ回路150」及び「出力バッファ160」を介して外部へ送出する「三状態インバータバッファ」「TB0A」?「TB7A」を備えていることが明らかである。
そして、当該「三状態インバータバッファ」「TB0A」?「TB7A」が入力信号を反転増幅するものであることは、それらと同一の機能を有する「三状態インバータバッファ」「TB0B」?「TB7B」についての0095段落の記載から明らかである。

(2-6)以上を総合すると、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。
「多数のメモリセルMCを各々備える複数の32Kビットメモリアレイを備えた同期型半導体記憶装置において、
各前記32Kビットメモリアレイの両側にセンスアンプを備え、隣接する前記32Kビットメモリアレイによりセンスアンプを共有する構造となっており、
前記センスアンプは、選択された前記32Kビットメモリアレイに備えられる前記メモリセルMCのデータを検知し増幅するものであり、
各センスアンプの出力信号を増幅してラッチするための第1及び第2のリードレジスタと、
前記32Kビットメモリアレイの一方に備えられた前記センスアンプの出力は第1のリードレジスタに伝送し、前記32Kビットメモリアレイの他方に備えられた前記センスアンプの出力は第2のリードレジスタに伝送するためのローカルIO線対LIO、ブロック選択スイッチBS及びグローバルIO線対GIOと、
前記第1のリードレジスタ及び前記第2のリードレジスタからの出力を各々受信して反転増幅し、ラッチ回路LA-A、三状態インバータバッファTB8A、ラッチ回路150及び出力バッファ160を介して外部へ送出する三状態インバータバッファTB0A?TB7Aを備えている、
同期型半導体記憶装置。」

(3)補正発明と引用発明との対比
(3-1)引用発明は、「各前記32Kビットメモリアレイの両側にセンスアンプを備え、隣接する前記32Kビットメモリアレイによりセンスアンプを共有する構造となって」いるから、引用発明も補正発明と同様に、「共有ビットラインセンスアンプ部の構造を有する」ものと認められる。

(3-2)引用発明の「メモリセルMC」、「32Kビットメモリアレイ」は、各々補正発明の「単位セル」、「セルブロック」に相当する。
したがって、引用発明の「多数のメモリセルMCを各々備える複数の32Kビットメモリアレイ」は、補正発明の「複数の単位セルをそれぞれ備えるN個のセルブロック」に相当する。

(3-3)引用発明の「センスアンプ」は、補正発明の「ローカルビットラインセンスアンプ部」に相当する。
そして、引用発明の「センスアンプ」は、「各前記32Kビットメモリアレイの両側に」備えられており、「選択された前記32Kビットメモリアレイに備えられる前記メモリセルMCのデータを検知し増幅するもの」であるから、引用発明の「センスアンプ」は補正発明の「ローカルビットラインセンスアンプ部」と同様に、「前記N個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅する」ものであると認められる。
また、引用発明の「センスアンプ」が、補正発明の「ローカルビットラインセンスアンプ部」と同様に、「N+1個」備えられていることは、いわゆる植木算の原理から自明である。
したがって、引用発明は、補正発明と同様に、「前記N個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅するためのN+1個のローカルビットラインセンスアンプ部」を備えているものと認められる。

(3-4)引用発明の「第1及び第2のリードレジスタ」は、「各センスアンプの出力信号を増幅してラッチする」ものであるが、引用例の0102段落?0106段落の記載及び図9の記載等から、当該「第1及び第2のリードレジスタ」は、「プリアンプPRA」により、「センスアンプ」の出力信号を検知して、増幅していることが明らかである。
また、引用発明の「グローバルIO線対GIO」は、補正発明の「グローバルビットライン」に相当する。
したがって、引用発明の「各センスアンプの出力信号を増幅してラッチするための第1及び第2のリードレジスタ」は、補正発明の「前記ローカルビットラインセンスアンプ部によって感知、増幅されたデータ信号を、ラッチするための第1及び第2グローバルビットラインセンスアンプ部」に相当する。

(3-5)引用発明の「前記32Kビットメモリアレイの一方に備えられた前記センスアンプの出力は第1のリードレジスタに伝送し、前記32Kビットメモリアレイの他方に備えられた前記センスアンプの出力は第2のリードレジスタに伝送するためのローカルIO線対LIO、ブロック選択スイッチBS及びグローバルIO線対GIO」は、補正発明の「前記選択されたセルブロックの一方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第1データは、前記第1グローバルビットラインセンスアンプ部に伝送し、前記選択されたセルブロックの他方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第2データは、前記第2グローバルビットラインセンスアンプ部に伝送するためのデータ信号伝送部」に相当する。

(3-6)引用発明の「第1及び第2のリードレジスタ」から「三状態インバータバッファTB0A?TB7A」に至る線路が、補正発明の「グローバルデータライン」に相当する。
そして、引用発明の「三状態インバータバッファTB0A?TB7A」は、「前記第1のリードレジスタ及び前記第2のリードレジスタからの出力」を、出力端に伝送するためのものであるから、引用発明の「前記第1のリードレジスタ及び前記第2のリードレジスタからの出力を各々受信して反転増幅し、ラッチ回路LA-A、三状態インバータバッファTB8A、ラッチ回路150及び出力バッファ160を介して外部へ送出する三状態インバータバッファTB0A?TB7A」と補正発明の「前記第1及び第2グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力(I/O)センスアンプ部」とは、「前記第1及び第2グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力(I/O)増幅部」である点で一致する。

(3-7)以上を総合すると、補正発明と引用発明とは、
「共有ビットラインセンスアンプ部の構造を有する半導体メモリ装置において、
複数の単位セルをそれぞれ備えるN個のセルブロックと、
前記N個のセルブロックの一方と他方とにそれぞれ備えられ、選択されたセルブロックに備えられる単位セルのデータ信号を感知、増幅するためのN+1個のローカルビットラインセンスアンプ部と、
前記ローカルビットラインセンスアンプ部によって感知、増幅されたデータ信号を、ラッチするための第1及び第2グローバルビットラインセンスアンプ部と、
前記選択されたセルブロックの一方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第1データは、前記第1グローバルビットラインセンスアンプ部に伝送し、前記選択されたセルブロックの他方に備えられたローカルビットラインセンスアンプ部によって感知、増幅された第2データは、前記第2グローバルビットラインセンスアンプ部に伝送するためのデータ信号伝送部と、
前記第1及び第2グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力(I/O)増幅部と
を備えることを特徴とする半導体メモリ装置。」

である点で一致し、次の点で相違する。

(相違点1)
「前記第1及び第2グローバルビットラインセンスアンプ部にラッチされたデータ信号を、グローバルデータラインを介して伝送される入出力(I/O)増幅部」についての相違点であって、当該「増幅部」が、補正発明では「センスアンプ部」であるのに対して、引用発明では「三状態インバータバッファTB0A?TB7A」である点。

(相違点2)
補正発明は、「前記ローカルビットラインセンスアンプ部は、前記グローバルビットラインセンスアンプ部に伝送されることができる程度に減少させた駆動能力を有するように設計され、前記グローバルビットラインセンスアンプ部は、前記ローカルビットラインセンスアンプ部の減少した駆動能力を補いつつ所望の駆動能力を有するように設計されることによって、半導体メモリ装置の回路面積を減少しながらもデータ伝送速度を高めることを可能とし」ているのに対して、引用発明は、そのような特定がなされていない点。

(4)相違点についての当審の判断
(4-1)相違点1について
一般に、センスアンプとは、入力信号を検知して増幅する(通常、高論理レベル又は低論理レベルにまで増幅する)増幅器である。
一方、引用発明の「三状態インバータバッファTB0A?TB7A」も、入力信号を反転増幅する機能を有するものであるところ、入力信号を反転増幅するとは、入力信号が高論理レベルであるか低論理レベルであるかを検知して、それを反転しつつ、高論理レベル又は低論理レベルまで増幅することにほかならない。
したがって、引用発明の「三状態インバータバッファTB0A?TB7A」も、入力信号を検知して増幅する機能を有しているものと解されるから、相違点1が実質的な相違点といえるかどうか必ずしも明確ではないが、いずれにしても、一般に、半導体メモリ装置において、入出力部に「センス」増幅器として明示された増幅器を設けることも、例えば、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である下記周知例に記載されているように当業者において周知であるから、相違点1は当業者が適宜なし得た範囲に含まれる程度のものである。

a.周知例:特開2000-76847号公報
「【0038】
【発明の実施の形態】以下、本発明の好適な実施の形態について説明する。
【0039】図1は、本発明に係る半導体メモリ装置の一実施の形態のレイアウトを示すブロック図である。
【0040】メモリセルアレイブロック10-1,10-2,…,10-16、データ入/出力選択回路20-1,20-2,…,20-18、入/出力センス増幅器14-1,…,14-4、及びデータ入/出力パッドDQ0,DQ1,…,DQ15からなっている。」

(4-2)相違点2について
メモリ等の半導体集積回路装置において、集積度を向上させることは当業者における不断の課題である。
また、一般に、半導体集積回路装置において、回路の駆動能力を大きくするほど当該回路を大きくしなければならないことは当業者の技術常識であるから、半導体集積回路装置において、集積度を向上させるため、半導体集積回路装置内の各回路の駆動能力を無用に大きくしない(動作に支障がない範囲で小さくする)ことは、半導体集積回路装置の設計時に当業者が当然に行っていることである。
そして、引用発明においては、「センスアンプ」の出力が増幅機能を有する「リードレジスタ」を介して出力される構成となっているのであるから、「センスアンプ」が、「リードレジスタ」に伝送されることができる程度に減少させた駆動能力を有すれば事足りることは、当業者であれば直ちに察知し得たことである。
したがって、引用発明において、「センスアンプ」の駆動能力を無用に大きくすることなく、補正発明のように、「前記ローカルビットラインセンスアンプ部は、前記グローバルビットラインセンスアンプ部に伝送されることができる程度に減少させた駆動能力を有するように設計」することは、技術常識に照らして当業者であれば当然になし得たことである。
また、引用発明において、「リードレジスタ」が「センスアンプ」の駆動能力を補い、所望の駆動能力を有するように設計しなければならないことは、当業者にとって自明であるから、引用発明において、補正発明のように「前記グローバルビットラインセンスアンプ部は、前記ローカルビットラインセンスアンプ部の減少した駆動能力を補いつつ所望の駆動能力を有するように設計」することもまた、当業者であれば当然になし得たことである。
そして、そのようにした場合においては、補正発明のように、「半導体メモリ装置の回路面積を減少しながらもデータ伝送速度を高めること」が可能であることは明らかである。
したがって、相違点2は、当業者が当然になし得た範囲に含まれる程度のものである。

(4-3)相違点についての判断のまとめ
補正発明と引用発明との相違点については以上のとおりであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。

(5)独立特許要件についてのまとめ
以上検討したとおり、補正発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。
したがって、本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成22年12月24日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1及び2に係る発明は、平成22年1月28日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1及び2に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。
一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平6-333400号公報(引用例)には、上記第2.4.(2)に記載したとおりの事項、及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-03-22 
結審通知日 2012-03-27 
審決日 2012-04-09 
出願番号 特願2004-195058(P2004-195058)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 須原 宏光  
特許庁審判長 北島 健次
特許庁審判官 西脇 博志
酒井 英夫
発明の名称 高速にデータアクセスをするための半導体メモリ装置  
代理人 神谷 牧  
代理人 長谷 照一  

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