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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1262646
審判番号 不服2010-17768  
総通号数 154 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-10-26 
種別 拒絶査定不服の審決 
審判請求日 2010-08-06 
確定日 2012-09-06 
事件の表示 特願2003-148275「PチャネルパワーMIS電界効果トランジスタとその製造方法,およびスイッチング回路」拒絶査定不服審判事件〔平成16年12月16日出願公開,特開2004-356114〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 1.手続の経緯
本件は,平成15年5月26日の出願であって,平成21年11月9日に手続補正がされ,平成22年4月16日付けで拒絶査定がされ,これに対して,同年8月6日に審判請求がされるとともに,同日に手続補正がされ,その後,平成23年11月14日付けで審尋がされ,平成24年1月23日に回答書が提出されたものである。

2.平成22年8月6日にされた手続補正(以下「本件補正」という。)について
(1)本件補正の内容
本件補正は,明細書の特許請求の範囲及び段落【0011】,【0012】,【0018】,【0019】,【0021】を補正するものであって,そのうち特許請求の範囲については,補正前の特許請求の範囲の請求項1?35を補正後の請求項1?25と補正するものであって,本件補正の前後で以下のとおりである。

《補正前》
「 【請求項1】 表面が実質的に(110)面であるシリコン領域を有する基板と,前記表面上に設けられたゲート絶縁膜と,前記ゲート絶縁膜上に設けられたゲート電極とを有し,前記シリコン領域を少なくともチャンネルに用いたPチャンネルMIS電界効果トランジスタにおいて,
前記実質的に(110)面を有するシリコン表面は,(110)面,(551)面,(311)面,(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面,(331)面,(221)面,(332)面,(111)面,及び,(320)面のいずれかであり,
前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部にはアルゴン,クリプトンまたはキセノンが含まれ,前記アルゴン,クリプトンまたはキセノンの含有量は,前記ゲート絶縁膜が前記ゲート電極と接する界面が最大で,かつ前記ゲート絶縁膜が前記シリコン領域の表面と接する界面に向かって減少し,前記PチャンネルMIS電界効果トランジスタのソース,ゲート間耐電圧が10ボルト以上であることを特徴とするPチャンネルパワーMIS電界効果トランジスタ。
【請求項2】 前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部のアルゴン,クリプトンまたはキセノンの含有量は表面密度において5×10^(11)cm^(-2)以下であることを特徴とする請求項1に記載のPチャンネルパワーMIS電界効果トランジスタ。
【請求項3】 前記PチャンネルパワーMIS電界効果トランジスタのゲート閾値電圧が,アルゴン,クリプトンまたはキセノンを含まないゲート絶縁膜を有し,かつ表面が(100)面であるシリコン領域にゲート絶縁膜およびゲート電極が形成されたPチャンネルMIS電界効果トランジスタのゲート閾値電圧と実質的に同等であることを特徴とする請求項1または2に記載のPチャンネルパワーMIS電界効果トランジスタ。
【請求項4】 前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部が,シリコン酸化膜,シリコン酸窒化膜,またはシリコン窒化膜からなることを特徴とする請求項1乃至3のいずれか1項に記載のPチャンネルパワーMIS電界効果トランジスタ。
【請求項5】 表面が実質的に(110)面であるシリコン領域を有する基板上に,ソース領域とドレイン領域とチャネル領域とを形成する素子領域形成工程と,
前記ソース領域とドレイン領域とチャネル領域とを含む基板上に,マイクロ波励起を発生させるためのアルゴン,クリプトンまたはキセノンのうち少なくとも1つを含む希ガスと酸素,窒素,アンモニアのうち少なくとも1つを含む絶縁膜形成ガスとの混合ガスプラズマを用いてゲート絶縁膜を形成するゲート絶縁膜形成工程と,
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程とを有し,
前記実質的に(110)面を有するシリコン表面は,(110)面,(551)面,(311)面,(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面,(331)面,(221)面,(332)面,(111)面,及び,(320)面のいずれかであり,
前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部にはアルゴン,クリプトンまたはキセノンが含まれ,前記アルゴン,クリプトンまたはキセノンの含有量は,前記ゲート絶縁膜が前記ゲート電極と接する界面が最大で,かつ前記ゲート絶縁膜が前記シリコン領域の表面と接する界面に向かって減少し,前記PチャンネルMIS電界効果トランジスタのソース,ゲート間耐電圧が10ボルト以上であることを特徴とするPチャンネルパワーMIS電界効果トランジスタの製造方法。
【請求項6】 前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部が,前記シリコン領域の表面をラジカル酸素を用いて酸化した100nm以下の厚さのシリコン酸化膜であることを特徴とする請求項5記載のPチャンネルパワーMIS電界効果トランジスタの製造方法。
【請求項7】 前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部が,前記シリコン領域の表面をラジカル窒素またはラジカルNHを用いて窒化した100nm以下の厚さのシリコン窒化膜であることを特徴とする請求項5記載のPチャンネルパワーMIS電界効果トランジスタの製造方法。
【請求項8】 前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部が,前記シリコン領域の表面をラジカル窒素またはラジカルNHとラジカル酸素とを用いて酸窒化した100nm以下の厚さのシリコン酸窒化膜であることを特徴とする請求項5記載のPチャンネルパワーMIS電界効果トランジスタの製造方法。
【請求項9】 前記ゲート絶縁膜のうち前記シリコン領域の表面と接する前記接触部以外の部分がCVDによって形成されたシリコン酸化膜,シリコン酸窒化膜およびシリコン窒化膜の少なくとも一つを含むことを特徴とする請求項5乃至8のいずれか1項に記載のPチャンネルパワーMIS電界効果トランジスタの製造方法。
【請求項10】 表面が実質的に(110)面であるシリコン領域を有する基板と,前記表面上に設けられたゲート絶縁膜と,前記ゲート絶縁膜上に設けられたゲート電極とを有し,前記シリコン領域を少なくともチャンネルに用いたPチャンネルMIS電界効果トランジスタにおいて,
前記実質的に(110)面を有するシリコン表面は,(110)面,(551)面,(311)面,(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面,(331)面,(221)面,(332)面,(111)面,及び,(320)面のいずれかであり,
前記シリコン表面の表面粗さが中心線平均粗さ(Ra)で表現すると0.15nm以下であり,かつソース,ゲート間耐電圧が10ボルト以上であることを特徴とするPチャンネルパワーMIS電界効果トランジスタ。
【請求項11】 前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部にアルゴン,クリプトンまたはキセノンが含まれることを特徴とする請求項10記載のPチャンネルパワーMIS電界効果トランジスタ。
【請求項12】 前記シリコン表面の表面粗さRaが0.11nm以下であることを特徴とする請求項10または11に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項13】 前記シリコン表面の表面粗さRaが0.09nm以下であることを特徴とする請求項12に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項14】 前記シリコン表面の表面粗さRaが0.07nm以下であることを特徴とする請求項13に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項15】 前記中心線平均粗さRaは,0.02nm以上であることを特徴とする請求項10乃至14のいずれか1項に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項16】 ゲート絶縁膜のうち少なくとも前記シリコン表面に接する接触部が,シリコン酸化膜,シリコン窒化膜,シリコン酸窒化膜のうち少なくとも1つを含む膜によって構成されていることを特徴とする請求項10乃至15のいずれか1項に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項17】 前記ゲート絶縁膜の前記接触部以外の部分が,
Hf,Zr,Ta,Ti,La,Co,Y,Alから選ばれる少なくとも1つの元素を含む金属シリケイトと,
Si,Hf,Zr,Ta,Ti,Y,Nb,Na,Co,Al,Zn,Pb,Mg,Bi,La,Ce,Pr,Sm,Eu,Gd,Dy,Er,Sr,Baから選ばれる少なくとも1つの元素を含む金属酸化物と,
Si,Hf,Zr,Ta,Ti,Y,Nb,Na,Co,Al,Zn,Pb,Mg,Bi,La,Ce,Pr,Sm,Eu,Gd,Dy,Er,Sr,Baから選ばれる少なくとも1つの元素を含む金属窒化物と,
Si,Hf,Zr,Ta,Tj,Y,Nb,Na,Co,Al,Zn,Pb,Mg,Bi,La,Ce,Pr,Sm,Eu,Gd,Dy,Er,Sr,Baから選ばれる少なくとも1つの元素を含む金属酸窒化物とのうち少なくとも1つを含む高誘電膜を含むことを特徴とする請求項16に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項18】 前記ゲート絶縁膜の前記接触部以外の部分が,シリコン酸化膜,シリコン窒化膜,シリコン酸窒化膜,前記高誘電膜のうち少なくとも1つを含む膜によって構成されていることを特徴とする請求項17に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項19】 前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部のアルゴン,クリプトンまたはキセノンの含有量は5×1011cm-2以下であることを特徴とする請求項11に記載のPチャンネルパワーMIS電界効果トランジスタ。
【請求項20】 表面が実質的に(110)面であるシリコン領域を有する基板上に,ソース領域とドレイン領域とチャネル領域とを形成する素子領域形成工程と,
前記ソース領域とドレイン領域とチャネル領域とを含む基板上に,マイクロ波励起を発生させるためのアルゴン,クリプトンまたはキセノンのうち少なくとも1つを含む希ガスと酸素,窒素,アンモニアのうち少なくとも1つを含む絶縁膜形成ガスとの混合ガスプラズマを用いてゲート絶縁膜を形成するゲート絶縁膜形成工程と,
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程とを有し,
前記実質的に(110)面を有するシリコン表面は,(110)面,(551)面,(311)面,(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面,(331)面,(221)面,(332)面,(111)面,及び,(320)面のいずれかであり,
前記シリコン表面の表面粗さが中心線平均粗さ(Ra)で表現すると0.15nm以下であり,かつソース,ゲート間耐電圧が10ボルト以上であることを特徴とするPチャンネルパワーMIS電界効果トランジスタの製造方法。
【請求項21】 前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部が,ラジカル酸素とラジカル窒素のうち少なくとも1つを含む雰囲気中において,前記シリコン表面を酸化する酸化処理工程と前記シリコン表面を窒化する窒化処理工程のうちいずれか1つ,あるいは前記酸化処理工程と前記窒化処理工程の同時並行処理で形成されたものであることを特徴とする請求項20に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項22】 前記シリコン表面は,ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に,NH_(4)OH:H_(2)O_(2):H_(2)O=0.05:1:5の薬液を使用する,OH濃度の低いRCA洗浄工程により洗浄されることを特徴とする請求項20または21に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項23】 前記シリコン表面を洗浄する液体のpHを7以下にしたことを特徴とする請求項20または21に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項24】 前記シリコン表面は,ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に,OHの発生を抑制した超音波洗浄を含む洗浄工程により洗浄されることを特徴とする請求項23に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項25】 前記シリコン表面は,ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に,オゾンを含有する純水による洗浄を行う第1工程と,500kHz以上の周波数の振動を与えながら,HFと脱気したH_(2)O と界面活性剤とを含有する洗浄液による洗浄を行う第2工程と,オゾンを含有するH_(2)O による洗浄を行う第3工程と,この第3工程において形成された酸化膜を除去するためにHFと脱気したH_(2)O とを含有する洗浄液による洗浄を行う第4工程と,水素が添加されたH_(2)O による洗浄を行う第5工程とからなる洗浄工程により洗浄されることを特徴とする請求項20または21に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項26】 前記第2工程および第4工程の脱気したH_(2)O は,H_(2)O を脱気した後に水素を添加することによって形成されたH_(2)O であることを特徴とする請求項25に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項27】 前記第2工程および第4工程の脱気したH_(2)O は,溶存酸素濃度が100ppb以下であることを特徴とする請求項26に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項28】 前記シリコン表面は,ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に,500kHz以上の周波数の振動を与えながら,HFと,溶存酸素濃度が100ppb以下のH_(2)O に水素を添加した洗浄液により洗浄されることを特徴とする請求項20または21に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項29】 前記シリコン表面の洗浄開始から洗浄終了まで,処理薬液と前記シリコン表面とが空気に触れることが無いような装置中で処理が行われることを特徴とする請求項25乃至28のいずれか1項に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項30】 前記シリコン表面は,洗浄工程後に,酸素ラジカルを含む雰囲気で前記シリコン表面に犠牲酸化膜を形成する工程とこの犠牲酸化膜を剥離する工程とを含む表面平坦化処理が行われることを特徴とする請求項20乃至29のいずれか1項に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項31】 前記シリコン表面は,洗浄工程後に,湿式ガスを用いた酸化処理を行い酸化膜を形成する第1工程と,前記酸化膜を所定の厚さまでエッチバックする第2工程とからなる2つの工程を所望数繰り返した後,HFを含む水溶液により前記酸化膜を剥離する表面平坦化処理が行われることを特徴とする請求項20乃至29のいずれか1項に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項32】 前記ゲート絶縁膜の厚さが200乃至1500オングストロームであることを特徴とする請求項1乃至4,10乃至19のいずれか1項に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項33】 請求項1乃至4,10乃至19,32のいずれか1項に記載されたPチャンネルパワーMIS電界効果トランジスタのソースまたはドレインの一方に直接または間接に電源を接続し,ソースまたはドレインの他方に負荷を接続し,ゲートに前記PチャンネルパワーMIS電界効果トランジスタをオンまたはオフにする駆動信号を印加する手段を接続したことを特徴とするスイッチング回路。
【請求項34】 前記電源の定格電圧が12ボルト以上であることを特徴とする請求項33に記載のスイッチング回路。
【請求項35】 前記駆動信号を印加する手段がバイポーラトランジスタを含むことを特徴とする請求項33または34に記載のスイッチング回路。」

《補正後》
「 【請求項1】 表面が実質的に(110)面であるシリコン領域を有する基板と,前記表面上に設けられたゲート絶縁膜と,前記ゲート絶縁膜上に設けられたゲート電極とを有し,前記シリコン領域を少なくともチャンネルに用いたPチャネルMIS電界効果トランジスタにおいて,
前記実質的に(110)面を有するシリコン表面は,(110)面,(551)面,(311)面,(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面,(331)面,(221)面,(332)面,(111)面,及び,(320)面のいずれかであり,
前記シリコン表面の表面粗さが中心線平均粗さ(Ra)で表現すると0.15nm以下であり,かつソース,ゲート間耐電圧が10ボルト以上であることを特徴とするPチャネルパワーMIS電界効果トランジスタ。
【請求項2】 前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部にアルゴン,クリプトンまたはキセノンが含まれることを特徴とする請求項1に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項3】 前記シリコン表面の表面粗さRaが0.11nm以下であることを特徴とする請求項1または2に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項4】 前記シリコン表面の表面粗さRaが0.09nm以下であることを特徴とする請求項3に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項5】 前記シリコン表面の表面粗さRaが0.07nm以下であることを特徴とする請求項4に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項6】 前記中心線平均粗さRaは,0.02nm以上であることを特徴とする請求項1乃至5のいずれか1項に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項7】 ゲート絶縁膜のうち少なくとも前記シリコン表面に接する接触部が,シリコン酸化膜,シリコン窒化膜,シリコン酸窒化膜のうち少なくとも1つを含む膜によって構成されていることを特徴とする請求項1乃至6のいずれか1項に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項8】 前記ゲート絶縁膜の前記接触部以外の部分が,
Hf,Zr,Ta,Ti,La,Co,Y,Alから選ばれる少なくとも1つの元素を含む金属シリケイトと,
Si,Hf,Zr,Ta,Ti,Y,Nb,Na,Co,Al,Zn,Pb,Mg,Bi,La,Ce,Pr,Sm,Eu,Gd,Dy,Er,Sr,Baから選ばれる少なくとも1つの元素を含む金属酸化物と,
Si,Hf,Zr,Ta,Ti,Y,Nb,Na,Co,Al,Zn,Pb,Mg,Bi,La,Ce,Pr,Sm,Eu,Gd,Dy,Er,Sr,Baから選ばれる少なくとも1つの元素を含む金属窒化物と,
Si,Hf,Zr,Ta,Tj,Y,Nb,Na,Co,Al,Zn,Pb,Mg,Bi,La,Ce,Pr,Sm,Eu,Gd,Dy,Er,Sr,Baから選ばれる少なくとも1つの元素を含む金属酸窒化物とのうち少なくとも1つを含む高誘電膜を含むことを特徴とする請求項7に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項9】 前記ゲート絶縁膜の前記接触部以外の部分が,シリコン酸化膜,シリコン窒化膜,シリコン酸窒化膜,前記高誘電膜のうち少なくとも1つを含む膜によって構成されていることを特徴とする請求項8に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項10】 前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部のアルゴン,クリプトンまたはキセノンの含有量は5×10^(11)cm^(-2)以下であることを特徴とする請求項2に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項11】 表面が実質的に(110)面であるシリコン領域を有する基板上に,ソース領域とドレイン領域とチャネル領域とを形成する素子領域形成工程と,
前記ソース領域とドレイン領域とチャネル領域とを含む基板上に,マイクロ波励起を発生させるためのアルゴン,クリプトンまたはキセノンのうち少なくとも1つを含む希ガスと酸素,窒素,アンモニアのうち少なくとも1つを含む絶縁膜形成ガスとの混合ガスプラズマを用いてゲート絶縁膜を形成するゲート絶縁膜形成工程と,
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程とを有し,
前記実質的に(110)面を有するシリコン表面は,(110)面,(551)面,(311)面,(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面,(331)面,(221)面,(332)面,(111)面,及び,(320)面のいずれかであり,
前記シリコン表面の表面粗さが中心線平均粗さ(Ra)で表現すると0.15nm以下であり,かつソース,ゲート間耐電圧が10ボルト以上であることを特徴とするPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項12】 前記ゲート絶縁膜のうち少なくとも前記シリコン領域の表面と接する接触部が,ラジカル酸素とラジカル窒素のうち少なくとも1つを含む雰囲気中において,前記シリコン表面を酸化する酸化処理工程と前記シリコン表面を窒化する窒化処理工程のうちいずれか1つ,あるいは前記酸化処理工程と前記窒化処理工程の同時並行処理で形成されたものであることを特徴とする請求項11に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項13】 前記シリコン表面は,ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に,NH_(4)OH:H_(2)O_(2):H_(2)O=0.05:1:5の薬液を使用する,OH濃度の低いRCA洗浄工程により洗浄されることを特徴とする請求項11または12に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項14】 前記シリコン表面は,ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に,OHの発生を抑制した超音波洗浄を含む洗浄工程により洗浄されることを特徴とする請求項11または12に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項15】 前記シリコン表面は,ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に,オゾンを含有する純水による洗浄を行う第1工程と,500kHz以上の周波数の振動を与えながら,HFと脱気したH_(2)O と界面活性剤とを含有する洗浄液による洗浄を行う第2工程と,オゾンを含有するH_(2)O による洗浄を行う第3工程と,この第3工程において形成された酸化膜を除去するためにHFと脱気したH_(2)O とを含有する洗浄液による洗浄を行う第4工程と,水素が添加されたH_(2)O による洗浄を行う第5工程とからなる洗浄工程により洗浄されることを特徴とする請求項11または12に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項16】 前記第2工程および第4工程の脱気したH_(2)O は,H_(2)O を脱気した後に水素を添加することによって形成されたH_(2)O であることを特徴とする請求項15に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項17】 前記第2工程および第4工程の脱気したH_(2)O は,溶存酸素濃度が100ppb以下であることを特徴とする請求項16に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項18】 前記シリコン表面は,ソース領域とドレイン領域とチャネル領域とゲート絶縁膜とが形成される前に,500kHz以上の周波数の振動を与えながら,HFと,溶存酸素濃度が100ppb以下のH_(2)O に水素を添加した洗浄液により洗浄されることを特徴とする請求項11または12に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項19】 前記シリコン表面の洗浄開始から洗浄終了まで,処理薬液と前記シリコン表面とが空気に触れることが無いような装置中で処理が行われることを特徴とする請求項15乃至18のいずれか1項に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項20】 前記シリコン表面は,洗浄工程後に,酸素ラジカルを含む雰囲気で前記シリコン表面に犠牲酸化膜を形成する工程とこの犠牲酸化膜を剥離する工程とを含む表面平坦化処理が行われることを特徴とする請求項11乃至19のいずれか1項に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項21】 前記シリコン表面は,洗浄工程後に,湿式ガスを用いた酸化処理を行い酸化膜を形成する第1工程と,前記酸化膜を所定の厚さまでエッチバックする第2工程とからなる2つの工程を所望数繰り返した後,HFを含む水溶液により前記酸化膜を剥離する表面平坦化処理が行われることを特徴とする請求項11乃至19のいずれか1項に記載のPチャネルパワーMIS電界効果トランジスタの製造方法。
【請求項22】 前記ゲート絶縁膜の厚さが200乃至1500オングストロームであることを特徴とする請求項1乃至10のいずれか1項に記載のPチャネルパワーMIS電界効果トランジスタ。
【請求項23】 請求項1乃至10,22のいずれか1項に記載されたPチャネルパワーMIS電界効果トランジスタのソースまたはドレインの一方に直接または間接に電源を接続し,ソースまたはドレインの他方に負荷を接続し,ゲートに前記PチャネルパワーMIS電界効果トランジスタをオンまたはオフにする駆動信号を印加する手段を接続したことを特徴とするスイッチング回路。
【請求項24】 前記電源の定格電圧が12ボルト以上であることを特徴とする請求項23に記載のスイッチング回路。
【請求項25】 前記駆動信号を印加する手段がバイポーラトランジスタを含むことを特徴とする請求項23または24に記載のスイッチング回路。」

(2)補正事項の整理
本件補正の内容を整理すると,以下のとおりとなる。
〈補正事項1〉
補正前の請求項1?9,23を削除するとともに,補正前の請求項10?22,24?35を補正後の請求項1?25とし,併せて,補正前の請求項11?19,21,22,24?35において引用される補正前の請求項10?22,24?34を,補正後の請求項2?10,12?25においては,各々補正後の請求項1?24とすること。

〈補正事項2〉
補正前の請求項10,11,19,20,33における「Pチャンネル」を,補正後の請求項1,2,10,11,23における「Pチャネル」とすること。

(3)補正の目的の適否及び新規事項の追加の有無についての検討
〈補正事項1について〉
補正事項1は,補正前の請求項1?9,23を削除するとともに,請求項番号の整合を図るものであるから,特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第1号に掲げる請求項の削除を目的とするものである。また,当該補正は,願書に最初に添付した明細書又は図面(以下「当初明細書等」という。以下同じ。)に記載した事項の範囲内においてなされたことは明らかであるから,特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすものである。

〈補正事項2について〉
補正事項2は,補正前の特許請求の範囲において,「Pチャネル」及び「Pチャンネル」の各用語が混在していたところ,補正後の特許請求の範囲において「Pチャネル」に統一すべく,補正前の請求項10,11,19,20,33における「Pチャンネル」を「Pチャネル」とするものであるから,特許法第17条の2第4項第3号に掲げる誤記の訂正を目的とするものである。また,当該補正は,当初明細書等に記載した事項の範囲内においてなされたことは明らかであるから,特許法第17条の2第3項に規定する要件を満たすものである。

(4)小括
上記(3)において検討したとおり,本件補正は,当初明細書等に記載した事項の範囲内においてなされ,特許法第17条の2第3項に規定された要件を満たすものであり,また,特許法第17条の2第4項第1号及び第3号に掲げる事項を目的とするものであるから,適法になされたものである。

3.本願発明
上記のとおり,本件補正は適法になされたものであるから,本願の請求項1ないし25に係る発明は,平成22年8月6日にされた手続補正により補正された明細書及び図面の記載からみて,その特許請求の範囲の請求項1ないし25に記載されている事項により特定されるものであり,それらのうち請求項1に係る発明(以下「本願発明」という。)は,その請求項1に記載されている事項により特定される以下のとおりのものである。

「 【請求項1】 表面が実質的に(110)面であるシリコン領域を有する基板と,前記表面上に設けられたゲート絶縁膜と,前記ゲート絶縁膜上に設けられたゲート電極とを有し,前記シリコン領域を少なくともチャンネルに用いたPチャネルMIS電界効果トランジスタにおいて,
前記実質的に(110)面を有するシリコン表面は,(110)面,(551)面,(311)面,(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面,(331)面,(221)面,(332)面,(111)面,及び,(320)面のいずれかであり,
前記シリコン表面の表面粗さが中心線平均粗さ(Ra)で表現すると0.15nm以下であり,かつソース,ゲート間耐電圧が10ボルト以上であることを特徴とするPチャネルパワーMIS電界効果トランジスタ。」

4.刊行物に記載された発明
(1)特開2003-115587号公報
原査定の拒絶の理由に引用され,本願の出願前に日本国内において頒布された刊行物である,特開2003-115587号公報(以下「引用例1」という。)には,図1?3とともに,以下の記載がある。(下線は当審において付加。以下同様。)

ア 発明の属する技術分野
「【0001】
【発明の属する技術分野】本発明は一般に半導体装置に係り,特に<110>面方位,あるいはその近傍の面方位を有するシリコン表面上に形成された半導体装置,およびその製造方法に関する。」

イ 従来の技術
「【0003】シリコンの面方位により電界効果トランジスタの移動度,すなわち電流駆動能力が変化することは従来から知られているが,高移動度の面方位を選択しようとして,<100>面以外の他の面方位に配向したシリコンにゲート酸化膜を形成しても,従来の熱酸化技術では<100>面方位に配向したシリコンのシリコン酸化膜に比べて,酸化膜/シリコン界面の界面準位密度が高く,また酸化膜の耐圧特性,リーク電流特性が悪いなど電気的特性が劣ってしまっており,今までに移動度が最も高くなる面方位に関する実験的信頼度の高い知見は得られていなかった。」

ウ 発明が解決しようとする課題
「【発明が解決しようとする課題】一方,マイクロ波励起プラズマを用いることであらゆる面方位のシリコン表面,特に<111>面方位を有するシリコン表面上に高品質なシリコン酸化膜,シリコン酸窒化膜,シリコン窒化膜が400℃程度の低温で形成できることが特開平2001-16055に明らかになっている。しかしながら,この従来技術中には電界効果トランジスタの移動度のシリコン面方位依存に関する記述は一切なく,シリコン表面の面方位を選択して高移動度の電界効果トランジスタ構造を形成する技術は知られていなかった。
【0005】そこで,本発明は上記の課題を解決した,新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【0006】本発明のより具体的な課題は,<110>面方位のシリコン表面上に形成された半導体装置,およびその製造方法を提供することにある。」

エ 課題を解決するための手段
・「【0007】
【課題を解決するための手段】本発明は,上記の課題を,請求項1に記載したように,実質的に<110>方位を有するシリコン表面上に複数の電界効果トランジスタが形成された半導体装置において,前記電界効果トランジスタのソース領域とドレイン領域とを結ぶ方向が,実質的に<110>方向に一致するように電界効果トランジスタを前記シリコン表面上に配置したことを特徴とする半導体装置により,または請求項2に記載したように,前記電界効果トランジスタのゲート絶縁膜のシリコンに接する部分が,シリコン酸化膜,シリコン酸窒化膜,シリコン窒化膜のいずれかであることを特徴とする請求項1に記載の半導体装置により,または請求項3に記載したように,実質的に<110>方位を有するシリコン表面上に複数の電界効果トランジスタを有し,前記電界効果トランジスタのソース領域とドレイン領域とを結ぶ方向が実質的に<110>方向に一致する半導体装置の製造方法において,前記電界効果トランジスタのゲート絶縁膜を,マイクロ波励起により発生させられた希ガスと絶縁膜形成ガスの混合ガスプラズマを用いて形成することを特徴とする半導体装置の製造方法により,または請求項4に記載したように,前記希ガスはクリプトンまたはアルゴンであり,絶縁膜形成ガスはアンモニアまたは窒素/酸素と酸素のいずれかないしはそれらの混合ガスであることを特徴とする請求項3記載の半導体装置の製造方法により,解決する。
[作用]電界効果トランジスタのゲート絶縁膜をマイクロ波励起により発生させられた希ガスと絶縁膜形成ガスの混合ガスプラズマを用いることで,あらゆる面方位のシリコン表面上に高品質なゲート絶縁膜を400℃程度の低温で形成できるが,この技術を用いて電界効果トランジスタのシリコン面方位依存を詳細に調べた結果,本発明の発明者は,本発明の基礎となる研究において,電界効果トランジスタの移動度は,<110>方位のシリコン表面上に,ソース領域からドレイン領域に向かう方向が<110>方位を向くように電界効果トランジスタを配置した場合に最も高くなるとの知見を得た。
【0008】上記知見に基づいてなされた本発明によれば,N型MISトランジスタ,P型MISトランジスタともに移動度を大きくすることができ,<100>方位を有するシリコン基板上に形成されたMISトランジスタに比べて,N型MISトランジスタで約1.4倍,P型MISトランジスタで約2.5倍の移動度を持った信頼性の高い電界効果トランジスタが得られる。」
・「【0010】<110>方位のシリコン表面上においてソース領域とドレイン領域を,ソース領域とドレイン領域とを結ぶ方向が<110>方向になるように配置する一例を示すと,例えば(110)面方位を主面とするシリコン基板上においてゲート電極を,トランジスタのゲート電極長手方向が[001]方向に一致するように配置し,ソース領域を前記(110)面内においてゲート電極に対して[1-10]方向の側に配置し,ドレイン領域を(110)面内において[-110]方向の側に配置した構成が挙げられる。本発明は,これと結晶学的に等価な全ての配置を含むものである。これはまた,(1-10)面内で,(111)面との交線を基準に,135度回転した方向にゲート電極の長手方向が一致するようにゲート電極を配置した構成とも等価である。
【0011】ここで実質的な<110>方位とは,(110)面,あるいはこれと結晶学的に等価な全ての面を含む{110}面のみならず,これと結晶学的に見てほぼ等価な方向を向いている面方位を意味しており,(551)面,(331)面,(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面などをが,該当する面方位を有する。また,移動度がほぼ最大となる面方位に匹敵する面方位として,<110>方位からの角度のずれの少ない(320)面,(531)面,(321)面,(533)面,(535)面,(230)面,(351)面,(231)面,(353)面,(355)面なども,本発明の効果が得られる結晶面として選択できる。」

オ 発明の実施の形態
・「【0012】
【発明の実施の形態】以下に,本発明の実施例をあげて詳細に説明する。
[第1実施例]本発明の第1の実施例として,<110>方位のシリコン基板上にシリコン酸化膜をゲート絶縁膜として用いたMIS型電界効果トランジスタを形成した半導体装置について述べる。
【0013】図1に,本発明の電界効果トランジスタで使われるシリコン基板を構成する,<110>方向から見たシリコン結晶の結晶構造の概略図を示す。ただし図1において,矢印101,矢印102はいずれも<110>方向を示しており,電界効果トランジスタが形成される基板最上面においては,シリコン原子103がゲート絶縁膜との界面に平行に配列されるのがわかる。
【0014】さらに本実施例のMISトランジスタでは,電界効果トランジスタのゲート電極を,前記<110>方位のシリコン基板主面,例えば(110)面上に,その長手方向が図1の紙面左右方向に延在するように配置し,さらに紙面手前方向にソース領域を,紙面奥方向にドレイン領域を配置する。この方向が,本発明の<110>方位のシリコン面上にソース領域とドレイン領域とを,ソース領域とドレイン領域とを結ぶ線が<110>方位に一致するように電界効果トランジスタを配置した方向であり,次の図2に示すようにMISトランジスタの移動度は,この方向において最も高くなる。【0015】図2は,(110)面上にP型MISトランジスタを形成した際のトランジスタ移動度のトランジスタ配置方向依存性を示す図であり,(1-10)面内において,(111)面との交線を基準にして,ゲート電極長手方向の角度を変化させて配置したときの移動度の変化を示す。
【0016】図2を参照するに,移動度はゲート電極長手方向のなす角度が135度方向のとき,すなわち(110)面あるいは{110}面内にソース領域・ドレイン領域を,ソース領域とドレイン領域とを結ぶ方向が<110>面方向となるように配置したときが最大になるのがわかる。N型MISトランジスタについても同様である。この方向に配置したMISトランジスタの移動度は<100>面の移動度に比べてN型MISトランジスタで約1.4倍,P型MISトランジスタで約2.5に相当する。この方向に配置したMISトランジスタの移動度が高くなるのは,ソース領域からドレイン領域に沿った電子および正孔の有効質量および格子散乱確率が減少することに起因すると考えられる。
【0017】図2を見ても分かるように,移動度が最大になる角度の周辺の角度でも急激に移動度が低下することにはならないので,135度の角度から±10度程度以内の結晶面方位を選択しても移動度が向上した電界効果トランジスタを得ることができる。すなわち,実質的に(110)面あるいは<110>面と等価ないしは面方向角度が近い他の面方位,例えば(551)面,(331)面,(221)面,(321)面,(531)面,(231)面,(351)面,(320)面,(230)面などに本発明の電界効果トランジスタを形成してもよい。
【0018】図3は,P型MISトランジスタのドレイン領域電流のドレイン領域電圧依存性である。(111)面および(110)面方位上のMISトランジスタの電流駆動能力はそれぞれ(100)面の1.3倍および2.5倍になっている。」
・「【0024】上述したように,マイクロ波励起Kr/O_(2)プラズマにより形成したシリコン酸化膜は,400℃という低温で酸化しているにもかかわらず,(100)面,(111)面,(110)面および他のあらゆる面方位とも,従来の(100)面の高温熱酸化膜と同等ないしはより優れた電気的特性が得られる。
【0025】こうした効果が得られるのは,成膜直後にシリコン酸化膜中にKrが含有されることにも起因している。シリコン酸化膜中にKrが含有されることにより,膜中やSi/SiO_(2)界面でのストレスが緩和され,膜中電荷や界面準位密度が低減され,シリコン酸化膜の電気的特性が大幅に改善されるためと考えられる。特に,表面密度において5×10^(11)cm^(2)以下のKrを含むことがシリコン酸化膜の電気的特性,信頼性的特性の改善に寄与している。この様な工程によって形成したゲート酸化膜を用いたMISトランジスタの移動度の面方位依存特性が図2,図3に示したものである。」

カ ここで,上記オに摘示した段落【0015】には,「(110)面上にP型MISトランジスタを形成」することが記載されているから,引用例1には,上記エに摘示した段落【0007】に記載された「半導体装置」を構成する「電界効果トランジスタ」として,「P型MISトランジスタ」が形成されたものも記載されているといえる。
また,MIS型電界効果トランジスタにおいては,ゲート絶縁膜上にゲート電極が形成されることは明らかである。

以上を総合すると,引用例1には次の発明(以下「引用発明」という。)が記載されているものと認められる。

「実質的に<110>方位を有するシリコン基板表面上に形成され,ソース領域とドレイン領域とを結ぶ方向が,実質的に<110>方向に一致するように前記シリコン基板表面上に配置された電界効果トランジスタであって,
前記電界効果トランジスタはP型MISトランジスタであり,
前記電界効果トランジスタのゲート絶縁膜のシリコンに接する部分が,シリコン酸化膜,シリコン酸窒化膜,シリコン窒化膜のいずれかであり,
前記ゲート絶縁膜上にゲート電極が形成され,
前記実質的な<110>方位とは,(110)面,あるいはこれと結晶学的に等価な全ての面を含む{110}面,及び,これと結晶学的に見てほぼ等価な方向を向いている面方位である(551)面,(331)面,(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面,並びに,移動度がほぼ最大となる面方位に匹敵する面方位として,<110>方位からの角度のずれの少ない(320)面,(531)面,(321)面,(533)面,(535)面,(230)面,(351)面,(231)面,(353)面,(355)面である,
電界効果トランジスタ。」


(2)K. Throngnumchai, 'VA-6 Ultralow On-Resistance P-Channel Lateral DMOS Fabricated on (110)-Oriented Si Substrate',
IEEE Transactions on Electron Devices, Vol.40, No.11, P.2132-2133
(1993年11月)
原査定の拒絶の理由に引用され,本願の出願前に外国において頒布された刊行物である上記文献(以下「引用例2」という。)には以下の記載がある。(なお,日本語訳は当審において作成した。以下同じ。)
・「This paper presents a p-channel lateral DMOS(LDMOS) featuring improved on-resistance through the use of a (110)-oriented Si substrate. The specific on-resistance of this LDMOS is believed to be the lowest among p-channel power MOSFETs reported to date.
P-channel power MOSFET's are still widely used in such applications as high-side switching and complementary circuits even though their on-resistance, R_(on), is about three times higher than that of n-channel devices having the same chip-size. While there is a need to reduce the R_(on) value of these devices, conventional (100)-substrates do not have a suitable orientation for this purpose because their hole mobility is lower than that of (110)-substrates.」(2133ページ左欄1?13行)
(日本語訳:
本論文では,(110)配向Si基板を使用して改善されたオン抵抗を有するpチャネルラテラルDMOS(LDMOS)を提示する。このLDMOSの特有のオン抵抗は,これまでに報告されたpチャネルパワーMOSFETの中で最も低いと考えられている。
pチャネルパワーMOSFETは,オン抵抗R_(on)が同じチップサイズを有するnチャネルデバイスに比べて約3倍であっても,まだ広く,ハイサイドスイッチングや相補的な回路などのアプリケーションで使用されています。これらのデバイスのR_(on)の値を減らす必要があるが,従来の(100)基板は,その正孔移動度が(110)基板のそれよりも低いので,この目的のために適切な方位を持っていない。)

・「In this study, we fabricated p-channel LDMOS on both(100)- and (110)-substrates and compared their on-resistance.
・・・(中略)
The gate oxides of both types of samples were formed by the same thermal oxidation process at 1050℃ in a dry 0_(2)-atmosphere. From the CV characteristics, the thickness of the gate oxides on the (110)- and (100)-substrates was determined to be 62 and 49 nm respectively.」(2133ページ左欄14?31行)
(日本語訳:
本研究では,pチャネルのLDMOSを(100)と(110)基板の両方の上に作製し,そのオン抵抗を比較した。
・・・(中略)
両方の種類のサンプルのゲート酸化膜は,1050℃の乾燥したO_(2)雰囲気中という同じ熱酸化プロセスで形成された。CV特性から,(110)と(100)基板上のゲート酸化膜の厚さは,それぞれ62および49 nmであると決定された。)

・「The on-resistance of the samples was determined as a function of their effective longitudinal gate field, E_(inv), defined by (V_(GS) - V_(th))/t_(ox), where V_(GS), V_(th), and t_(ox) are the applied gate voltage, threshold voltage, and gate oxide thickness. The measured threshold and breakdown voltages were -3.28 and -51 V for the (110)-sample and-2.54 and -46 V for the (100)-sample. When E_(inv) was -5 MV/cm, the measured specific on-resistance of the(110)-sample was 2.27 Ω-cm^(2) , only 0.64 times as much as the 3.52 Ω-cm^(2) measured for the (100)-sample.」(2133ページ左欄34?43行)
(日本語訳:
サンプルのオン抵抗は,それらの実効的な長手方向のゲート電界E_(inv)の関数として決定され,E_(inv)は(V_(GS) - V_(th))/ t_(ox)と定義され,ここでV_(GS),V_(th)とt_(ox)は,それぞれ印加されるゲート電圧,しきい値電圧,ゲート酸化物の厚さである。測定されたしきい値とブレークダウンの電圧は(110)試料については-3.28と-51 V,(100)試料については-2.54と-46 Vであった。E_(inv)が-5MV/cmのとき,(110)サンプルのオン抵抗を測定値は2.27 Ω-cm^(2) であり,これは(100)サンプルについて測定された3.52 Ω-cm^(2)の0.64倍にすぎない。)

・「It was found that the on-resistance ratio between the p-channel LDMOS fabricated on the (110)- and (100)-substrates can be reduced by increasing E_(inv). This is another advantage of using (110)-substrates for power applications where a high gate field is available. The reduction of the on-resistance ratio between the substrates is thought to be due to the differences in their surface roughness scattering.」(2133ページ左欄44?51行)
(日本語訳:
(110)と(100)基板上に形成されたpチャネルのLDMOSのオン抵抗の比はE_(inv)を増やすことによって減らせることがわかった。これは,高ゲート電界が利用可能であるパワーアプリケーション用に(110)基板を用いる別の利点である。基板間のオン抵抗比の減少は,その表面ラフネス散乱の違いによるものと考えられている。)

なお,上記の「測定されたしきい値とブレークダウンの電圧は(110)試料については-3.28と-51 V」との記載において,「電圧」は,ソースとゲート電極との間に印加される「ゲート電圧」であることは自明であるところ,その値が「-3.28と-51 V」と負の値となっているのは,「pチャネルのLDMOS」であることから,ソース側を基準としてゲート電極に印加した電圧を測定したためであり,ソース側とゲート電極との間に印加される「ゲート電圧」の絶対値では,前記「-3.28と-51 V」は「3.28と51V」であることは当業者に明らかである。


(3)M. Miyashita et al., 'Dependence of Surface Microroughness of CZ, FZ, and EPI Wafers on Wet Chemical Processing',
Journal of The Electrochemical Society, Vol.139, No.8, P.2133-2142
(1992年 8月)
原査定の拒絶の理由に引用され,本願の出願前に外国において頒布された刊行物である上記文献(以下「引用例3」という。)には,Fig.12及びFig.19とともに以下の記載がある。
・「Experimental
In these experiments, CZ (100) wafer and the FZ (100) doped with phosphorous (P) and boron (B) were used.Their resistivity is 8-12 cm and the parameter of average surface microroughness (Ra) is 0.15-0.20 nm.」(P.2134左欄13?17行)
(日本語訳:
実験
これらの実験では,リン(P),ホウ素(B)でドープされたCZ(100)及びFZ(100)ウエハを用いた。それらの抵抗率は8-12cm,平均表面マイクロラフネスのパラメータ(Ra)が0.15から0.20 nmである。)

ここにおいて,翻訳文では「平均表面マイクロラフネスのパラメータ(Ra)」としているが,通常,記号「Ra」は中心線平均粗さを表すことから,上記「平均表面マイクロラフネスのパラメータ(Ra)」は中心線平均粗さRaであることは明らかである。

・「In short, the surface microroughness can be suppressed as the initial level as shown in Fig.12 if the following conditions are satisfied: to use the EPI wafer will less point defects or the wafer whose point defects are eliminated with such a treatment as the wet oxidation; to set the mixing ratio of the APM cleaning at 0, 0.05:1:5; and to introduce the room temperature ultrapure water rinsing after the APM cleaning process.」(P.2138左欄4?11行)
(日本語訳:
一言で言えば,以下の条件が満たされている場合,Fig.12に示すように,表面ラフネスは,初期レベルと同等に抑制することができる。;EPIウェーハを使用して,このような湿式酸化としての処理によって,その点欠陥はより少なくなるか除去される;APM洗浄の混合比を0,0.05:1:5に設定する;およびAPM洗浄工程後,室温で超純水リンスを導入する。)

ここで,Fig.12からは,ETCHING DEPTHが30nmにおけるCZ n(WET 1000℃X4hrs)とFZ n(WET 1000℃X4hrs),及びETCHING DEPTHが60nmにおけるFZ nについては,Raが0.15nm程度であることが読み取れる。
また,Fig.12自体には以下の付記がある。

・「Fig. 12. Influence of cyclic APM cleaning step with the mixing ratio of NH_(4)OH:H_(2)0_(2):H_(2)0=0.05:1:5 on surface microroughness for wafers treated at 1000℃ in wet oxidation for 4 h (cleaning step =3nm etching depth).」(P.2138のFig.12)
(日本語訳:
1000℃4時間の湿式酸化(洗浄ステップ=エッチング深さ3nm)がされたウェハについて,混合比NH_(4)OH:H_(2)0_(2):H_(2)0=0.05:1:5のサイクリックAPMクリーニング工程の表面マイクロラフネスに対する影響)

・「Effect of surface microroughness on electrical characteristics of thin oxide.--As the feature size of the ULSI devices gets smaller, the gate oxide and oxide used as the storage capacitor are getting thinner and thinner. Therefore, in order to maintain the performance, the reliability,and the yield of devices, it is extremely important to improve the film quality of thin oxide. This experiment has confirmed that the electrical characteristics of thin oxide such as the dielectric breakdown field intensity (E_(BD)) have a close relationship with the surface microroughness.
MOS diodes were prepared by depositing 9.5 and 10 nm oxide films on the n- and p-type substrates with various surface microroughness levels followed by the aluminum metallization. Figure 19 shows the relationship between the surface microroughness and the E_(BD). In this experiment, E_(BD) means the average value of the electric field intensity of the intrinsic breakdown when the positive voltage is applied to the Al electrode to form the electron accumulation layer on the n-Si substrate surface. And when the negative voltage is applied to the A1 electrode to form the electron accumulation layer on the p-type substrate surface. The measurement area was 1.6x10^(-4)μm^(2) and the judgment electric current was 1x10^(-4)A.
It is shown that E_(BD) gets higher as the surface microroughness decreases. Moreover no difference is observed between the n-type CZ wafer and the n-type FZ wafer provided that the surface microroughness is at the same level. And, moreover, no difference is observed between the p-type CZ wafer and the p-type EPI wafer provided that the surface microroughness is at the same level. Since the barrier height for electron emission from Al into SiO_(2) is higher than that for electron emission from Si into SiO_(2), the E_(BD) of the p-type wafer is higher than that of n type wafer.」(P.2140右欄11?43行)
(日本語訳:
表面マイクロラフネスの,薄い酸化膜の電気特性への影響-
ULSIデバイスの機能のサイズが小さくなるにつれ,ストレージコンデンサとして使用されるゲート酸化膜と酸化物は,薄く,薄くなってきている。したがって,パフォーマンス,信頼性,およびデバイスの歩留まりを維持するためには,薄い酸化膜の膜質を向上させるために極めて重要である。この実験では,このような絶縁破壊電界強度(E_(BD))などの酸化物薄膜の電気的特性は,表面マイクロラフネスとの密接な関係を持っていることを確認している。
MOSダイオードは,アルミ配線に続いて種々の表面ラフネスのレベルを持つn型とp型基板上に9.5および10 nmの酸化膜を堆積させることによって調製した。Fig.19は,表面のマイクロラフネスとE_(BD)の関係を示している。この実験では,E_(BD)は,n-Si基板表面上に電子蓄積層を形成するために,Al電極に正の電圧が印加された際の,真性破壊の電界強度の平均値のことである。また,p型基板表面上に電子蓄積層を形成するために,Al電極に負の電圧が印加された際の値である。測定面積は1.6x10^(-4)μm^(2)であり,判定電流は1x10^(-4)Aであった。
表面ラフネスが減少するにつれて,E_(BD)が高くなることが示されている。また,有意差は,表面ラフネスが同じレベルとされた,n型CZウェーハとn型のFZウエハとの間に観察されていない。また,有意差は,表面ラフネスが同じレベルとされた,p型CZウェーハとp型EPIウェーハとの間に観察されていない。AlからSiO_(2)への電子放出のための障壁の高さは,SiからSiO_(2)に電子放出のそれよりも高いので,p型ウェハのE_(BD)は,n型のウェハに比べて高くなっている。)

ここで,Fig.19は,表面のマイクロラフネスとE_(BD)の関係を示しているところ,前述したように,「表面のマイクロラフネス」としてはRa,すなわち中心線平均粗さRaを指すことは明らかである。
また,CZ n及びFZ nウェーハについてみると,実測データとしては,Raの最小値は0.2nm程度であるが,少なくともRaが0.15nm程度までは,Raが減少するにつれてE_(BD)が増加する傾向にあることは,各実測データを結ぶ実線から見て,実質的に示されているといえる。

以上から,引用例3には,中心線平均粗さRaが0.15nm程度の表面が得られること,及び,中心線平均粗さRaが減少するにつれて,ゲート酸化膜の絶縁破壊電界強度E_(BD)が高くなることが示されている。

5.本願発明と引用発明との対比
本願発明と引用発明とを対比する。

・引用発明における「実質的に<110>方位を有するシリコン基板」であって,「前記実質的な<110>方位とは,(110)面,あるいはこれと結晶学的に等価な全ての面を含む{110}面,及び,これと結晶学的に見てほぼ等価な方向を向いている面方位である(551)面,(331)面,(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面,並びに,移動度がほぼ最大となる面方位に匹敵する面方位として,<110>方位からの角度のずれの少ない(320)面,(531)面,(321)面,(533)面,(535)面,(230)面,(351)面,(231)面,(353)面,(355)面である」ものは,面方位について,本願発明における「実質的に(110)面を有するシリコン表面」の面方位とは「(110)面,(551)面,」「(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面,(331)面」において共通するところ,本願発明における「実質的に(110)面を有するシリコン表面」の面方位は選択的な記載がされているものである。また,引用発明の「<110>方位」を代表する[110]「方位を有するシリコン基板表面」が,本願発明の「基板」と同様に「表面が」「(110)面であるシリコン領域を有する」ことは自明である。よって,引用発明の「実質的に<110>方位を有するシリコン基板」であって,「前記実質的な<110>方位とは,(110)面,あるいはこれと結晶学的に等価な全ての面を含む{110}面,及び,これと結晶学的に見てほぼ等価な方向を向いている面方位である(551)面,(331)面,(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面,並びに,移動度がほぼ最大となる面方位に匹敵する面方位として,<110>方位からの角度のずれの少ない(320)面,(531)面,(321)面,(533)面,(535)面,(230)面,(351)面,(231)面,(353)面,(355)面である」ものは,本願発明における「表面が実質的に(110)面であるシリコン領域を有する基板」であって,「前記実質的に(110)面を有するシリコン表面は,(110)面,(551)面,(311)面,(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面,(331)面,(221)面,(332)面,(111)面,及び,(320)面のいずれかであ」るものに相当する。

・引用発明の「シリコン基板表面上に形成され,ソース領域とドレイン領域とを結ぶ方向が,実質的に<110>方向に一致するように前記シリコン基板表面上に配置された電界効果トランジスタであって,」「 前記電界効果トランジスタはP型MISトランジスタであり, 前記電界効果トランジスタのゲート絶縁膜のシリコンに接する部分が,シリコン酸化膜,シリコン酸窒化膜,シリコン窒化膜のいずれかであり, 前記ゲート絶縁膜上にゲート電極が形成され」たものは,本願発明の「前記表面上に設けられたゲート絶縁膜と,前記ゲート絶縁膜上に設けられたゲート電極とを有し,前記シリコン領域を少なくともチャンネルに用いたPチャネルMIS電界効果トランジスタ」に相当する。

以上から,引用発明と本願発明とは,
「 表面が実質的に(110)面であるシリコン領域を有する基板と,前記表面上に設けられたゲート絶縁膜と,前記ゲート絶縁膜上に設けられたゲート電極とを有し,前記シリコン領域を少なくともチャンネルに用いたPチャネルMIS電界効果トランジスタにおいて,
前記実質的に(110)面を有するシリコン表面は,(110)面,(551)面,(311)面,(221)面,(553)面,(335)面,(112)面,(113)面,(115)面,(117)面,(331)面,(221)面,(332)面,(111)面,及び,(320)面のいずれかであることを特徴とするPチャネルMIS電界効果トランジスタ。」
である点で一致する。

一方,両者は次の各点で相違する。
《相違点1》
本願発明においては,「シリコン表面の表面粗さが中心線平均粗さ(Ra)で表現すると0.15nm以下であ」るのに対して,引用発明においてはそのような特定はなされていない点。
《相違点2》
本願発明においては,「ソース,ゲート間耐電圧が10ボルト以上であること」とされているが,引用発明においてはそのような特定はなされていない点。
《相違点3》
本願発明は「PチャネルパワーMIS電界効果トランジスタ」に係るものであるが,引用発明は「P型MISトランジスタ」である「電界効果トランジスタ」であり,「PチャネルMIS電界効果トランジスタ」に相当するものの,「PチャネルパワーMIS電界効果トランジスタ」とまでは特定されていない点。

6.当審の判断
上記各相違点について検討する。
(1)《相違点1》について
一般に,MIS電界効果トランジスタにおいては,ゲート絶縁膜が簡単に破壊されないように,その絶縁破壊電界強度を高いものとすることは,従来より周知の課題であるところ,前記4.(3)において摘示したとおり,引用例3には,中心線平均粗さRaが減少するにつれて,ゲート酸化膜の絶縁破壊電界強度E_(BD)が高くなることが示されているから,引用発明に係るP型MISトランジスタについても,ゲート絶縁膜の絶縁破壊電界強度をより高いものとするために,「実質的に<110>方位を有するシリコン基板表面」の中心線平均粗さRaをできるだけ小さいものとすることは当業者が適宜になし得たことである。そして,具体的な中心線平均粗さRaの値は,必要な絶縁破壊電界強度に応じて設定できるものであり,この際,Raの値として0.15nm程度の値は,引用例3にも示されているように格別な値ともいえない。
また,シリコン基板表面の粗さが大きくなると,MIS電界効果トランジスタにおける移動度が低下すること,逆に言えば,シリコン基板表面の粗さが小さくなると,MIS電界効果トランジスタにおける移動度が向上することは,以下の周知例1及び2にも示されているように従来より周知の事項であるから,引用発明において,上記のように「実質的に<110>方位を有するシリコン基板表面」の中心線平均粗さRaをできるだけ小さいものとすることに伴い,移動度が向上することは当業者が普通に予測できたことである。

・周知例1: 特開平8-213595号公報
本願の出願前に日本国内において頒布された刊行物である特開平8-213595号公報には,図12,16,17とともに次の記載がある。
「【0028】図16はキャリア移動度の実効電界依存性を示すもので,これもトランジスタの信頼性の指標となるものである。Y.Toyoshima,H.Iwai,F.Matusoka,H.Hayashida,K,Maeguchi,and K.Kanzaki,'Analysis on gate-oxidethickness dependence of hot-carrior-induceddegradation in thin-gate oxide nMOSFETs,'IEEETrans.Electron Devices,vol.37,No.6,pp.1496-1503,1990. )キャリア移動度(1/μeff )を決定する要因としては,表面ラフネス散乱(1/μsr),フォノン散乱(1/μph),クーロン散乱(1/μc)があり,全体の移動度(1/μeff )は,ln(1/μeff )=ln((1/μc )+(1/μsr)+(1/μph))で表される。グラフ中の破線は各要因によるキャリア移動度を示し,実線はそれらを総合したキャリア移動度を示している。
【0029】これは,図17において,本発明のトランジスタが従来発明のトランジスタに比べてホットキャリア信頼性に優れていたのは,即ち劣化量(Δgm /gm )が小さかったのは,図12に示すように,ホットキャリアストレスによって生じた界面準位の増大が,モビリティの劣化による駆動力の低下を引き起こす効果が,ゲート酸化膜厚が薄くなるほど見えにくくなることによる。酸化膜厚の薄い場合には,チャネルの縦方向の電界が非常に強いため,モビリティは,表面ラフネス散乱に主に支配され,界面準位によるクーロン散乱の影響は,モビリティに現れにくくなる。」

・周知例2: 特開平11-135784号公報
本願の出願前に日本国内において頒布された刊行物である特開平11-135784号公報には次の記載がある。
「【0007】酸化処理とエッチングとの繰り返しで増加するマイクロラフネスは,ゲート絶縁膜形成直前においては約0.4nm程度の厚さに達する。このようなマイクロラフネスは,ゲート絶縁膜の耐電圧(Qbd)の低下を招き,絶縁膜の長期信頼性の低下,移動度の低下によるオン電流の減少等の原因になり,MOSデバイスのゲート絶縁膜の薄膜化に伴い,大きな問題になっている。」

したがって,引用発明において,「実質的に<110>方位を有するシリコン基板表面」の中心線平均粗さRaを0.15nm程度として,相違点1に係る「シリコン表面の表面粗さが中心線平均粗さ(Ra)で表現すると0.15nm以下であ」る構成を備えることは,当業者が適宜になし得た範囲に含まれる程度のことである。

(2)《相違点2》について
(110)配向Si基板に形成されたpチャネルのMOSFETにおけるゲート耐圧として10Vを超える値は,引用例2に示されているように,普通に設定される値であるから,引用発明においてもソースとゲートの間の耐圧を10Vを超える値に設定して,相違点2に係る,「ソース,ゲート間耐電圧が10ボルト以上である」ものとすることは,単なる設計的事項といえるものである。
よって,引用発明において,相違点2に係る構成を備えることは当業者が適宜になし得た範囲に含まれる程度のことである。

(3)《相違点3》について
例えば,引用例2にも「pチャネルパワーMOSFET」と表記されているように,電界効果トランジスタを比較的大電力を制御できるものとして製造して「パワー」電界効果トランジスタとすることは設計的な事項であり,引用発明に係る,「P型MISトランジスタ」である「電界効果トランジスタ」についても,比較的大電力を制御できるものとして設計して,相違点3に係る「PチャネルパワーMIS電界効果トランジスタ」とすることは,当業者が適宜になし得た範囲に含まれる程度のことである。

(4) したがって,本願発明は,周知技術を勘案することにより,引用発明及び引用例2及び3に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

7.むすび
以上のとおりであるから,本願は,他の請求項に係る発明について検討するまでもなく,拒絶すべきものである。
よって,結論のとおり審決する。
 
審理終結日 2012-06-21 
結審通知日 2012-07-03 
審決日 2012-07-17 
出願番号 特願2003-148275(P2003-148275)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 川村 裕二  
特許庁審判長 北島 健次
特許庁審判官 近藤 幸浩
早川 朋一
発明の名称 PチャネルパワーMIS電界効果トランジスタとその製造方法、およびスイッチング回路  
代理人 西山 修  
代理人 山川 政樹  
代理人 西山 修  
代理人 山川 茂樹  
代理人 黒川 弘朗  
代理人 山川 政樹  
代理人 山川 茂樹  
代理人 黒川 弘朗  
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