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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1263768
審判番号 不服2010-21941  
総通号数 155 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-11-30 
種別 拒絶査定不服の審決 
審判請求日 2010-09-29 
確定日 2012-09-27 
事件の表示 特願2009- 35840「貫通電極付き半導体デバイスの製造方法」拒絶査定不服審判事件〔平成21年5月21日出願公開、特開2009-111433〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成14年8月30日に出願した特願2002-254858号特許出願(以下「原出願」という。)の一部を平成21年2月18日に新たな特許出願としたものであって、平成21年3月23日に手続補正書が提出され、平成22年3月30日付けの拒絶理由通知に対して同年6月7日に意見書及び手続補正書が提出されたが、同年6月24日付けで拒絶査定がなされた。
それに対して、同年9月29日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成23年12月2日付けで審尋がなされ、平成24年2月6日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成22年9月29日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成22年9月29日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?5を補正して、補正後の特許請求の範囲の請求項1?5とするとともに、明細書の補正を行うものであり、補正前後の請求項1は各々次のとおりである。

(補正前)
「【請求項1】
デバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法であって、
前記半導体基板の少なくともデバイスが形成されている一方の主面に第1の絶縁層を形成する第1の絶縁層形成工程と、
前記第1の絶縁層形成工程に次いで、前記第1の絶縁層上に金属薄膜を形成する薄膜形成工程と、
前記薄膜形成工程に次いで、前記半導体基板の他方の主面から、前記金属薄膜直下の前記第1の絶縁層に達する細孔を形成する細孔形成工程と、
前記細孔形成工程に次いで、前記細孔の孔壁、前記細孔内の前記第1の絶縁層の裏面および前記半導体基板の他方の主面に第2の絶縁層を形成する第2の絶縁層形成工程と、
前記第2の絶縁層形成工程に次いで、前記細孔の端部の前記第2の絶縁層、および、前記第1の絶縁層を、Reactive Ion Etching法により除去して、前記細孔に、前記金属薄膜を露出する絶縁層除去工程と、
前記絶縁層除去工程に次いで、前記細孔内に導電性物質を充填する導電性物質充填工程とを有することを特徴とする貫通電極付き半導体デバイスの製造方法。」

(補正後)
「【請求項1】
予めデバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法であって、
前記半導体基板の少なくともデバイスが形成されている一方の主面に第1の絶縁層を形成する第1の絶縁層形成工程と、
前記第1の絶縁層形成工程に次いで、前記第1の絶縁層上に金属薄膜を形成する薄膜形成工程と、
前記薄膜形成工程に次いで、前記半導体基板の他方の主面から、前記金属薄膜直下の前記第1の絶縁層に達する細孔を形成する細孔形成工程と、
前記細孔形成工程に次いで、前記細孔の孔壁、前記細孔内の前記第1の絶縁層の裏面および前記半導体基板の他方の主面に第2の絶縁層を形成する第2の絶縁層形成工程と、
前記第2の絶縁層形成工程に次いで、前記細孔の端部の前記第2の絶縁層、および、前記第1の絶縁層を、Reactive Ion Etching法により除去して、前記細孔に、前記金属薄膜を露出する絶縁層除去工程と、
前記絶縁層除去工程に次いで、前記細孔内に導電性物質を充填する導電性物質充填工程とを有することを特徴とする貫通電極付き半導体デバイスの製造方法。」

2.補正事項の整理
本件補正による補正事項を整理すると次のとおりである。

(1)補正事項1
補正前の請求項1の「デバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法であって、」を、「予めデバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法であって、」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の明細書の0009段落を補正して、補正後の明細書の0009段落とすること。

3.新規事項の追加の有無、及び補正の目的の適否についての検討
(1)補正事項1について
補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0030段落等に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。
また、補正事項1は、補正前の請求項1に係る発明の発明特定事項である「前記半導体基板の少なくともデバイスが形成されている一方の主面に第1の絶縁層を形成する第1の絶縁層形成工程」について、「前記半導体基板」に「予めデバイスが形成されている」という技術的限定を加えるものであるから、当該補正事項1は、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。

(2)補正事項2について
補正事項2は、補正事項1と整合を取るために明細書の記載を修正するものであるから、補正事項1と同様に特許法第17条の2第3項に規定する要件を満たす。

(3)新規事項の追加の有無、及び補正の目的の適否についてのまとめ
以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たす。
そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件についての検討
(1)補正後の発明
本願の本件補正による補正後の請求項1?5に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される上記第2.1.の「(補正後)」の箇所に記載したとおりのものであって、再掲すると次のとおりである。

「【請求項1】
予めデバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法であって、
前記半導体基板の少なくともデバイスが形成されている一方の主面に第1の絶縁層を形成する第1の絶縁層形成工程と、
前記第1の絶縁層形成工程に次いで、前記第1の絶縁層上に金属薄膜を形成する薄膜形成工程と、
前記薄膜形成工程に次いで、前記半導体基板の他方の主面から、前記金属薄膜直下の前記第1の絶縁層に達する細孔を形成する細孔形成工程と、
前記細孔形成工程に次いで、前記細孔の孔壁、前記細孔内の前記第1の絶縁層の裏面および前記半導体基板の他方の主面に第2の絶縁層を形成する第2の絶縁層形成工程と、
前記第2の絶縁層形成工程に次いで、前記細孔の端部の前記第2の絶縁層、および、前記第1の絶縁層を、Reactive Ion Etching法により除去して、前記細孔に、前記金属薄膜を露出する絶縁層除去工程と、
前記絶縁層除去工程に次いで、前記細孔内に導電性物質を充填する導電性物質充填工程とを有することを特徴とする貫通電極付き半導体デバイスの製造方法。」

(2)引用刊行物に記載された発明
(2-1)特許法第44条第2項の規定により本願の出願の時とみなされる原出願の出願の時よりも前(以下「本願の出願前」という。)に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である国際公開第2001/1486号(以下「引用例」という。)には、図6?16とともに次の記載がある(ここにおいて、下線は、タイトルの部分を除き、当合議体にて付加したものである。以下同じ。)。

a.「発明の分野
本発明は、集積回路とプリント回路ボード等の支持基板の間における接続に関する。より詳細に述べれば、本発明は集積回路を支持基板に結合するためのインターポーザに関する。
背景
集積回路は、長年にわたって作られてきた。従来より、この種の製造には、ダイと呼ばれる半導体材料片に対する各種の能動ならびに受動回路エレメントの集積が伴い、ダイは、セラミクスまたはプラスチックのパッケージにカプセル化される。これらのパッケージは、通常その後、パッケージの周縁部に沿って配置された接続ピンによって、プリント回路ボードに取り付けられる。電子システムは、各種の集積回路パッケージをプリント回路ボードに接続することによって構成することができる。
半導体製造テクノロジにおける進歩に従って、各集積回路上のトランジスタ数が実質的に増加し、それに応じて各集積回路の機能が向上した。その一方、機能の向上によって、集積回路と、その集積回路が一部を構成する電子システムの残りの部分との間の接続に多数の入力/出力(I/O)接続を増加する必要が生じた。増大したI/O接続の要求を解決するために設計された1つの例は、単純に新しいピンをパッケージ上に追加するだけというものであった。残念ながら、パッケージに対するピンの追加は、パッケージによって消費される面積を増加させることになった。許容不能なまでに大きな面積を消費することなく増大したI/O接続の要求を解決するために設計された別の例は、ピン・グリッド・アレイ(PGA)パッケージおよびボール・グリッド・アレイ(BGA)パッケージの開発である。この種のパッケージにおいては、多数のI/O接続端子が、パッケージの主表面の実質的な部分にわたって2次元アレイとして配置される。PGAパッケージおよびBGAパッケージは、通常、集積回路ダイを含み、かつプリント回路ボード等の支持基板に取り付けられる。
PGAパッケージおよびBGAパッケージは、多数のI/O接続を必要としている集積回路に空間節約の一つの解を与えるが、それらの製造に使用される材料と集積回路ダイに使用される材料は、それぞれの熱膨張係数という点において良好な整合性を持っていない。
今必要とされていることは、支持基板に対する集積回路の電気的かつ機械的な結合に適した構造であって、集積回路と良好に整合する熱膨張特性を有する構造である。さらには、その種の構造を製造する方法も必要とされている。
発明の要約
端的に述べれば、支持基板に対する集積回路の電気的かつ機械的な結合に適した構造であって、集積回路と良好に整合する熱膨張特性を有する構造は、インターポーザである。集積回路およびインターポーザは、実質的に類似の熱膨張係数を有するボディから構成される。インターポーザは、集積回路に対する電気的かつ機械的な結合に適合された第1の表面を有する。またこのインターポーザは、支持基板に対する電気的かつ機械的な結合に適合された第2の表面を有する。インターポーザの第1の表面と第2の表面の間における信号パスとして、電気伝導性を有するビアが設けられている。
本発明のさらに別の側面においては、各種の回路エレメントをインターポーザ内に組み込むことができる。これらの回路エレメントは、能動エレメント、受動エレメント、もしくは能動エレメントおよび受動エレメントの組み合わせとすることができる。」(明細書1ページ3行?2ページ22行の訳文)

b.「本発明を例示する実施形態においては、シリコン-ベースの内部接続テクノロジが使用されてインターポーザが作られ、それがOLGAもしくはそのほかのタイプのパッケージに代えて使用されて、シリコン-ベースの集積回路とプリント回路ボード等の基板が接続される。本発明に従ったインターポーザは、密および粗の内部接続ピッチを容易に達成できるだけでなく、インターポーザ上もしくはその中に抵抗、キャパシタンス、およびインダクタンスを形成する要件を容易に達成することができる。チップにおける狭い内部接続ピッチからプリント回路ボードもしくはそのほかのタイプの支持基板、または回路基板における比較的粗い内部接続ピッチへの空間変換機能は、ファンアウトと呼ばれることもある。なお上記に加えて、本発明の実施形態は、インターポーザ内に回路エレメントを組み込むことを可能にする。
インターポーザを形成するためのシリコン基板の使用は、キャパシタ等の受動回路エレメント、およびトランジスタ等の能動エレメントをインターポーザ上に集積することを可能にする。これらの回路エレメントは、集積回路上において使用されている回路エレメントを強化することが可能であり、さらに重要なこととして集積回路のエレメントとは独立して最適化できることが挙げられる。インターポーザに集積されるキャパシタは、減結合キャパシタとして使用することができる。」(同5ページ30行?6ページ16行の訳文)

c.「図6は、本発明に従ったインターポーザ115の断面を示した別の概要図である。この図を参照すると、インターポーザ115にトランジスタ140が組み込まれていることがわかる。トランジスタ140は、絶縁ゲート電界効果トランジスタ(FET)であり、図6に示されるように、ソース/ドレイン端子142、ゲート電極144、およびゲート誘電体145を含む。トランジスタ140は、n-チャンネルFETまたはp-チャンネルFETとすることができる。この開示から恩典を受ける当業者であれば認識されようが、n-チャンネルおよびp-チャンネルのFETの組み合わせを基板116上に作成することもできる。なお、本発明が、FET140に関して、特定の電気的性質ないしは物理的寸法を求めることはない。本発明は、受動ならびに能動回路エレメントをインターポーザ115内に組み込むことを可能にする。
各種の能動ならびに受動回路エレメントをインターポーザ内に組み込むことによって、インターポーザに回路機能を含ませることが可能になる。たとえば、静電放電(ESD)保護回路をインターポーザ内に含めれば、それによって、インターポーザに取り付けられる集積回路ダイの、その種の保護回路をすべて組み込む負担が軽減される。同様に、そのほかの回路機能をインターポーザ内に組み込むこともできる。例を挙げれば、限定する意図ではないが、キャッシュ・メモリ回路、I/Oバッファ回路、電源調整回路、電圧レベル・シフト回路がある。この開示から恩典を受ける当業者であれば認識されようが、本発明の各種実施形態に従って多くの回路機能をインターポーザに組み込み、能動ならびに受動回路エレメントを形成することができる。
インターポーザに組み込まれるトランジスタは、必須ではないが、集積回路ダイ上に形成されるトランジスタの製造に使用される製造プロセスと同じ製造プロセスを用いて形成することができる。たとえば、集積回路ダイ上のトランジスタおよびそれらとともに形成される回路を第1の電圧範囲において動作するように設計し、インターポーザ上のトランジスタおよびそれらとともに形成される回路を第2の電圧範囲において動作するように設計することが考えられる。同様に、インターポーザ上の回路エレメントの各種電気的特性が、集積回路ダイ上の回路エレメントの電気的特性と異なるようにすることもできる。インターポーザと集積回路ダイの間において異なるものとすることができる電界効果トランジスタの電気的特性の例として、スレッショルド電圧、ゲート誘電体の降伏電圧、キャリア移動度、オフ状態漏れ電流、接合漏れ電流、および接合キャパシタンスが挙げられるが、これらに限定する意図はない。この種の電気的特性が、トランジスタの物理的な設計の強い関数となることから、集積回路ダイおよびインターポーザの回路エレメントを互いに分離して製造することが可能になる。たとえば、インターポーザ上の回路が集積回路ダイ上の回路より高い電圧において動作するように設計することができる。」(同10ページ10行?11ページ17行の訳文)

d.「図11?14を参照すると、本発明のプロセスの別の実施形態が示されている。ここに例示した実施形態においては、トップ-サイド(つまりチップ-サイド)のメタライザーション・オペレーションに続いて、基板を通る深いビアが形成される。
図11に示されるように、シリコン基板202は、互いに反対側となる表面に形成された二酸化ケイ素(SiO_(2))層204および二酸化ケイ素(SiO_(2))層206を有する。この特定の実施形態においては、SiO_(2)層204および206の熱成長が、約0.5μmの厚さとなるまで行われる。続いてSiO_(2)層206の上側に、通常は約0.2μmの厚さの窒化シリコン(Si_(3)N_(4))層208が形成される。Si_(3)N_(4)層208は、プラズマ増速化学蒸着法(PECVD)オペレーションによって形成することができる。次に、層間誘電体としてSiO_(2)層214を形成することができる。例示したこの実施形態においては、Si_(3)N_(4)層208の上から、約5μmの厚さとなるまでSiO_(2)層214の堆積が行われる。その後、通常はフォトレジスト層がSiO_(2)層214の上に形成されてパターンが作られ、その結果、SiO_(2)層214の、ダマシン金属プロセス用のトレンチを形成するために除去される部分が露出される。フォトレジストのパターン形成の後、露出されたSiO_(2)層214の部分に対するエッチングが行われる。窒化物層208は、このSiO_(2)エッチング・プロセスにおけるエッチングのストップ層として機能する。SiO_(2)のエッチング・プロセスに続いて、フォトレジストが除去される。それに続き、インターポーザのチップ-サイド表面に対する、銅のバリア層および銅のシード層の堆積が行われる。バリア層は、通常、電気的伝導性を有するTaまたはTaN等の材料であり、銅のマイグレーションに対するバリアとなり、銅のための接着層として機能する。その後、シード層の上から銅の電気メッキが行われ、その結果、トレンチが銅によって満たされるが、さらにチップ-サイド表面の残りの部分にわたっても銅層が形成される。トレンチの外側に形成された銅の部分は、過剰と見なされる。そのため、化学機械研磨オペレーションが実施されて過剰な銅の除去が行われる。この結果、図11の概略断面図に示されるような独立した銅の内部接続ライン215が得られる。その後、インターポーザのチップ-サイド表面にわたって、Si_(3)N_(4)層216の堆積が行われる。Si_(3)N_(4)層216は、通常、PECVDオペレーションによって形成され、一般に約0.1μmの厚さに形成される。Si_(3)N_(4)層216は、続くビア形成オペレーションのためのストップ層として機能し、また銅のマイグレーションに対するバリアとしても機能する。
前述した過剰な銅の除去に関して言えば、過剰な銅が、可能性としては異なる化学的および機械的特性を有するバリア層の上に配置されることから、限定する意図ではないが、スラリー・ケミストリ、ダウン-フォース、ローテーション・シード、熱等を含む望ましい結果を達成するためのCMP条件が、銅層とバリア層の間において変えられることがある。」(同14ページ3行?15ページ10行の訳文)

e.「図12は、さらにプロセッシング・オペレーションを実施し、追加のレベルの金属内部接続ラインを構成した後の図11の構造を示している。ここに図示した実施形態においては、デュアル・ダマシンのメタライザーション・プロセスが使用されて追加の内部接続ラインおよび内部接続レベル間のビアが形成される。この開示から恩典を受ける当業者であれば認識されようが、この形態において数レベルの相互接続を作成することができる。例示したこの実施形態においては、Si_(3)N_(4)層216の上に、厚さ約10μmのSiO_(2)層218の堆積が行われ、層間誘電体(ILD)が形成される。その後、SiO_(2)層218の上から、通常はフォトレジスト層となる第1のマスキング層(図示せず)が形成され、SiO_(2)層218の、デュアル・ダマシンの金属プロセス用のビア開口を形成するために除去される部分が露出するようにパターンが形成される。フォトレジストのパターン形成の後、露出されたSiO_(2)層218の部分に対するエッチングが行われる。窒化物層216は、このSiO_(2)のエッチング・プロセスにおけるエッチングのストップ層として機能する。SiO_(2)のエッチング・オペレーションに続いて、フォトレジストが除去される。次に、SiO_(2)層218の上から第2のマスキング層(図示せず)が形成され、SiO_(2)層218の、金属の内部接続ライン用のトレンチを形成するためにエッチングを行う部分が露出するようにパターンが形成される。このトレンチのエッチングは、金属の内部接続ラインに希望される厚さと実質的に対応する深さまで、SiO_(2)の露出した部分を除去する。その後、第2のマスキング層が除去される。続いてビア開口のボトムに露出している窒化シリコン層216の部分のエッチングが行われ、それによって、その下にある銅の内部接続ライン215が露出される。次に、インターポーザのチップ-サイド表面に、銅のバリア層および銅のシード層のスパッタ堆積が行われる。その後、シード層に対する銅の電気メッキが行われ、その結果、ビアおよびトレンチが銅によって埋められるが、さらにチップ-サイド表面の残りの部分にわたっても銅層が形成される。トレンチの外側に形成された銅の部分は、過剰と見なされる。
図13は、さらに深いビア開口209を形成するためのプロセッシング・オペレーションが実施された後の図12の構成を示している。まず、フォトレジスト等のマスキング層(図示せず)が形成され、酸化物層204の、深いビア開口209の形成のために除去される部分が露出するようにパターンが形成される。続いて、酸化物層204の露出された部分に対するエッチングが行われ、それによってインターポーザのシリコン基板、またはボディ202の対応部分が露出される。次に、シリコン基板202を通る深いビア開口209のエッチングが行われるが、この場合は、酸化物層206がエッチングのストップ層として機能する。ここに断面図が示されてはいるが、深いビア開口209が特定の形状に拘束されることはなく、バック-サイド表面から開口を見たときの形状が円形、矩形、または何らかの複雑な多角形となることもあり得る。深いビア開口209の形成に続いて、深いビア開口209の露出した内側表面、呼び方を変えればサイドウォール上にSiO_(2)層210が形成される。例示の実施形態においては、SiO_(2)層210が約0.5μmの厚さを有し、化学蒸着法(CVD)プロセスによってその堆積を行うことができる。その後、酸化物層206の、深いビア開口209によって露出された部分のエッチングが行われる。図13からわかるように、酸化物層206の露出された部分を除去することによって、窒化シリコン層208の対応する部分が露出される。さらに、この窒化シリコン層208の露出された部分のエッチングが行われて、銅層215の対応する部分が露出される。
図14は、銅層212を形成するプロセッシング・オペレーションが実施された後の図13の構造を示しており、その結果、深いビア開口209が銅によって満たされ、さらにインターポーザのバック-サイド上の酸化物層204がそれによって覆われている。図14に示されているように、まず、窒化シリコン層208の、深いビア開口209によって露出された部分が、エッチングによって除去される。それに続いて、深いビア開口209内に銅のバリア層ならびに銅のシード層のスパッタ堆積が行われる。その後、深いビア開口209内およびインターポーザのバック-サイド表面に対する銅の電気メッキが行われる。
図15および16は、図7?10(最初に深いビアを加工する)および図11?14(最後に深いビアを加工する)に図示し、それを参照して説明したプロセスの両方に共通するプロセッシング・オペレーションを図示している。」(同15ページ11行?17ページ3行の訳文)

(2-2)ここにおいて、引用例の上記(2-1)d.及びe.並びに図11?14に記載された「本発明のプロセスの別の実施形態」に係るインターポーザの製造方法に注目すると、上記(2-1)c.の「図6は、本発明に従ったインターポーザ115の断面を示した別の概要図である。この図を参照すると、インターポーザ115にトランジスタ140が組み込まれていることがわかる。・・・」という記載から、引用例においては、「本発明のプロセスの別の実施形態」に係るインターポーザの製造方法により、図6に記載された「トランジスタ140」が組み込まれたインターポーザを製造することも想定されていることが明らかである。

(2-3)上記(2-1)d.に記載された工程により、「Si_(3)N_(4)層208」上に銅の内部接続ライン215が形成されていることは明らかである。
また、上記(2-1)d.の「図11?14を参照すると、本発明のプロセスの別の実施形態が示されている。ここに例示した実施形態においては、トップ-サイド(つまりチップ-サイド)のメタライザーション・オペレーションに続いて、基板を通る深いビアが形成される。」という記載、及び図11?14の記載から、「二酸化ケイ素(SiO_(2))層204」は「シリコン基板202」の「バック-サイド」側に形成され、「SiO_(2)層206」は「シリコン基板202」の「チップ-サイド」側に形成されていることが明らかである。
また、上記(2-1)e.の「図13は、さらに深いビア開口209を形成するためのプロセッシング・オペレーションが実施された後の図12の構成を示している。・・・次に、シリコン基板202を通る深いビア開口209のエッチングが行われるが、この場合は、酸化物層206がエッチングのストップ層として機能する。」という記載における「シリコン基板202を通る深いビア開口209のエッチング」が、「シリコン基板202」の「バック-サイド」側から行われるものであることも明らかである。

(2-4)以上を総合すると、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。

「トランジスタ140が組み込まれ、シリコン基板202の深いビア開口209が銅によって満たされているインターポーザの製造方法であって、
前記シリコン基板202のバック-サイド側及びチップ-サイド側となる表面に、各々SiO_(2)層204及びSiO_(2)層206を形成し、続いて前記SiO_(2)層206の上側に、Si_(3)N_(4)層208を形成する工程と、
前記Si_(3)N_(4)層208上に銅の内部接続ライン215を形成する工程と、
前記シリコン基板202の前記バック-サイド側から、前記SiO_(2)層206をエッチングのストップ層として、前記シリコン基板202を通る深いビア開口209のエッチングを行う工程と、
前記深いビア開口209の露出した内側表面にSiO_(2)層210を形成する工程と、
前記SiO_(2)層206の、前記深いビア開口209によって露出された部分をエッチングし、前記Si_(3)N_(4)層208の露出された部分をエッチングすることにより、前記銅層215の対応する部分を露出する工程と、
前記深いビア開口209内に銅のバリア層及び銅のシード層のスパッタ堆積を行い、その後、前記深いビア開口209内及び前記バック-サイド側表面に対して銅の電気メッキを行う工程と、
を備えるインターポーザの製造方法。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「トランジスタ140」、「シリコン基板202」、「『トランジスタ140が組み込まれ』た『インターポーザ』」は、各々補正発明の「デバイス」、「半導体基板」、「半導体デバイス」に相当する。
そして、引用発明の「トランジスタ140が組み込まれ」ていることは、補正発明の「デバイスが形成されている」に相当する。
また、引用発明の「銅によって満たされている」「深いビア開口209」は、補正発明の「半導体基板の主面同士を配線する貫通電極」に相当する。
したがって、引用発明の「トランジスタ140が組み込まれ、シリコン基板202の深いビア開口209が銅によって満たされているインターポーザの製造方法」と補正発明の「予めデバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法」とは、「デバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法」である点で一致する。

(3-2)引用発明の「前記シリコン基板202の」「チップ-サイド側」と補正発明の「前記半導体基板の」「デバイスが形成されている一方の主面」とは、「前記半導体基板の」最終的にデバイスが形成される「一方の主面」である点で一致する。
そして、引用発明の「SiO_(2)層206」及び「Si_(3)N_(4)層208」は、補正発明の「第1の絶縁層」に相当する。
したがって、引用発明の「前記シリコン基板202のバック-サイド側及びチップ-サイド側となる表面に、各々SiO_(2)層204及びSiO_(2)層206を形成し、続いて前記SiO_(2)層206の上側に、Si_(3)N_(4)層208を形成する工程」と、補正発明の「前記半導体基板の少なくともデバイスが形成されている一方の主面に第1の絶縁層を形成する第1の絶縁層形成工程」とは、「『前記半導体基板の少なくとも』最終的にデバイスが形成される『一方の主面に第1の絶縁層を形成する第1の絶縁層形成工程』」である点で一致する。

(3-3)引用発明の「銅の内部接続ライン215」は、補正発明の「金属薄膜」に相当する。
そして、引用発明の「前記Si_(3)N_(4)層208上に銅の内部接続ライン215を形成する工程」が「前記シリコン基板202のバック-サイド側及びチップ-サイド側となる表面に、各々SiO_(2)層204及びSiO_(2)層206を形成し、続いて前記SiO_(2)層206の上側に、Si_(3)N_(4)層208を形成する工程」に次いで行われていることは明らかである。
したがって、引用発明の「前記Si_(3)N_(4)層208上に銅の内部接続ライン215を形成する工程」は、補正発明の「前記第1の絶縁層形成工程に次いで、前記第1の絶縁層上に金属薄膜を形成する薄膜形成工程」に相当する。

(3-4)引用発明の「前記シリコン基板202の前記バック-サイド側」は、補正発明の「前記半導体基板の他方の主面」に相当する。
そして、引用発明の「前記シリコン基板202を通る深いビア開口209のエッチングを行う工程」においては、「前記SiO_(2)層206をエッチングのストップ層として」いるから、引用発明の「前記シリコン基板202の前記バック-サイド側から、前記SiO_(2)層206をエッチングのストップ層として、前記シリコン基板202を通る深いビア開口209のエッチングを行う工程」と、補正発明の「前記薄膜形成工程に次いで、前記半導体基板の他方の主面から、前記金属薄膜直下の前記第1の絶縁層に達する細孔を形成する細孔形成工程」とは、「『前記薄膜形成工程』の後に、『前記半導体基板の他方の主面から、前記金属薄膜直下の前記第1の絶縁層に達する細孔を形成する細孔形成工程』」である点で一致する。

(3-5)引用発明の「SiO_(2)層210」は、補正発明の「第2の絶縁層」に相当する。
また、引用発明の「前記深いビア開口209の露出した内側表面にSiO_(2)層210を形成する工程」が「前記シリコン基板202の前記バック-サイド側から、前記SiO_(2)層206をエッチングのストップ層として、前記シリコン基板202を通る深いビア開口209のエッチングを行う工程」に次いで行われていることは明らかである。
したがって、引用発明の「前記深いビア開口209の露出した内側表面にSiO_(2)層210を形成する工程」と、補正発明の「前記細孔形成工程に次いで、前記細孔の孔壁、前記細孔内の前記第1の絶縁層の裏面および前記半導体基板の他方の主面に第2の絶縁層を形成する第2の絶縁層形成工程」とは、「『前記細孔形成工程に次いで、前記細孔の孔壁』『に第2の絶縁層を形成する第2の絶縁層形成工程』」である点で一致する。

(3-6)引用発明の「前記SiO_(2)層206の、前記深いビア開口209によって露出された部分をエッチングし、前記Si_(3)N_(4)層208の露出された部分をエッチングすることにより、前記銅層215の対応する部分を露出する工程」が「前記深いビア開口209の露出した内側表面にSiO_(2)層210を形成する工程」に次いで行われていることは明らかである。
したがって、引用発明の「前記SiO_(2)層206の、前記深いビア開口209によって露出された部分をエッチングし、前記Si_(3)N_(4)層208の露出された部分をエッチングすることにより、前記銅層215の対応する部分を露出する工程」と補正発明の「前記第2の絶縁層形成工程に次いで、前記細孔の端部の前記第2の絶縁層、および、前記第1の絶縁層を、Reactive Ion Etching法により除去して、前記細孔に、前記金属薄膜を露出する絶縁層除去工程」とは、「『前記第2の絶縁層形成工程に次いで、』『前記第1の絶縁層を』エッチング法により『除去して、前記細孔に、前記金属薄膜を露出する絶縁層除去工程』」である点で一致する。

(3-7)引用発明の「前記深いビア開口209内に銅のバリア層及び銅のシード層のスパッタ堆積を行い、その後、前記深いビア開口209内及び前記バック-サイド側表面に対して銅の電気メッキを行う工程」により、「前記深いビア開口209」内に導電性物質が充填されることは自明である。
また、引用発明の「前記深いビア開口209内に銅のバリア層及び銅のシード層のスパッタ堆積を行い、その後、前記深いビア開口209内及び前記バック-サイド側表面に対して銅の電気メッキを行う工程」が「前記SiO_(2)層206の、前記深いビア開口209によって露出された部分をエッチングし、前記Si_(3)N_(4)層208の露出された部分をエッチングすることにより、前記銅層215の対応する部分を露出する工程」に次いで行われていることは明らかである。
したがって、引用発明の「前記深いビア開口209内に銅のバリア層及び銅のシード層のスパッタ堆積を行い、その後、前記深いビア開口209内及び前記バック-サイド側表面に対して銅の電気メッキを行う工程」は、補正発明の「前記絶縁層除去工程に次いで、前記細孔内に導電性物質を充填する導電性物質充填工程」に相当する。

(3-8)したがって、補正発明と引用発明とは、

「デバイスが形成されている半導体基板の主面同士を配線する貫通電極付き半導体デバイスの製造方法であって、
前記半導体基板の少なくとも最終的にデバイスが形成される一方の主面に第1の絶縁層を形成する第1の絶縁層形成工程と、
前記第1の絶縁層形成工程に次いで、前記第1の絶縁層上に金属薄膜を形成する薄膜形成工程と、
前記薄膜形成工程の後に、前記半導体基板の他方の主面から、前記金属薄膜直下の前記第1の絶縁層に達する細孔を形成する細孔形成工程と、
前記細孔形成工程に次いで、前記細孔の孔壁に第2の絶縁層を形成する第2の絶縁層形成工程と、
前記第2の絶縁層形成工程に次いで、前記第1の絶縁層を、エッチング法により除去して、前記細孔に、前記金属薄膜を露出する絶縁層除去工程と、
前記絶縁層除去工程に次いで、前記細孔内に導電性物質を充填する導電性物質充填工程とを有することを特徴とする貫通電極付き半導体デバイスの製造方法。」

である点で一致し、次の点で相違する。

(相違点1)
補正発明は、「半導体基板」に予めデバイスが形成されているのに対して、引用発明は、「シリコン基板202」に、予め補正発明の「デバイス」に相当する「トランジスタ140」が形成されていることが特定されていない点。

(相違点2)
補正発明は、「前記半導体基板の他方の主面から、前記金属薄膜直下の前記第1の絶縁層に達する細孔を形成する細孔形成工程」が、「前記薄膜形成工程に次いで」行われるものであるのに対して、引用発明は、そのような特定がなされていない点(引用発明は、「前記シリコン基板202の前記バック-サイド側から、前記SiO_(2)層206をエッチングのストップ層として、前記シリコン基板202を通る深いビア開口209のエッチングを行う工程」と「前記Si_(3)N_(4)層208上に銅の内部接続ライン215を形成する工程」との間に「追加のレベルの金属内部接続ライン」を形成する工程が存在している点。)。

(相違点3)
補正発明は、「第2の絶縁層」を「前記細孔内の前記第1の絶縁層の裏面および前記半導体基板の他方の主面」にも形成しているのに対して、引用発明は、そのような特定がなされていない点。

(相違点4)
「前記第2の絶縁層形成工程に次いで、前記第1の絶縁層を、エッチング法により除去」するに際して、補正発明では「前記細孔の端部の前記第2の絶縁層」も除去しており、また、エッチング法が「Reactive Ion Etching法」であるのに対して、引用発明ではそのような特定がなされていない点。

(4)相違点についての当審の判断
(4-1)相違点1について
引用例には、引用発明における「シリコン基板202」に予め「トランジスタ140」等のデバイスが形成されていることは明記されていない。
しかしながら、引用例の上記(2)(2-1)d.及びe.並びに図11及び12の記載から分かるように、引用発明において、貫通電極を形成するための各種工程に先立って、いわゆるデュアル・ダマシンの技法を用いて「シリコン基板202」上に各種の配線やコンタクトホールが形成されていることが明らかである。
そして、一般に、デュアル・ダマシンの技法を用いて基板上に配線やコンタクトホールを形成するためには、それに先立って、当該基板にトランジスタ等の素子を作り込んでおく必要がある(基板上に配線やコンタクトホールを形成してから基板にトランジスタ等の素子を形成することは物理的に不可能である。)ことは当業者にとって自明であるから、引用発明においても当然に、「シリコン基板202」に予め「トランジスタ140」が形成されているものと認められる。
したがって、相違点1は実質的なものではない。
また、仮に、引用発明において「シリコン基板202」に予め「トランジスタ140」が形成されているとまではいうことができず、相違点1が実質的なものであったとしても、相違点1に係る補正発明の構成は、上で検討した事項に鑑みて、当業者が当然に採用し得たことである。

(4-2)相違点2について
(4-2-1)補正発明は、「前記半導体基板の他方の主面から、前記金属薄膜直下の前記第1の絶縁層に達する細孔を形成する細孔形成工程」が、「前記薄膜形成工程に次いで」行われるということが特定されているのみであり、「前記半導体基板の他方の主面から、前記金属薄膜直下の前記第1の絶縁層に達する細孔を形成する細孔形成工程」が、「前記薄膜形成工程」の直後に、他の工程を介することなく実施することは特定されていない。
そして、一般に、半導体装置の製造プロセスにおいては、各工程の間に、洗浄工程やアニール工程等の熱処理工程が適宜行われるものであることを勘案すると、補正発明の「前記薄膜形成工程に次いで」とは、「『前記薄膜形成工程』の直後に、他の工程を介することなく」ということを意味するのではなく、「『前記薄膜形成工程』の後であって、後続する他の工程よりも前に」ということを意味するものと解される。
したがって、相違点2は実質的なものではない。

(4-2-2)相違点2については以上のとおりであるが、仮に、補正発明の「前記薄膜形成工程に次いで」が、「『前記薄膜形成工程』の直後に、他の工程を介することなく」ということを意味するものであって、相違点2が実質的なものであった場合についても予備的に検討する。
一般に、半導体基板に何層の配線を敷設するかは、回路の規模や製造プロセスの容易性等を勘案して当業者が適宜選択し得る設計的事項である。
したがって、引用発明において、「前記Si_(3)N_(4)層208上に銅の内部接続ライン215を形成する工程」の後に、「追加のレベルの金属内部接続ライン」を形成する工程を設けることなく、直ちに「前記シリコン基板202の前記バック-サイド側から、前記SiO_(2)層206をエッチングのストップ層として、前記シリコン基板202を通る深いビア開口209のエッチングを行う工程」を行うようにすること、すなわち、補正発明のように、「前記半導体基板の他方の主面から、前記金属薄膜直下の前記第1の絶縁層に達する細孔を形成する細孔形成工程」を、「前記薄膜形成工程に次いで」行うようにすることは、当業者が適宜なし得たことである。
したがって、たとえ、相違点2が実質的なものであったとしても、当該相違点2は、当業者が適宜なし得た範囲に含まれる程度のものである。

(4-3)相違点3について
引用例の上記(2)(2-1)e.の記載から明らかなように、引用発明の「前記深いビア開口209の露出した内側表面にSiO_(2)層210を形成する工程」は、CVDプロセスを用いて「SiO_(2)層210」を堆積することにより行われるものである。
そして、CVDプロセスにより膜を堆積する場合には、別途マスク等を設けない限り、全面に膜が堆積されることは当業者の技術常識である。
そして、一般に、マスク等を設けた場合には、当然にプロセスの複雑化を招くとともに、マスクの被着及び除去に伴う汚染も程度の差はあれ発生するため、マスク等の設置を必要最小限にとどめることもまた、当業者の技術常識である。
ところで、引用発明においては、「前記シリコン基板202の前記バック-サイド側から、前記SiO_(2)層206をエッチングのストップ層として、前記シリコン基板202を通る深いビア開口209のエッチングを行う工程」が終了した段階において、「シリコン基板202」の「バック-サイド側」(補正発明の「前記半導体基板の他方の主面」に相当)には「SiO_(2)層204」が存在し、「深いビア開口209」の底面(補正発明の「前記細孔内の前記第1の絶縁層の裏面」に相当)には「エッチングのストップ層」となった「SiO_(2)層206」が存在しているのであるから、「前記深いビア開口209の露出した内側表面にSiO_(2)層210を形成する工程」において、「シリコン基板202」の「バック-サイド側」及び「深いビア開口209」の底面に「SiO_(2)層210」が形成されても差し支えないこと、換言すれば、わざわざ、「シリコン基板202」の「バック-サイド側」及び「深いビア開口209」の底面に「SiO_(2)層210」が形成されないようにマスク等を形成する必要がないことは明らかである。
したがって、引用発明に接した当業者であれば、引用発明の「前記深いビア開口209の露出した内側表面にSiO_(2)層210を形成する工程」において、「シリコン基板202」の「バック-サイド側」及び「深いビア開口209」の底面にも「SiO_(2)層210」を形成すること、すなわち、補正発明のように、「第2の絶縁層」を「前記細孔内の前記第1の絶縁層の裏面および前記半導体基板の他方の主面」にも形成することは、自然かつ容易になし得たことである。
よって、相違点3は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-4)相違点4について
(4-4-1)上記(4-3)において検討したとおり、引用発明の「前記深いビア開口209の露出した内側表面にSiO_(2)層210を形成する工程」において、「シリコン基板202」の「バック-サイド側」及び「深いビア開口209」の底面にも「SiO_(2)層210」を形成することは当業者が容易になし得たことである。
そして、そのようにした場合においては、引用発明の「前記SiO_(2)層206の、前記深いビア開口209によって露出された部分をエッチングし、前記Si_(3)N_(4)層208の露出された部分をエッチングすることにより、前記銅層215の対応する部分を露出する工程」において「SiO_(2)層210」も除去されることとなること、すなわち、補正発明のように、「前記細孔の端部の前記第2の絶縁層」も除去する構成となることは自明である。
したがって、引用発明において、「前記細孔の端部の前記第2の絶縁層」も除去する構成とすることは当業者が容易になし得たことである。

(4-4-2)また、一般に、半導体製造プロセスにおいて、孔の底部に存在する絶縁膜をエッチングするために反応性イオンエッチング法(「Reactive Ion Etching法」)を用いることは、例えば、本願の出願前に日本国内において頒布され、原査定において引用された刊行物である下記周知例1及び2にも記載されているように、当業者において従来から用いられてきている周知技術である。

a.周知例1:特開2000-260870号公報
上記周知例1には、図22及び23とともに次の記載がある。
「【0174】セルフアラインコンタクトの形成位置に、レジスト7の開口部をパターン形成し、レジスト7をマスクとして、厚いポリシラン膜6にセルフアラインコンタクトホール13を開口する。このとき、ポリシラン6は、異方性RIEにより容易に除去できるので、ゲート電極を被覆するシリコン酸化膜10がストッパーとなり、ゲート電極稜線部の削れを完全に回避し、半導体装置の歩留まりを向上することができる。
(途中略)
【0177】さらに図23(e)に示すように、異方性RIEを用いてソース/ドレイン拡散層を覆うシリコン窒化膜4とゲート酸化膜10とを除去する。このときゲート電極の稜線部分を覆うシリコン窒化膜に多少の削れを生じるが、ドライエッチング量が僅かであるため、ゲート電極とソース/ドレイン拡散層9との間に短絡不良を生じる恐れはない。」

したがって、上記周知例1には、セルフアラインコンタクトホール13の底部に存在するシリコン窒化膜4とゲート酸化膜10とを、異方性RIE(Reactive Ion Etching)を用いてエッチングすることが記載されているものと認められる。

b.周知例2:特開平1-241163号公報
上記周知例2には、第2図とともに次の記載がある。
「まず第2図(a)に示す様に周知の技術により、シリコン基板11にn型埋め込みコレクタ(12)を形成する。次に、第2図(b)の様にコレクタ引出し部となる溝(15)を埋め込みコレクタ(12)に達する様に例えば周知のRIE技術で例えば2μm程度エッチングする。次に、第2図(c)の様に例えば酸化膜(13)をCVD法により側壁の厚さが例えば5000Åになるように堆積する。この後、第2図(d)の様に溝(15)の底部に堆積した酸化膜を例えばRIEで埋め込みコレクタ(12)表面を露出する様にエッチングする。」(2ページ左下欄6行?15行)

したがって、上記周知例2には、溝(15)の底部に堆積した酸化膜をRIE(Reactive Ion Etching)でエッチングすることが記載されているものと認められる。

(4-4-3)したがって、引用発明に接した当業者であれば、上記周知技術を適用することにより、「前記SiO_(2)層206の、前記深いビア開口209によって露出された部分をエッチングし、前記Si_(3)N_(4)層208の露出された部分をエッチングすることにより、前記銅層215の対応する部分を露出する工程」におけるエッチングの手法として、補正発明のように「Reactive Ion Etching法」を採用することは、容易に容易になし得たことである。
以上のとおりであるから、相違点4は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-5)判断についてのまとめ
以上検討したとおりであるから、補正発明は、周知例1及び2に記載された周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
以上のとおり、本件補正は、補正後の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成22年9月29日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?5に係る発明は、平成22年6月7日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「補正前」の箇所に記載したとおりのものである。
一方、本願の出願前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である国際公開第2001/1486号(引用例)には、上記第2.4.(2)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-07-23 
結審通知日 2012-07-24 
審決日 2012-08-13 
出願番号 特願2009-35840(P2009-35840)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 須賀 亮介河本 充雄  
特許庁審判長 北島 健次
特許庁審判官 恩田 春香
早川 朋一
発明の名称 貫通電極付き半導体デバイスの製造方法  
代理人 渡邊 隆  
代理人 志賀 正武  
代理人 渡邊 隆  
代理人 高橋 詔男  
代理人 高橋 詔男  
代理人 志賀 正武  
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