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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1264030
審判番号 不服2011-13669  
総通号数 155 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-11-30 
種別 拒絶査定不服の審決 
審判請求日 2011-06-28 
確定日 2012-10-04 
事件の表示 特願2000-342937「半導体装置」拒絶査定不服審判事件〔平成13年12月 7日出願公開、特開2001-339071〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成12年11月10日(優先権主張平成12年3月22日)を出願日とする特許出願であって、平成22年12月22日付けの拒絶理由通知に対して平成23年3月11日に意見書及び手続補正書が提出されたが、同年3月25日付けで拒絶査定がなされた。
それに対して、同年6月28日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成24年2月16日付けで審尋がなされ、それに対する回答書は提出されなかった。

第2.補正の適否について
平成23年6月28日に提出された手続補正書による補正(以下「本件補正」という。)の適否について検討する。
本件補正は、補正前の請求項1及び5を削除して、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正するものであるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第1号に掲げる請求項の削除を目的とするものに該当する。
したがって、本件補正は、特許法第17条の2第4項に規定する要件を満たす。
また、本件補正が、平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項に規定する要件を満たすことは明らかである。
よって、本件補正は適法になされたものである。

第3.本願発明
上記第2.において検討したとおり、本件補正は適法になされたものであるから、本願の請求項1?6に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?6に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される次のとおりのものである。

「【請求項1】
半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板と、
前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第1の分離絶縁膜と、
前記半導体層内において、前記第1の分離絶縁膜によって規定される素子形成領域内に形成された、ソース・ドレイン領域が前記絶縁層の上面に達する第1のMOSトランジスタと、
前記半導体層内において前記第1のMOSトランジスタに隣接して形成され、前記第1のMOSトランジスタの有する動作しきい値電圧とは異なる動作しきい値電圧を有する第2のMOSトランジスタと、
前記半導体層の前記主面から前記絶縁層の上面に達して形成された第2の分離絶縁膜とを備え、
前記第2の分離絶縁膜は、前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に形成されており、
前記第1のMOSトランジスタと前記第2のMOSトランジスタは同一導電型である、半導体装置。」

第4.引用刊行物に記載された発明
1.本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平11-317526号公報(以下「引用例」という。)には、図1?14と共に、次の記載がある。

a.「【0001】
【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造技術に関し、特に、埋込絶縁層上に素子形成用の半導体層を設けて成るSOI(Silicon On Insulator)基板を用いた半導体集積回路装置に適用して有効な技術に関するものである。」

b.「【0023】(実施の形態1)図1は本発明の一実施の形態である半導体集積回路装置を構成する半導体チップの全体平面図、図2は図1のA-A線の断面図、図3は図1のB-B線の断面図、図4は図1のC-C線の断面図、図5は本実施の形態の変形例であって半導体集積回路装置を構成する半導体チップの全体平面図、図6は図5のA-A線の断面図、図7?図14は図1または図5の半導体集積回路装置の製造工程中における要部断面図である。なお、図1?図6においては図面を見易くするためゲート電極よりも上層の配線層の無い状態を示している。
【0024】本実施の形態1においては、本発明を、例えばCMOS(Complimentary Metal Oxide Semiconductor )ロジック回路に適用した場合について説明する。図1?図4に示すように、例えば平面四角形状に形成された半導体チップ1の主面には、入出力回路の形成領域I/O(図1の右側上部)、ロジック回路の形成領域LG(図1の左側略半分)、配線領域L(図1の右側下部)およびマークM(図1の右側最下部)が配置されている。
【0025】入出力回路の形成領域I/Oは、入力回路、出力回路または入出力双方向回路等のような入出力回路が配置される領域であり、ここには、その回路を構成するnチャネル形のMOS・FET(Metal Oxide Semiconductor Field Effect Transistor ;以下、nMOSと略す)Qn1 およびpチャネル形のMOS・FET(以下、pMOSと略す)Qp1 が配置されている。また、ロジック回路の形成領域LGは、所定のロジック回路が配置される領域であり、ここには、その回路を構成する複数のnMOSQn2 およびpMOSQp2 が形成されている。なお、入出力回路の駆動電圧は、例えば5V程度であり、ロジック回路の駆動電圧は、入出力回路の駆動電圧よりも低く、例えば1. 5?3. 3V程度である。
【0026】配線領域Lは、半導体チップ1内の素子間を電気的に接続する配線が配置される領域であり、ここには、素子自体は配置されていない。また、マークMは、ここに照射した光の反射光を検出することで、素子および配線の形成時にパターンの位置合わせを行ったり、検査を行ったり、あるいはCMP(Chemical Mechanical Polishing )工程やドライエッチ工程でのナノスペックの絶縁膜の膜厚を測定したりするものである。マークMの平面形状は、例えば十字状に形成されている。ただし、マークMの平面形状は、これに限定されるものではなく種々変更可能であり、例えばI字状、L字状、枠状、四角形状または複数の平行な棒状パターンの一群等でも良い。なお、図1では図面を見易くするためマークMが比較的大きく描かれているが、実際の寸法は、フォトリソグラフィ工程時の位置合わせ用で、例えば10μm×10μm程度、CMP工程時の測定用で、例えば50μm×50μm程度である。
【0027】この半導体チップ1の素子形成基板を構成するSOI基板1Aは、支持基板1A1 上に埋込絶縁層1A2 を介して素子形成用の薄い半導体層1A3 が設けられて構成されている。支持基板1A1 は、例えばn^(-) 形のシリコン単結晶からなり、主としてSOI基板1Aの機械的な強度を確保するための機能を有している。この支持基板1A1 において、nMOSQn1,Qn2 の形成領域下で、かつ、埋込絶縁層1A2 に接する側の部分には、バックゲート形成用のp形の半導体領域2bg1,2bg2 が形成されている。この半導体領域2bg1,2bg2 は、例えばホウ素が導入されてなり、nMOSQn1,Qn2 のしきい電圧(Vth)の調整、基板浮遊効果の低減および素子分離等の機能を有している。この半導体領域2bg1,2bg2 には、SOI基板1Aの主面側から電位が供給される構造となっている。すなわち、半導体領域2bg1,2bg2 は、SOI基板1Aの主面上層に形成された配線と電気的に接続されており、その配線を通じて所定の電位の電圧が印加されるようになっている。この半導体領域2bg1,2bg2 に印加される電圧は、0(零)V以下の負電圧、例えば-5V程度であり、nMOSQn1,Qn2 のVthを正方向(Vthを上昇させる方向、以下同様)にシフトさせる作用を有している。一方、支持基板1A1 は、pMOSQp1,Qp2 のバックゲートとしての機能も有している。すなわち、支持基板1A1 には、SOI基板1の主面または裏面から所定の電位が供給される。この電位は、半導体領域2bg1,2bg2 に印加される電位よりも高い正電位、例えば5V程度が印加され、pMOSQp1,Qp2 のVthを正方向(実際には負方向であるが、Vthを上昇させる方向において正方向である)にシフトする作用を有している。
【0028】埋込絶縁層1A2 は、例えば厚さ0.1μm程度のシリコン酸化膜等からなり、支持基板1A1 と半導体層1A3 とを電気的に分離するようにその双方の間に挟まれている。なお、上記したバックゲート用の半導体領域2bg1,2bg2 と配線との接続領域においては、双方が互いに電気的に接続されるように、埋込絶縁層1A2 が部分的に除去されている。
【0029】素子形成用の半導体層1A3 は、例えば厚さ0.2μm程度のp形のシリコン単結晶等からなり、そのnMOSQn1,Qn2 の形成領域にはpウエル3pw1,3pw2 が形成され、そのpMOSQp1,Qp2 の形成領域にはnウエル3nw1,3nw2 が形成されている。この半導体層1A3 およびpウエル3pw1,3pw2 には、例えばホウ素が導入され、nウエル3nw1,3nw2 には、例えばリンまたはヒ素が導入されている。
【0030】ところで、本実施の形態1においては、このSOI基板1Aの半導体層1A3に深い分離部4Aと浅い分離部4Bとの2種類の分離部が形成されている。なお、図1においては、図面を見易くするために深い分離部4Aに網掛けのハッチングを付け、浅い分離部4Bにはハッチングを付けていない。
【0031】深い分離部4Aは、半導体層1A3 の主面から埋込絶縁層1A2 の上面に達するように形成された溝内に、例えばシリコン酸化膜等のような分離用絶縁膜が埋め込まれて形成されている。そして、本実施の形態1においては、この深い分離部4A(4A1 ?4A5 )が、半導体層1A3 の主面における以下の平面位置等に分離部またはその他の機能部として選択的に形成されている。
【0032】その第1は、深い分離部4A1 が半導体チップ1の外周に沿って半導体チップ1の内側を取り囲むように形成されている。これにより、素子形成用の半導体層1A3 とバックゲート用の半導体領域2bg1,2bg2 との間を完全に電気的に分離できるので、半導体層1A3 のウエルとバックゲート用の半導体領域2bg1,2bg2 とが半導体チップ1または半導体集積回路装置の製造工程(検査工程)中における半導体ウエハの側面に付着した水分や汚染物等を通じて導通してしまうのを防止することが可能となっている。なお、この深い分離部4A1 の平面パターンは、半導体チップ1の外周辺から半導体チップ1の中心方向に延びる比較的幅広のパターンで形成されている。
【0033】第2は、深い分離部4A2 が駆動電圧の高い入出力回路の形成領域I/Oを取り囲むように形成されている。これにより、駆動電圧が相対的に高い入出力回路と駆動電圧が相対的に低いロジック回路との間を半導体層1A3 において完全に電気的に分離できるので、駆動電圧が相対的に高い回路領域から相対的に低い回路領域に半導体層1A3 を通じて電気的な悪影響が及ぼされるのを防止することが可能となっている。
【0034】第3は、深い分離部4A3 がpウエル3pw1,3pw2 とnウエル3nw1,3nw2 との境界領域に形成されている。これにより、pウエル3pw1,3pw2とnウエル3nw1,3nw2 とを完全に電気的に分離できるので、ウエルによるpn接合が形成されるのを防止でき、接合容量を低減することが可能となっている。また、pウエル3pw1,3pw2 とnウエル3nw1,3nw2 とを完全に電気的に分離できるので、ラッチアップを防止することが可能となっている。
【0035】第4は、深い分離領域4A4 が配線領域Lに形成されている。すなわち、素子が形成されない配線領域Lに深い分離領域4A4 を形成することにより、SOI基板1Aの主面上に形成される配線に寄生する配線容量を低減することが可能となっている。なお、深い分離領域4A4 は、例えば平面長方形状に形成されている。
【0036】さらに、第5は、マークMが深い分離領域4A5 により形成されている。これにより、シリコン-シリコン酸化膜界面を少なくすることができ、光を用いた検査および測定等で邪魔になるシリコン-シリコン酸化膜からの反射光を少なくすることができるので、その検査および測定時におけるマークMの検出精度を向上させることが可能となっている。
【0037】一方、浅い分離部4Bは、半導体層1A3 の主面から半導体層1A3 の途中の深さ位置まで達する溝内に、例えばシリコン酸化膜等のような分離用絶縁膜が埋め込まれて形成されている。すなわち、浅い分離部4Bの下には、半導体層1A3 が残されている。これにより、ウエル電位を安定供給することができ、基板浮遊効果を低減することが可能となっている。nウエル3nw1,3nw2 への電位の供給は、浅い分離部4Bに開口された接続孔5a1,5a2 を通じてSOI基板1Aの主面側から行われ、pウエル3pw1,3pw2 への電位の供給は、浅い分離部4Bに開口された接続孔5b1,5b2 を通じてSOI基板1Aの主面側から行われるようになっている。なお、ウエル電位供給用の接続孔5a1,5a2,5b1,5b2 は、いずれも1つか示されていないが、個々のウエル毎に複数個設けても良い。また、接続孔5a1,5a2,5b1,5b2 の面積を大きくしても良い。これらにより、放熱作用を向上させることが可能となる。
【0038】このような深い分離部4Aと浅い分離部4Bに囲まれた素子形成領域に、上記したnMOSQn1,Qn2 およびpMOSQp1,Qp2 が形成されている。nMOSQn1,Qn2 の各々は、pウエル3pw1,3pw2 の各々に形成された一対の半導体領域6nd, 6ndと、半導体層1A3 の主面上に形成されたゲート絶縁膜7iと、その各々の上に形成されたゲート電極8gとを有している。また、このpMOSQp1,Qp2 の各々は、nウエル3nw1,3nw2 の各々に形成された一対の半導体領域6pd, 6pdと、半導体層1A3 の主面上に形成されたゲート絶縁膜7iと、その各々の上に形成されたゲート電極8gとを有している。
【0039】一対の半導体領域6pd, 6pdは、pMOSQp1,Qp2 のソース・ドレイン領域を形成するための領域であり、チャネル領域を挟んで互いに離間して形成されている。この一対の半導体領域6pd, 6pdは、例えばホウ素が導入されてp型に設定されている。また、一対の半導体領域6nd, 6ndは、nMOSQn1,Qn2 のソース・ドレイン領域を形成するための領域であり、チャネル領域を挟んで互いに離間して形成されている。この一対の半導体領域6nd, 6ndは、例えばリンまたはヒ素が導入されてn型に設定されている。このnMOSQn1,Qn2 およびpMOSQp1,Qp2 のチャネル領域は、ゲート電極8gにVthと実質的に等しいゲート電圧が印加された時に、全て空乏化される。このチャネル領域が全て空乏化されると、フローティング領域が存在しなくなくので、経時的な正孔の蓄積が無くなる。これにより、MOS・FETのKINK特性の発生率を低減でき、Vthの変動を抑制できる。
【0040】なお、各半導体領域6pd, 6ndを、導電型を決定する不純物濃度が相対的に高い高濃度領域と、チャネル領域に隣接して形成され、導電型を決定する不純物濃度が相対的に低いホットキャリア抑制用の低濃度領域とを有する構造としても良い。また、その低濃度領域においてチャネル領域側の底部角近傍にソース・ドレイン間のパンチスルーを抑制するためのポケット領域を設ける構造としても良い。このポケット領域は、半導体領域6pd, 6ndの導電型とは反対の導電型に設定される。
【0041】ゲート絶縁膜7iは、例えば厚さ8nm程度のシリコン酸化膜等からなる。なお、入出力回路を構成するnMOSQn1 およびpMOSQp1 のゲート絶縁膜7iの厚さを、ロジック回路を構成するnMOSQn2 およびpMOSQp2 のゲート絶縁膜7iの厚さよりも厚くしても良い。これにより、駆動電圧の高い入出力回路側ではゲート絶縁膜7iの耐圧を確保でき、駆動電圧の低いロジック側では動作速度の向上を図ることができる。また、ゲート絶縁膜7iを酸窒化膜(SiON)で形成しても良い。これにより、ゲート絶縁膜7i中における界面準位の発生を抑制でき、また、ゲート絶縁膜7i中の電子トラップを低減できるので、ゲート絶縁膜7iにおけるホットキャリア耐性を向上させることが可能となる。したがって、ゲート絶縁膜7iの信頼性を向上させることが可能となる。」

2.ここにおいて、引用例の「nチャネル形のMOS・FETQn2」、及び「pチャネル形のMOS・FETQp2」が、いずれも「浅い分離部4B」によって規定される素子形成領域内に形成されていることは、明細書の0038段落、及び図1?4から明らかである。

3.以上を総合すると、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。

「n^(-) 形のシリコン単結晶からなる支持基板1A1 上に埋込絶縁層1A2 を介して素子形成用の薄い半導体層1A3 が設けられたSOI基板1Aと、
半導体層1A3 の主面から半導体層1A3 の途中の深さ位置まで達する溝内に、分離用絶縁膜が埋め込まれて形成された浅い分離部4Bと、
ロジック回路の形成領域LGに配置され、浅い分離部4Bによって規定される素子形成領域内に形成され、ソース・ドレイン領域を形成するための半導体領域6nd, 6pdを有し、ロジック回路を構成する複数のnチャネル形のMOS・FETQn2 およびpチャネル形のMOS・FETQp2と、
入出力回路の形成領域I/Oに配置された、ロジック回路の駆動電圧よりも高い駆動電圧を有する入出力回路を構成するnチャネル形のMOS・FETQn1 およびpチャネル形のMOS・FETQp1と、
半導体層1A3 の主面から埋込絶縁層1A2 の上面に達するように形成された溝内に、分離用絶縁膜が埋め込まれて形成された深い分離部4A2 とを備え、
深い分離部4A2 が駆動電圧の高い入出力回路の形成領域I/Oを取り囲むように形成されていることにより、駆動電圧が相対的に高い入出力回路と駆動電圧が相対的に低いロジック回路との間を半導体層1A3 において完全に電気的に分離した、
半導体集積回路装置。」

第5.本願発明と引用発明との対比
1.引用発明の「n^(-) 形のシリコン単結晶からなる支持基板1A1」、「埋込絶縁層1A2」、「素子形成用の薄い半導体層1A3」は、各々本願発明の「半導体基板」、「絶縁層」、「半導体層」に相当する。
したがって、引用発明の「n^(-) 形のシリコン単結晶からなる支持基板1A1 上に埋込絶縁層1A2 を介して素子形成用の薄い半導体層1A3 が設けられたSOI基板1A」は、本願発明の「半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板」に相当する。

2.引用発明においては、「埋込絶縁層1A2」上に「素子形成用の薄い半導体層1A3 が設けられ」ているから、「半導体層1A3 の主面から半導体層1A3 の途中の深さ位置まで達する溝内に、分離用絶縁膜が埋め込まれて形成された浅い分離部4B」と、「埋込絶縁層1A2」との間に「半導体層1A3」を有することは明らかである。
したがって、引用発明の「半導体層1A3 の主面から半導体層1A3 の途中の深さ位置まで達する溝内に、分離用絶縁膜が埋め込まれて形成された浅い分離部4B」は、本願発明の「前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第1の分離絶縁膜」に相当する。

3.引用発明において、「pチャネル形のMOS・FETQp2」が「素子形成用の薄い半導体層1A3」内に設けられていることは明らかである。
したがって、引用発明の「ロジック回路の形成領域LGに配置され、浅い分離部4Bによって規定される素子形成領域内に形成され、ソース・ドレイン領域を形成するための半導体領域」「6pdを有し、ロジック回路を構成する」「pチャネル形のMOS・FETQp2」と、本願発明の「前記半導体層内において、前記第1の分離絶縁膜によって規定される素子形成領域内に形成された、ソース・ドレイン領域が前記絶縁層の上面に達する第1のMOSトランジスタ」とは、「前記半導体層内において、前記第1の分離絶縁膜によって規定される素子形成領域内に形成された、」「第1のMOSトランジスタ」である点で一致し、当該「第1のMOSトランジスタ」が「ソース・ドレイン領域」を有する点でも一致する。

4.引用発明において、「ロジック回路の駆動電圧よりも高い駆動電圧を有する入出力回路を構成するnチャネル形のMOS・FETQn1 およびpチャネル形のMOS・FETQp1」の動作しきい値電圧が、「ロジック回路を構成する複数のnチャネル形のMOS・FETQn2 およびpチャネル形のMOS・FETQp2」の動作しきい値電圧と異なることは、当業者にとって明らかである。
また、引用発明の「pチャネル形のMOS・FETQp1」と「pチャネル形のMOS・FETQp2」とが隣接して形成されていることは、引用例の図1から明らかである。
したがって、引用発明の「入出力回路の形成領域I/Oに配置された、ロジック回路の駆動電圧よりも高い駆動電圧を有する入出力回路を構成する」「pチャネル形のMOS・FETQp1」は、本願発明の「前記半導体層内において前記第1のMOSトランジスタに隣接して形成され、前記第1のMOSトランジスタの有する動作しきい値電圧とは異なる動作しきい値電圧を有する第2のMOSトランジスタ」に相当する。

5.引用発明の「半導体層1A3 の主面から埋込絶縁層1A2 の上面に達するように形成された溝内に、分離用絶縁膜が埋め込まれて形成された深い分離部4A2」は、本願発明の「前記半導体層の前記主面から前記絶縁層の上面に達して形成された第2の分離絶縁膜」に相当する。

6.引用発明において、「深い分離部4A2 が駆動電圧の高い入出力回路の形成領域I/Oを取り囲むように形成されていることにより、駆動電圧が相対的に高い入出力回路と駆動電圧が相対的に低いロジック回路との間を半導体層1A3 において完全に電気的に分離し」ているから、「入出力回路」を構成する「pチャネル形のMOS・FETQp1」と「ロジック回路」を構成する「pチャネル形のMOS・FETQp2」との間に「深い分離部4A2」が形成されていることになる。
また、引用発明の「半導体集積回路装置」は、本願発明の「半導体装置」に相当する。
したがって、引用発明と本願発明とは、「前記第2の分離絶縁膜は、前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に形成されており、」「前記第1のMOSトランジスタと前記第2のMOSトランジスタは同一導電型である、半導体装置」である点で一致する。

7.したがって、本願発明と引用発明とは、

「半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するSOI基板と、
前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第1の分離絶縁膜と、
前記半導体層内において、前記第1の分離絶縁膜によって規定される素子形成領域内に形成された、ソース・ドレイン領域を有する第1のMOSトランジスタと、
前記半導体層内において前記第1のMOSトランジスタに隣接して形成され、前記第1のMOSトランジスタの有する動作しきい値電圧とは異なる動作しきい値電圧を有する第2のMOSトランジスタと、
前記半導体層の前記主面から前記絶縁層の上面に達して形成された第2の分離絶縁膜とを備え、
前記第2の分離絶縁膜は、前記第1のMOSトランジスタと前記第2のMOSトランジスタとの間に形成されており、
前記第1のMOSトランジスタと前記第2のMOSトランジスタは同一導電型である、半導体装置。」

である点で一致し、次の点で相違する。

(相違点)
「第1のMOSトランジスタ」の「ソース・ドレイン領域」が、本願発明では「前記絶縁層の上面に達する」のに対して、引用発明ではそのような特定がなされていない点。

第6.相違点についての当審の判断
一般に、MOSトランジスタのソース・ドレイン領域をSOI基板の絶縁層の上面に達する形態とすること、及び当該形態とすることで、MOSトランジスタの接合容量を小さくできることは、例えば、本願の優先権主張の日前に外国において頒布された刊行物である下記周知例1、及び本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例2に記載されているように当業者において周知の事項である。
したがって、引用発明において、「pチャネル形のMOS・FETQp2」の接合容量を小さくするために、「ソース・ドレイン領域を形成するための半導体領域6pd」を「埋込絶縁層1A2」の上面に達する形態とすること、すなわち、本願発明のように、「第1のMOSトランジスタ」の「ソース・ドレイン領域」を「前記絶縁層の上面に達する」形態とすることは、上記周知の事項を勘案することにより、当業者が容易になし得たことである。
よって、本願発明は、周知の事項を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。

a.周知例1:国際公開第99/27585号
上記周知例1には、第1図及び第2図と共に次の記載がある。
「第1図及び第2図に示すように、半導体装置は半導体基体1を主体とする構成になっている。半導体基体1は、単結晶珪素からなるp型半導体基板1Aと単結晶珪素からなる半導体層1Cとの間に酸化珪素膜からなる絶縁層1Bが設けられた所謂SOI(Silicon On Insulator)構造で構成されている。
(略)
前記電界効果トランジスタQnは、ソース領域及びドレイン領域である一対のn型半導体領域6の夫々の底部を半導体基体1の絶縁層1Bに接触させた構造で構成されている。この電界効果トランジスタQnは、一対のn型半導体領域6の夫々の底部の接触面積に相当する分、ソース領域及びドレイン領域に付加されるpn接合容量(寄生容量)を低減できるので、スイッチング速度の高速化を図ることができる。」 (明細書第9ページ第5行?第10ページ第8行)

b.周知例2:特開平11-214686号公報
上記周知例2には、図11と共に次の記載がある。
「【0072】図11は本発明の第2の実施形態に係る半導体装置としてのn型MOSトランジスタの断面構成を示している。図11に示すように、基板シリコン層21aと埋め込み酸化膜21bと単結晶の薄膜シリコン層21cとからなるSOI基板21の主面上には、酸化シリコンからなるゲート酸化膜22を介在させたポリシリコン等からなるゲート電極23が選択的に形成されており、該ゲート電極23の両側面には、例えば酸化シリコンからなるサイドウォール24がそれぞれ形成されている。
【0073】SOI基板21におけるゲート電極23の両側端部及びサイドウォール24の直下には、n型不純物イオンであるヒ素(As)等が低濃度に注入されてなる低濃度のソース・ドレイン拡散層25がそれぞれ形成されており、さらに、SOI基板21におけるゲート電極23の中央部の直下にはp型不純物イオンであるボロン(B)が拡散してなるしきい値制御用のチャネル不純物拡散層26が形成されている。
【0074】SOI基板21における各低濃度のソース・ドレイン拡散層25に対するゲート電極23のそれぞれの反対側の領域には、ヒ素等が高濃度に且つゲート長方向に広がるように注入されてなる高濃度のソース・ドレイン拡散層27が形成されており、さらに、SOI基板21の埋め込み酸化膜21bの直下における低濃度のソース・ドレイン拡散層25及びチャネル不純物拡散層26の下方の領域には、ボロンが拡散してなり、短チャネル効果を抑制するp型の高濃度不純物拡散層28が形成されている。
【0075】(略)
【0076】このように、本実施形態によると、深さ方向のチャネルプロファイルは、RCPタイプであり、また、チャネル方向のチャネルプロファイルは、ゲート電極23の両側端部の直下において高濃度となり、ゲート電極23の中央部の直下が最も低濃度となって不均一である。従って、第1の実施形態に示したバルクを用いたn型MOSトランジスタと同様に、低しきい値電圧及び高駆動力を確保できると共に、ソース・ドレイン拡散層25,27からの空乏層の伸びに起因するしきい値電圧値の低下、いわゆる短チャネル効果を抑制することができる。一般に、SOI基板を用いた半導体装置は、その構造上、バルク半導体装置に比べて接合容量を小さくできる。バルク半導体装置の場合は、100nm程度の空乏層を介してドレイン拡散層の底面と側面部の面積に対応した接合容量が発生するが、SOI半導体装置の場合は、ドレイン拡散層の底面部は膜厚が大きい埋め込み酸化膜21bを介して容量を感じるため、実質的に容量として効いてくるのはドレイン拡散層とチャネル領域の空乏層部分だけとなる。また、十分に広いソース・ドレイン拡散層においては、接合容量はチャネル領域との対向部分で決まり、バルク半導体装置と比べて十分小さな値となる。(略)」

第7.むすび
以上検討したとおり、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項に規定により特許を受けることができない。
したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-08-02 
結審通知日 2012-08-07 
審決日 2012-08-20 
出願番号 特願2000-342937(P2000-342937)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 池渕 立河本 充雄  
特許庁審判長 北島 健次
特許庁審判官 恩田 春香
早川 朋一
発明の名称 半導体装置  
代理人 有田 貴弘  
代理人 吉竹 英俊  
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