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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1264124
審判番号 不服2011-3845  
総通号数 155 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-11-30 
種別 拒絶査定不服の審決 
審判請求日 2011-02-21 
確定日 2012-10-03 
事件の表示 特願2004- 67275「不揮発性強誘電体レジスタを利用した入出力バイト制御装置」拒絶査定不服審判事件〔平成16年12月 9日出願公開、特開2004-348939〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成16年3月10日(パリ条約に基づく優先権主張 2003年5月23日、大韓民国)の特許出願であって、平成21年12月11日付けの拒絶理由通知に対して平成22年6月15日に意見書及び手続補正書が提出されたが、同年10月13日付けで拒絶査定がなされた。
それに対して、平成23年2月21日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年9月6日付けで審尋がなされ、同年12月14日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成23年2月21日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成23年2月21日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?19を補正して、補正後の特許請求の範囲の請求項1?18とすると共に、発明の詳細な説明の記載を補正するものであり、補正前後の請求項1は各々次のとおりである。
(補正前)
「【請求項1】
複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部;
選択イネーブル信号の状態に従い、下位バイトバスと上位バイトバスのうち何れか一つを下位バイト入出力バスに選択的に連結させるバイト切替えスイッチング部;
前記下位バイト入出力バスと連結された下位バイト入出力バッファ、前記上位バイトバスと連結された上位バイト入出力バッファを備える入出力バッファ;
前記下位バイト入出力バッファのデータを入出力するための下位バイトパッドアレイと、前記上位バイト入出力バッファのデータを入出力するための上位バイトパッドアレイを備えるパッドアレイ部;及び
不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための制御信号等を出力する入出力バイト制御部を備えることを特徴とする不揮発性強誘電体レジスタを利用した入出力バイト制御装置。」

(補正後)
「【請求項1】
入出力バイト制御部から印加される各種の制御信号に従い複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部;
前記入出力バイト制御部から印加される選択イネーブル信号の状態に従い、下位バイトバスと上位バイトバスのうち何れか一つを下位バイト入出力バスに選択的に連結させるバイト切替えスイッチング部;
前記下位バイト入出力バスと連結された下位バイト入出力バッファ、前記上位バイトバスと連結された上位バイト入出力バッファを備え、前記入出力バイト制御部から印加される前記各種の制御信号に従って制御される入出力バッファ;及び
前記下位バイト入出力バッファのデータを入出力するための下位バイトパッドアレイと、前記上位バイト入出力バッファのデータを入出力するための上位バイトパッドアレイを含むパッドアレイ部を備え;
前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され、
前記不揮発性強誘電体レジスタは不揮発性強誘電体キャパシタを備え、ライト制御信号及びセルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイを含み、
前記プログラムレジスタアレイは、
プルアップイネーブル信号の活性化時に電源電圧をプルアップさせるプルアップスイッチ、
セルの両端ノードにラッチ構造で連結され、前記プルアップスイッチから印加される電源電圧を駆動するプルアップ駆動部、
一対のデータ入力端子と前記セルの両端ノードの間にそれぞれ連結され、共通ゲート端子を介し前記ライト制御信号を受信するライトイネーブル制御部、
前記セルプレート信号に従い前記セルの両端ノードに電位差を発生させる強誘電体キャパシタ部、
プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウンスイッチ、および
前記セルの両端ノードにラッチ構造で連結され、前記プルダウンスイッチから印加される接地電圧を駆動するプルダウン駆動部を備えることを特徴とする不揮発性強誘電体レジスタを利用した入出力バイト制御装置。」

2.本件補正による補正事項
本件補正における補正事項を整理すると、以下のとおりである。
(1)補正事項1
補正前の請求項1の「複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部」を、「入出力バイト制御部から印加される各種の制御信号に従い複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項1の「選択イネーブル信号」を、「前記入出力バイト制御部から印加される選択イネーブル信号」と補正して、補正後の請求項1とすること。

(3)補正事項3
補正前の請求項1の「前記下位バイト入出力バスと連結された下位バイト入出力バッファ、前記上位バイトバスと連結された上位バイト入出力バッファを備える入出力バッファ」を、「前記下位バイト入出力バスと連結された下位バイト入出力バッファ、前記上位バイトバスと連結された上位バイト入出力バッファを備え、前記入出力バイト制御部から印加される前記各種の制御信号に従って制御される入出力バッファ」と補正して、補正後の請求項1とすること。

(4)補正事項4
補正前の請求項1の「上位バイトパッドアレイを備えるパッドアレイ部;及び」を、「上位バイトパッドアレイを含むパッドアレイ部を備え;」と補正して、補正後の請求項1とすること。

(5)補正事項5
補正前の請求項1の「不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための制御信号等を出力する入出力バイト制御部」を、「前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され」と補正して、補正後の請求項1とすること。

(6)補正事項6
補正前の請求項1の「不揮発性強誘電体レジスタ」を、「前記不揮発性強誘電体レジスタは不揮発性強誘電体キャパシタを備え、ライト制御信号及びセルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイを含み、 前記プログラムレジスタアレイは、 プルアップイネーブル信号の活性化時に電源電圧をプルアップさせるプルアップスイッチ、 セルの両端ノードにラッチ構造で連結され、前記プルアップスイッチから印加される電源電圧を駆動するプルアップ駆動部、 一対のデータ入力端子と前記セルの両端ノードの間にそれぞれ連結され、共通ゲート端子を介し前記ライト制御信号を受信するライトイネーブル制御部、 前記セルプレート信号に従い前記セルの両端ノードに電位差を発生させる強誘電体キャパシタ部、 プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウンスイッチ、および 前記セルの両端ノードにラッチ構造で連結され、前記プルダウンスイッチから印加される接地電圧を駆動するプルダウン駆動部を備えること」と補正して、補正後の請求項1とすること。

(7)補正事項7
補正前の請求項3の「前記入出力バイト制御部は、 メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号等をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタ;」を、「前記入出力バイト制御部は、」と補正して、補正後の請求項3とすること。

(8)補正事項8
補正前の請求項10の「前記データ出力バッファは」を、「前記データ出力バッファ部は、」と補正して、補正後の請求項10とすること。

(9)補正事項9
補正前の請求項11の「前記データ入力バッファは」を、「前記データ入力バッファ部は、」と補正して、補正後の請求項11とすること。

(10)補正事項10
補正前の請求項13の「不揮発性強誘電体キャパシタを備え、前記ライト制御信号及び前記セルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイ;及び パワーアップ時、前記リセット信号を前記プログラムレジスタ制御部に出力するリセット回路部を備えることを特徴とする請求項3記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」を、「パワーアップ時、前記リセット信号を前記プログラムレジスタ制御部に出力するリセット回路部を備えることを特徴とする請求項1記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」と補正して、補正後の請求項13とすること。

(11)補正事項11
補正前の請求項15の「請求項13記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」を、「請求項14記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」と補正して、補正後の請求項15とすること。

(12)補正事項12
補正前の請求項18を削除すること。及びそれに伴って、補正前の請求項19を補正後の請求項18と、請求項の番号を補正すること。

(13)補正事項13
補正前の発明の詳細な説明の0012段落の記載を補正して、補正後の発明の詳細な説明の0012段落の記載とすること。

3.新規事項の追加の有無、及び補正の目的の適否についての検討
(1)補正事項1について
補正事項1は、補正前の請求項1に係る発明の発明特定事項である「複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部」を「入出力バイト制御部から印加される各種の制御信号に従い複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部」と補正して、「共通データバス制御部」に技術的限定を加えるものであるから、補正事項1は、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。)の0023?0025段落に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。

(2)補正事項2について
補正事項2は、補正前の請求項1に係る発明の発明特定事項である「選択イネーブル信号」を「前記入出力バイト制御部から印加される選択イネーブル信号」と補正して、「選択イネーブル信号」に技術的限定を加えるものであるから、補正事項2は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項2は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項2により補正された部分は、当初明細書等の0026段落等に記載されているものと認められるから、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(3)補正事項3について
補正事項3は、補正前の請求項1に係る発明の発明特定事項である「入出力バッファ」を「前記入出力バイト制御部から印加される前記各種の制御信号に従って制御される入出力バッファ」と補正して、「入出力バッファ」に技術的限定を加えるものであるから、補正事項3は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項3は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項3により補正された部分は、当初明細書等の0027?0028段落等に記載されているものと認められるから、補正事項3は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項3は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(4)補正事項4について
補正事項4は、補正前の請求項1に係る発明の発明特定事項である「上位バイトパッドアレイを備えるパッドアレイ部;及び」を「上位バイトパッドアレイを含むパッドアレイ部を備え;」と補正して、補正後の請求項1の構成を明りょうにするものであるから、補正事項4は、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
したがって、補正事項4は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項4により補正された部分は、当初明細書等の0029段落等に記載されているものと認められるから、補正事項4は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項4は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(5)補正事項5について
補正事項5は、補正前の請求項1に係る発明の発明特定事項である「不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための制御信号等を出力する入出力バイト制御部」を、「前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され」と補正して、「入出力バイト制御部」に技術的限定を加えるものであるから、補正事項5は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項5は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項5により補正された部分は、当初明細書等の0026、0040?0046段落等に記載されているものと認められるから、補正事項5は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項5は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(6)補正事項6について
補正事項6は、補正前の請求項1に係る発明の発明特定事項である「不揮発性強誘電体レジスタ」を、「前記不揮発性強誘電体レジスタは不揮発性強誘電体キャパシタを備え、ライト制御信号及びセルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイを含み、 前記プログラムレジスタアレイは、 プルアップイネーブル信号の活性化時に電源電圧をプルアップさせるプルアップスイッチ、 セルの両端ノードにラッチ構造で連結され、前記プルアップスイッチから印加される電源電圧を駆動するプルアップ駆動部、 一対のデータ入力端子と前記セルの両端ノードの間にそれぞれ連結され、共通ゲート端子を介し前記ライト制御信号を受信するライトイネーブル制御部、 前記セルプレート信号に従い前記セルの両端ノードに電位差を発生させる強誘電体キャパシタ部、 プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウンスイッチ、および 前記セルの両端ノードにラッチ構造で連結され、前記プルダウンスイッチから印加される接地電圧を駆動するプルダウン駆動部を備えること」として、「不揮発性強誘電体レジスタ」に技術的限定を加えるものであるから、補正事項6は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項6は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項6により補正された部分は、当初明細書等の0142?0148段落等に記載されているものと認められるから、補正事項6は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項6は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(7)補正事項7について
補正事項7は、上記補正事項5において、補正後の請求項1を「前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され」と補正したことに伴い、補正前の請求項3に係る発明の発明特定事項である「メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号等をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタ」を削除して、補正後の請求項1を引用する請求項3の構成を明りょうにするものであるから、補正事項7は、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
したがって、補正事項7は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項7は、新たな構成を追加するものではなく、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかであるから、特許法第17条の2第3項に規定する要件を満たす。

(8)補正事項8について
補正事項8は、補正前の請求項10に係る発明の発明特定事項である「前記データ出力バッファ」を、「前記データ出力バッファ部」として、補正後の請求項10の構成を明りょうにするものであるから、補正事項8は、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
したがって、補正事項8は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項8により補正された部分は、当初明細書等の0041、0045段落等に記載されているものと認められるから、補正事項8は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項8は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(9)補正事項9について
補正事項9は、補正前の請求項11に係る発明の発明特定事項である「前記データ入力バッファ」を、「前記データ入力バッファ部」として、補正後の請求項11の構成を明りょうにするものであるから、補正事項9は、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
したがって、補正事項9は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項9により補正された部分は、当初明細書等の0041、0045段落等に記載されているものと認められるから、補正事項9は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項9は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(10)補正事項10について
補正事項10は、補正前の請求項13の「請求項3記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」を、「請求項1記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」と補正して、補正前に請求項3を引用していた請求項13を、補正後の請求項1を引用する請求項13に補正するものである。
そして、補正後の請求項1には、補正前の請求項3に記載されていた「入出力バイト制御部」の構成である「前記レジスタ制御信号と全てのバイト領域を活性化するためのバイトパッド信号に従い、単一バイトの活性化時にイネーブルされるバイトイネーブル信号の状態を制御するバイト活性化制御部; 前記バイトイネーブル信号の状態に従い、前記上位バイトパッドアレイから印加されるパッド信号をパッド切替え信号又は最下位アドレスとして出力するパッド切替えスイッチング部; 前記バイトイネーブル信号の活性化時、前記最下位アドレスに従い下位バイト最下位アドレス及び上位バイト最下位アドレスを出力する最下位アドレスデコーダ; 下位バイトパッド信号に従い、下位バイト領域を活性化するための下位バイトイネーブル信号を出力する下位バイト制御信号発生部; 上位バイトパッド信号に従い、上位バイト領域を活性化するための上位バイトイネーブル信号を出力する上位バイト制御信号発生部; データ出力制御信号の活性化時、前記下位バイトイネーブル信号と前記上位バイトイネーブル信号の状態に従い、前記パッドアレイ部のデータ出力を制御するための下位バイト出力イネーブル信号と上位バイト出力イネーブル信号を出力するデータ出力バッファ部; データ入力制御信号の活性化時、前記下位バイトイネーブル信号と前記上位バイトイネーブル信号の状態に従い、前記パッドアレイ部のデータ入力を制御するための下位バイト入力イネーブル信号と上位バイト入力イネーブル信号を出力するデータ入力バッファ部; 及び 前記バイトイネーブル信号の活性化時、前記上位バイト最下位アドレスの状態に従い、前記選択イネーブル信号を出力するバイト切替え選択信号発生部を備えること」が記載されていないから、補正事項10は、補正前の請求項13が備えていた、請求項3の上記構成を削除するものである。
したがって、補正事項10は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当せず、さらに、特許法第17条の2第4項第1号、第3号、及び第4号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれの事項をも目的とするものではないので、特許法第17条の2第4項に規定する要件を満たしていない。

(11)補正事項11について
補正事項11は、補正前の請求項15の「請求項13記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」を、「請求項14記載の不揮発性強誘電体レジスタを利用した入出力バイト制御装置」と補正して、補正前に請求項13を引用していた請求項15を、補正後の請求項14を引用する請求項15に補正するものである。
そして、補正後の請求項14は、補正後の請求項13を引用するものであるが、上記(10)にて検討したとおり、補正後の請求項13は、補正事項10により、補正前の請求項13が備えていた請求項3の構成が削除されているから、補正後の請求項13を引用する請求項14,及び、補正後の請求項14を引用する請求項15も同様に、補正前に備えていた請求項3の構成が削除されたものである。
したがって、補正事項11は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当せず、さらに、特許法第17条の2第4項第1号、第3号、及び第4号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれの事項をも目的とするものではないので、特許法第17条の2第4項に規定する要件を満たしていない。

(12)補正事項12について
補正事項12は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。
したがって、補正事項12は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項12が特許法第17条の2第3項に規定する要件を満たすことは明らかである。

(13)補正事項13について
補正事項13により補正された部分は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項13は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(14)新規事項の追加の有無、及び補正の目的の適否についてのまとめ
上記(10)にて検討したとおり、補正事項10を含む本件補正は、特許法第17条の2第4項に規定する要件を満たしていないから,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

以上のとおり、本件補正は、特許法第17条の2第4項に規定する要件を満たしていないが、仮に、本件補正が、特許法第17条の2第3項に規定する要件を満たし、かつ、同法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものとみなした場合において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否かについて、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かについて、以下において予備的に検討する。

4.独立特許要件についての検討
(1)補正後の発明
本件補正による補正後の請求項1?18に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?18に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.に補正後の請求項1として記載したとおりのものであり、再掲すると次のとおりである。

「【請求項1】
入出力バイト制御部から印加される各種の制御信号に従い複数のセルアレイブロックと連結された共通データバス部に入出力されるデータを制御する共通データバス制御部;
前記入出力バイト制御部から印加される選択イネーブル信号の状態に従い、下位バイトバスと上位バイトバスのうち何れか一つを下位バイト入出力バスに選択的に連結させるバイト切替えスイッチング部;
前記下位バイト入出力バスと連結された下位バイト入出力バッファ、前記上位バイトバスと連結された上位バイト入出力バッファを備え、前記入出力バイト制御部から印加される前記各種の制御信号に従って制御される入出力バッファ;及び
前記下位バイト入出力バッファのデータを入出力するための下位バイトパッドアレイと、前記上位バイト入出力バッファのデータを入出力するための上位バイトパッドアレイを含むパッドアレイ部を備え;
前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され、
前記不揮発性強誘電体レジスタは不揮発性強誘電体キャパシタを備え、ライト制御信号及びセルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイを含み、
前記プログラムレジスタアレイは、
プルアップイネーブル信号の活性化時に電源電圧をプルアップさせるプルアップスイッチ、
セルの両端ノードにラッチ構造で連結され、前記プルアップスイッチから印加される電源電圧を駆動するプルアップ駆動部、
一対のデータ入力端子と前記セルの両端ノードの間にそれぞれ連結され、共通ゲート端子を介し前記ライト制御信号を受信するライトイネーブル制御部、
前記セルプレート信号に従い前記セルの両端ノードに電位差を発生させる強誘電体キャパシタ部、
プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウンスイッチ、および
前記セルの両端ノードにラッチ構造で連結され、前記プルダウンスイッチから印加される接地電圧を駆動するプルダウン駆動部を備えることを特徴とする不揮発性強誘電体レジスタを利用した入出力バイト制御装置。」

(2)引用刊行物に記載された発明
(2-1)引用例1:特開平11-66879号公報
ア 本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平11-66879号公報(「以下「引用例1」という。)には、図1?2及び6?10とともに、次の記載がある。(下線は当審において付加した。以下、同様。)

a.「【0001】
【発明の属する技術分野】本発明は半導体記憶装置に関し、特にメモリセルの不良救済手段に関する。
【0002】
【従来の技術】図6および図7は従来例における半導体記憶装置の構成を示す回路図である。図8は、改良された従来例における半導体記憶装置の構成を示す回路図である。図9は、図8における冗長判定回路(YRED回路)の構成の一例を示す回路図である。図10は、図8におけるマルチプレクサ(MUX)の構成の一例を示す回路図である。
【0003】半導体記憶装置には、同一容量でありながら異なる入出力データ幅を備える複数の品種を持つものがある。たとえば、16MビットDRAMにおいては、4M×4ビット、2M×8ビット、1M×16ビット等が存在する。図6および図7は、同一のメモリセルアレイ構造において、それぞれ×4ビットおよび×8ビットの入出力データ幅を備えるDRAMの場合を示している。」

b.「【0004】図6に示した×4ビット構成のDRAMにおいて、ARRAY0およびARRAY1は、それぞれ4本で構成される局所的なIO線群(IO00?IO30およびIO01?IO31)を共有するメモリセルアレイである。各列デコーダYDEC00?YDECn0、YDEC01?YDECn1のそれぞれには、4台のセンスアンプが接続されている。これら4台のセンスアンプは、IO線IO00?IO30、IO01?IO31のうちのそれぞれ異なるIO線に接続されている。
【0005】データの読み出し時または書き込み時には、YDEC00?YDECn0、YDEC01?YDECn1のうちの1本が選択される。YDEC00?YDECn0、YDEC01?YDECn1のうちのどれを選択して活性化するかは、外部から入力されるアドレス信号に依存するが、どれが活性化された場合であっても、活性化されたYDECを含むメモリセルアレイに接続されているデータアンプ群DA00?DA30およびDA01?DA31のうちの一方が活性化され、他方は活性化されない。これによって、ARRAY0またはARRAY1内の選択されたメモリセルを含む方から、計4ビットのデータが広域的な内部入出力線RWB1?RWB4を介して、入出力端子DQ1?DQ4とメモリセルアレイARRAY0およびARRAY1の間で入出力されることになる。」

c.「【0006】図7に示した×8ビット構成のDRAMにおいて、ARRAY0およびARRAY1は、図6に示した×4ビット構成のDRAMと同様に、それぞれ4本で構成される局所的なIO線群(IO00?IO30およびIO01?IO31)を共有するメモリセルアレイである。各列デコーダYDEC00?YDECn0、YDEC01?YDECn1のそれぞれには、4台のセンスアンプが接続されている。これら4台のセンスアンプは、IO線IO00?IO30、IO01?IO31のうちのそれぞれ異なるIO線に接続されている。
【0007】データの読み出し時または書き込み時には、YDEC00?YDECn0のうちの1本およびYDEC01?YDECn1のうちの1本の、共に同一の列アドレスを持つ計2本が選択される。データアンプDA00?DA30、DA01?DA31は、双方が同時に活性化される。これによって、計4ビットのデータがARRAY0とDQ1?DQ4との間で入出力され、計4ビットのデータがARRAY1とDQ5?DQ8との間で入出力される。結果として、チップ全体として、計8ビットのデータが広域的な内部入出力線RWB1?RWB8を介して、DQ1?DQ8とメモリセルアレイARRAY0およびARRAY1との間で入出力されることになる。」

d.「【0009】半導体記憶装置においては、設計作業の効率化および需要に応じた品種の効率的な生産を図るために、複数の品種を同一のダイで実現し、品種の切り替えは、ボンディングワイヤまたは上層の金属配線によって行うことが一般的である。図8に示した半導体記憶装置は、この機能を備える回路の一例である。」

e.「【0017】図10に示したマルチプレクサ(以下、MUXと記述する)において、Yn信号は×4ビット構成時にARRAY0とARRAY1とを区別する信号であり、ここでは外部から入力される列アドレスの最上位ビットを示す信号である。ただし、最上位ビットであることは、本発明の本質に関係しない。MDX4信号は×4ビット構成品であることを示す信号であり、×4ビット構成品であるときにはハイレベルとなり、×8ビット構成品であるときにはロウレベルとなる。MDX4信号はパッドへのボンディング等によって論理レベルを選択することができる回路等で生成されるが、この回路は明示していない。また、信号生成過程に関しては、本発明の本質に関係しない。
【0018】MUXは、×8ビット構成品である場合すなわちMDX4信号がロウレベルである場合には、内部入出力線RWB1?RWB8と入出力端子DQ1?DQ8とを1対1に接続する。この結果、図7に示した従来の×8ビット構成品と同一の動作が行われる。
【0019】一方、×4ビット構成品である場合すなわちMDX4信号がハイレベルである場合には、Yn信号がロウレベルであるときすなわちARRAY0が活性化されているときには、内部入出力線RWB1?RWB4と入出力端子DQ1?DQ4とを1対1に接続する。また、Yn信号がハイレベルであるときすなわちARRAY1が活性化されているときには、内部入出力線RWB5?RWB8と入出力端子DQ1?DQ4とを1対1に接続する。この結果、図6に示した従来の×4ビット構成品と同一の動作が行われる。
【0020】このようにして、MDX4信号の論理レベルを変更するだけで、ビット構成の変更を行うことができるので、基本的に同一設計のチップでありながら、複数のビット構成の品種を作ることができる。」

f.「【0034】
【発明の実施の形態】
[1]第1の実施の形態
図1は、本発明の第1の実施の形態における半導体記憶装置の構成を示す回路図である。図2は、図1における冗長判定回路(YRED回路)の構成の一例を示す回路図である。図3は、図1におけるARRAY0のデータアンプ選択回路(DAE0回路)の構成の一例を示す回路図である。図4は、図1におけるマルチプレクサ(MUX)の構成の一例を示す回路図である。図1?図4において、特に明記しない信号等の機能については、従来例と同一であるので、説明を省略する。」

g.「【0036】図3に示したDAE0の回路動作を説明する。×4ビット構成時(MDX4信号がハイレベルである場合)において、ARRAY0に含まれる冗長セルが置換される場合には、YRSEL0信号がハイレベルとなりDAE0信号が活性化される。ARRAY1に含まれる冗長セルが置換される場合には、ARRAY0に含まれる冗長セルが置換されることはないので、YRSEL0信号がロウレベルとなり、YRSEL1信号がハイレベルとなり、DAE0信号がロウレベルとなり、DAE0信号が活性化されない。置換が全く行われない場合には、YRSEL0、YRSEL1の双方がロウレベルとなり、YnN信号に従ってDAE0信号の活性化が制御される。また、×8ビット構成時には、MDX4信号がロウレベルとなり、無条件にDAE0信号が活性化され、図7に示した従来の×8ビット構成品と同一の動作となる。」

h.「【符号の説明】
YDEC00?YDECn0、YDEC01?YDECn1 列デコーダ
YRED0、YRED1 冗長判定回路
RYDEC0、RYDEC1 冗長列デコーダ
DA00?DA30、DA01?DA31 データアンプ
DAE0、DAE1 データアンプ選択回路
YRSEL0、YRSEL1 冗長列デコーダ活性化信号
MDX4 ビット構成識別信号
RWB1?RWB8 内部入出力信号
DQ1?DQ8 データ入出力端子
ARRAY0、ARRAY1 メモリセルアレイ
Y0N?YnN、Y0T?YnT 列アドレス信号」

イ ここにおいて、摘記事項h.の「MDX4 ビット構成識別信号」の記載から、摘記事項0017段落等に記載されている「MDX4信号」は「ビット構成識別信号」であることは明らかであり、また、摘記事項0017段落の「MDX4信号はパッドへのボンディング等によって論理レベルを選択することができる回路等で生成されるが、この回路は明示していない。」の記載から引用例1の図8に示される「半導体記憶装置」には、図示はされていないが「ビット構成識別信号MDX4」を生成するための回路が存在していることは明らかである。
そして、図8の「半導体記憶装置」は、「ビット構成識別信号MDX4」を含めて、データ入出力端子DQ1?DQ8におけるデータの入出力を制御する各種制御信号が用いられることは、自明のことである。
よって、引用例1の「半導体記憶装置」は、「ビット構成識別信号MDX4」を生成するための回路を含み、入出力を制御する制御信号を生成する回路部を備えているといえるから、実質的に、入出力制御部を有しているといえる。

ウ また、引用例1の図8において、メモリセルアレイARRAY0、ARRAY1は、各列デコーダYDEC00?YDECn0、YDEC01?YDECn1によって各々選択される複数の領域を有しているから、複数のセルアレイ領域を形成しているといえる。

エ 摘記事項f.の記載から、図8に示される「DAE0」、「DAE1」は、「データアンプ選択回路」を指すことは明らかであり、0003段落の「半導体記憶装置には、同一容量でありながら異なる入出力データ幅を備える複数の品種を持つものがある。たとえば、16MビットDRAMにおいては、4M×4ビット、2M×8ビット、1M×16ビット等が存在する。図6および図7は、同一のメモリセルアレイ構造において、それぞれ×4ビットおよび×8ビットの入出力データ幅を備えるDRAMの場合を示している。」の記載や0005段落の「データの読み出し時または書き込み時には、YDEC00?YDECn0、YDEC01?YDECn1のうちの1本が選択される。(途中省略)これによって、ARRAY0またはARRAY1内の選択されたメモリセルを含む方から、計4ビットのデータが広域的な内部入出力線RWB1?RWB4を介して、入出力端子DQ1?DQ4とメモリセルアレイARRAY0およびARRAY1の間で入出力されることになる。」の記載からみて、引用例1の「半導体記憶装置」は、「データの読み出し」と「データの書き込み」を行うことのできるメモリであることは明らかであるから、引用例1の「データアンプ選択回路(DAE0,DAE1)」は、「ビット構成識別信号MDX4」と「Yn信号」とを受けて、「列デコーダYDEC00?YDECn0、YDEC01?YDECn1」が活性化されることによって選択される複数のセルアレイ領域と連結された「IO線群(IO00?IO31)」に入出力されるデータを制御していることは明らかである。

オ 摘記事項0019段落の「一方、×4ビット構成品である場合すなわちMDX4信号がハイレベルである場合には、Yn信号がロウレベルであるときすなわちARRAY0が活性化されているときには、内部入出力線RWB1?RWB4と入出力端子DQ1?DQ4とを1対1に接続する。また、Yn信号がハイレベルであるときすなわちARRAY1が活性化されているときには、内部入出力線RWB5?RWB8と入出力端子DQ1?DQ4とを1対1に接続する。この結果、図6に示した従来の×4ビット構成品と同一の動作が行われる。」の記載から、引用例1の図10に記載されている「マルチプレクサ(MUX)」は、前記入出力制御部から印加される「ビット構成識別信号MDX4」が「ハイレベル」で且つ「Yn信号」が「ロウレベル」であると、「内部入出力線RWB1?RWB4」と「入出力端子DQ1?DQ4」とを1対1に接続し、入出力制御部から印加される「ビット構成識別信号MDX4」が「ハイレベル」で且つ「Yn信号」が「ハイレベル」であると、「内部入出力線RWB5?RWB8」と「入出力端子DQ1?DQ4」とを1対1に接続するように構成されていることは明らかである。

カ 引用例1の図8において、「マルチプレクサ(MUX)」と「入出力端子DQ1?DQ8」との間には、一方向のデータアンプ又はバッファが図示されているが、上記エで述べた通り、引用例1の「半導体記憶装置」は、「データの読み出し」と「データの書き込み」を行うことのできるメモリであるから、図8の「マルチプレクサ(MUX)」と「入出力端子DQ1?DQ4」との間には、入出力制御部からの入力あるいは出力を指示する制御信号をうけて入力動作あるいは出力動作を行う入出力バッファが備えられ、また同様に、「入出力端子DQ5?DQ8」についても、入出力制御部からの入力あるいは出力を指示する制御信号をうけて入力動作あるいは出力動作を行う入出力バッファが備えられていることは明らかである。

キ 0017段落の「MDX4信号は×4ビット構成品であることを示す信号であり、×4ビット構成品であるときにはハイレベルとなり、×8ビット構成品であるときにはロウレベルとなる。MDX4信号はパッドへのボンディング等によって論理レベルを選択することができる回路等で生成されるが、この回路は明示していない。」の記載から、引用例1の図8において、入出力データのビット数の大きさを制御するための「ビット構成識別信号MDX4」の「論理レベル」は、メモリが×4ビット構成品であるか、×8ビット構成品であるかとの特徴、すなわち、「メモリ素子の特性」に従い、パッドへのボンディング等によって設定され、この設定された入出力データの情報に従い、「マルチプレクサ(MUX)」作動を制御していることは明らかである。

ク したがって、引用例1には次の発明(以下「引用発明1」という。)が記載されているものと認められる。

「入出力制御部から出力されるビット構成識別信号MDX4とYn信号に従い複数のセルアレイ領域と連結されたIO線群(IO00?IO31)に入出力されるデータを制御するデータアンプ選択回路(DAE0,DAE1);
前記入出力制御部から印加される前記ビット構成識別信号MDX4がハイレベルで且つ前記Yn信号がロウレベルであると、内部入出力線RWB1?RWB4と入出力端子DQ1?DQ4とを1対1に接続し、前記入出力制御部から印加される前記ビット構成識別信号MDX4がハイレベルで且つ前記Yn信号がハイレベルであると、内部入出力線RWB5?RWB8と前記入出力端子DQ1?DQ4とを1対1に接続するマルチプレクサ(MUX);
前記入出力端子DQ1?DQ4と連結された入出力バッファ、前記入出力端子DQ5?DQ8と連結された入出力バッファとを備え、前記入出力制御部から印加される入力あるいは出力を指示する制御信号に従って入力動作あるいは出力動作を行う入出力バッファ;及び
前記入出力端子DQ1?DQ8を備え;
前記入出力制御部は、メモリ素子の特性に従い、入出力データのビット数の大きさを制御するための前記ビット構成識別信号MDX4の論理レベルをパッドへのボンディング等によって設定し、この設定された入出力データの情報に従い、前記マルチプレクサ(MUX)作動を制御することを特徴とする半導体記憶装置。」

(2-2)引用例2:特開平8-195079号公報
ア 本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平8-195079公報(「以下「引用例2」という。)には、図1、3、6及び7とともに、次の記載がある。

a.「【0001】
【産業上の利用分野】この発明は、複数種類の出力モード(例えばページモード、スタティックコラムモード、ニブルモード)や複数種類の語構成モード(例えば出力が1(×1モード)、出力が4(×4モード)、出力が8(×8モード)、出力が16(×16モード))、出力が1のもの(以下、×1モードと称す)と出力が4のもの(以下、×4モードと称す)に対応でき、例えば出荷時等に複数種類の出力モードから1種類の出力モード、複数種類の語構成モードから1種類の語構成モードに選択、特定される半導体記憶装置に関するものである。
【0002】
【従来の技術】従来、半導体記憶装置において、出荷時に複数種類のモードから1種類のモードに選択、特定する方法として、ボンディングパッドを利用したボンディングオプションが一般的に用いられている。図14はこのボンディングオプションが用いられた半導体記憶装置を簡単に示すものであり、2種類のモードから1種類のモードを選択、特定する例を示している。」

b.「【0008】
【発明が解決しようとする課題】しかるに、上記のように構成された従来のものにあっては、集積化が進みアドレスパッドなとの占める割合が増えてくるにつれ、半導体チップにおけるチップ面積に占めるボンディングパッドの占める面積が増え、チップ面積が必然的に大きくなってしまうものであった。また、図14に示した従来例のものにおいて、樹脂モールドされた半導体記憶装置にあっては、樹脂モールド前のワイヤボンディング工程でモードを設定する必要があり、工程管理上若干の煩雑さを伴うものであった。
【0009】この発明は上記した点に鑑みてなされたものであり、モード設定のための専用のボンディングパッドを必要とせず、半導体チップにおけるチップ面積に占めるボンディングパッドの占める面積を削減でき、ひいてはチップ面積を小さくでき、しかも、モード設定を樹脂モールド後に行うことができ、複数の種類のものを樹脂モールド後にまで一括管理できる半導体記憶装置を得ることを目的とするものである。」

c.「【0021】このセレクタ手段5における読み出し系の具体的構成の一例を図3に示す。図3において、501?504はそれぞれ入出力線I/O_(1)?I/O_(4)に対応して設けられ、モード切替信号を受けて、モード切替信号が×4モード(この例においてはLレベル)を示すと活性状態になり、対応した入出力線に伝達されてきた読出データを出力、この例においては読出データを反転して出力し、モード切替信号が×1モード(この例においてはHレベル)を示すと非活性状態になり、出力をハイインピーダンス状態にするクロックドインバータからなる第1のスイッチ手段で、図4に示すように、モード切替信号を受けてその反転信号を出力するPチャネル型のMOSトランジスタT1及びNチャネル型のMOSトランジスタT2からなるインバータ部、並びに、電源電位(Vcc)ノードと出力ノードOUTとの間に接続され、一方がそのゲート電極に対応の入出力線I/Oが接続されるとともに、他方がそのゲート電極にモード切替信号を受ける2つのPチャネル型のMOSトランジスタT_(3)及びT_(4)と、出力ノードOUTと接地電位ノードとの間に接続され、一方がそのゲート電極に上記インバータ部からのモード切替信号の反転信号を受けるとともに、他方がそのゲート電極に対応の入出力線I/Oが接続される2つのNチャネル型のMOSトランジスタT_(5)及びT_(6)とからなるクロックドインバータ部を備えているものである。」

d.「【0026】7は一対の電極とこれら一対の電極間に介在されたPZTまたはBaMgF_(4)等の強誘電体膜とを有し、設定されるモード、この例においては×4モードか×1モードを記憶するための強誘電体容量性素子を具備し、この強誘電体容量性素子に記憶された情報に基づいて上記セレクタ手段5へのモード切替信号を出力するモード切替信号生成手段で、設定されるモードを上記強誘電体容量性素子に記憶させる時に、上記チップ制御手段のテストモード信号発生手段からのテストモード信号に基づいて制御され、通常動作時に使用されるボンディングパッド、この例ではデータ用のボンディングパッドDQ_(4)と電気的に接続され、この接続されたボンディングパッドDQ_(4)から設定されるモードの情報が入力され、上記セレクタ手段5へのモード切替信号を出力する時には、上記チップ制御手段のパワーオンリセット信号発生手段からのパワーオンリセット信号に基づいて制御されてモード切替信号を出力するものである。
【0027】このモード切替信号生成手段の具体的構成の一例を図6に示す。図6において、701は上記チップ制御手段のテストモード信号発生手段からのテストモード信号及び上記チップ制御手段のパワーオンリセット信号発生手段からのパワーオンリセット信号を受け、設定されるモードを上記強誘電体容量性素子に記憶させる時、つまり、上記チップ制御手段のテストモード信号発生手段からのテストモード信号が、この例においてはHレベルになると、図9に示すタイミングの、モード書込(TMW)信号、読出制御(RCD)信号、第1の接続用(F・WL)信号、第2の接続用(F・CNTL)信号、プレート(F・PCP(Pｕlｓed Cｏmmｏn Plaｔe))信号を出力し、上記セレクタ手段5へのモード切替信号を出力する時、つまり上記チップ制御手段のパワーオンリセット信号発生手段からのパワーオンリセット信号が、この例においてはHレベルになると、図10に示すタイミングの、TMW信号、F・CNTL信号、F・PCP信号、F・WL信号、RCD信号を出力するタイミング信号生成手段である。」

e.「【0030】図7において、C_(1)及びC_(2)は例えば、「強誘電体薄膜集積化技術」(サイエンスフォーラム社、1992年2月28日発行)のP.P.240?241の図5、図7及びそれに関連する記載部分に示された強誘電体容量性素子で、この例ではモード設定データを記憶するためのものであり、一対の電極とこれら一対の電極間に介在されたPZTまたはBaMgF_(4)等の強誘電体膜とを有し、一方の電極に上記タイミング信号生成手段701からのプレート(F・PCP)信号を受けるものである。また、両強誘電体容量性素子C_(1)及びC_(2)は、図8に示すように一対の電極間に印加される電圧と分極電荷との関係がヒステリシス特性を示しているものである。」

イ したがって、上記引用例2には、
従来、ワイヤボンディング技術で行っていた、出力が1(×1モード)のメモリ構成とするかあるいは出力が4(×4モード)のメモリ構成とするかを選択するためのモード切替信号MODEの生成を、不揮発性強誘電体容量性素子C_(1)、C_(2)に記憶された情報に基づいて生成するようにして半導体記憶装置の小型化を図ること、が記載されている。

(3)補正発明と引用発明1との対比
ア 引用発明1の「ビット構成識別信号MDX4とYn信号」、「IO線群(IO00?IO31)」及び「データアンプ選択回路(DAE0,DAE1)」は、補正発明の「各種の制御信号」、「共通データバス部」及び「共通データバス制御部」にそれぞれ相当する。そして、引用発明1の「入出力制御部」と補正発明の「入出力バイト制御部」とは、共に「入出力制御部」である点で一致し、引用発明1の「複数のセルアレイ領域」と補正発明の「複数のセルアレイブロック」とは、共に「複数のセルアレイ領域」である点で共通している。

イ 引用発明1の「ビット構成識別信号MDX4」及び「Yn信号」は、内部入出力線と入出力端子との接続を切替えるための信号であるから、補正発明の「選択イネーブル信号」に相当するといえる。また、引用発明1の「内部入出力線RWB1?RWB4」及び「内部入出力線RWB5?RWB8」はバスラインであるといえ、「入出力端子DQ1?DQ4」にはバスラインが電気的に接続されていることは明らかであるから、引用発明1の「内部入出力線RWB1?RWB4」、「内部入出力線RWB5?RWB8」、及び「入出力端子DQ1?DQ4」に接続するバスラインは、それぞれ、下位バス、上位バス、及び下位入出力バスであるといえる。
よって、引用発明1の「前記入出力制御部から印加される前記ビット構成識別信号MDX4がハイレベルで且つ前記Yn信号がロウレベルであると、内部入出力線RWB1?RWB4と入出力端子DQ1?DQ4とを1対1に接続し、前記入出力制御部から印加される前記ビット構成識別信号MDX4がハイレベルで且つ前記Yn信号がハイレベルであると、内部入出力線RWB5?RWB8と前記入出力端子DQ1?DQ4とを1対1に接続するマルチプレクサ(MUX)」は、補正発明の「前記入出力バイト制御部から印加される選択イネーブル信号の状態に従い、下位バイトバスと上位バイトバスのうち何れか一つを下位バイト入出力バスに選択的に連結させるバイト切替えスイッチング部」と、「前記入出力制御部から印加される選択イネーブル信号の状態に従い、下位バスと上位バスのうち何れか一つを下位入出力バスに選択的に連結させる切替えスイッチング部」である点で一致している。

ウ 引用例1の図10を参照すると、入出力端子DQ5?DQ8は内部入出力線RWB5?RWB8に接続されているとも解されるから、引用発明1の「前記入出力端子DQ1?DQ4と連結された入出力バッファ、前記入出力端子DQ5?DQ8と連結された入出力バッファとを備え、前記入出力制御部から印加される入力あるいは出力を指示する制御信号に従って入力動作あるいは出力動作を行う入出力バッファ」は、補正発明の「前記下位バイト入出力バスと連結された下位バイト入出力バッファ、前記上位バイトバスと連結された上位バイト入出力バッファを備え、前記入出力バイト制御部から印加される前記各種の制御信号に従って制御される入出力バッファ」と、「前記下位入出力バスと連結された下位入出力バッファ、前記上位バスと連結された上位入出力バッファを備え、前記入出力制御部から印加される前記各種の制御信号に従って制御される入出力バッファ」である点で一致している。

エ 引用発明1の「入出力端子DQ1?DQ4」及び「入出力端子DQ5?DQ8」は、それぞれ下位パッドアレイ及び上位パッドアレイであるといえるから、引用発明1には、下位入出力バッファのデータを入出力するための下位パッドアレイと、前記上位入出力バッファのデータを入出力するための上位パッドアレイを含むパッドアレイ部が備えられていることは明らかである。

オ 引用発明1の「前記入出力制御部は、メモリ素子の特性に従い、入出力データのビット数の大きさを制御するための前記ビット構成識別信号MDX4の論理レベルをパッドへのボンディング等によって設定し、この設定された入出力データの情報に従い、前記マルチプレクサ(MUX)作動を制御すること」と、補正発明の「前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され」ていることとは、「前記入出力制御部は、メモリ素子の特性に従い、入出力データの大きさを制御するための入出力データの情報に従い、前記切替えスイッチング部の作動を制御」している点で共通している。

カ 引用例1の図8を参照すると、引用発明1に係る「半導体記憶装置」は、入出力制御装置であるともいえる。

キ 以上を総合すると、補正発明と引用発明1とは、
「入出力制御部から印加される各種の制御信号に従い複数のセルアレイ領域と連結された共通データバス部に入出力されるデータを制御する共通データバス制御部;
前記入出力制御部から印加される選択イネーブル信号の状態に従い、下位バスと上位バスのうち何れか一つを下位入出力バスに選択的に連結させる切替えスイッチング部;
前記下位入出力バスと連結された下位入出力バッファ、前記上位バスと連結された上位入出力バッファを備え、前記入出力制御部から印加される前記各種の制御信号に従って制御される入出力バッファ;及び
前記下位入出力バッファのデータを入出力するための下位パッドアレイと、前記上位入出力バッファのデータを入出力するための上位パッドアレイを含むパッドアレイ部を備え;
前記入出力制御部は、メモリ素子の特性に従い、入出力データの大きさを制御するための入出力データの情報に従い、前記切替えスイッチング部の作動を制御するように構成されていることを特徴とする入出力制御装置。」
である点で一致し、次の点で相違する。

(相違点1)
「複数のセルアレイ領域」が、補正発明は、「複数のセルアレイブロック」であるのに対して、引用発明1は、この点が明記されていない点。

(相違点2)
「入出力制御部」、「下位バス」、「上位バス」、「下位入出力バス」、「切替えスイッチング部」、「下位入出力バッファ」、「上位入出力バッファ」、「下位パッドアレイ」、「上位パッドアレイ」及び「入出力データの情報」が、補正発明では、それぞれ「入出力バイト制御部」、「下位バイトバス」、「上位バイトバス」、「下位バイト入出力バス」、「バイト切替えスイッチング部」、「下位バイト入出力バッファ」、「上位バイト入出力バッファ」、「下位バイトパッドアレイ」、「上位バイトパッドアレイ」及び「入出力データのバイト情報」であるのに対して、引用発明1は、「バイト」という単位で入出力が制御されていない点。

(相違点3)
補正発明は、「前記入出力バイト制御部は、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成され」ているのに対して、引用発明1は、「前記入出力制御部は、メモリ素子の特性に従い、入出力データのビット数の大きさを制御するための前記ビット構成識別信号MDX4の論理レベルをパッドへのボンディング等によって設定し、この設定された入出力データの情報に従い、前記マルチプレクサ(MUX)の作動を制御」している点。

(相違点4)
補正発明は、「前記不揮発性強誘電体レジスタは不揮発性強誘電体キャパシタを備え、ライト制御信号及びセルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイを含み、 前記プログラムレジスタアレイは、 プルアップイネーブル信号の活性化時に電源電圧をプルアップさせるプルアップスイッチ、 セルの両端ノードにラッチ構造で連結され、前記プルアップスイッチから印加される電源電圧を駆動するプルアップ駆動部、 一対のデータ入力端子と前記セルの両端ノードの間にそれぞれ連結され、共通ゲート端子を介し前記ライト制御信号を受信するライトイネーブル制御部、 前記セルプレート信号に従い前記セルの両端ノードに電位差を発生させる強誘電体キャパシタ部、 プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウンスイッチ、および 前記セルの両端ノードにラッチ構造で連結され、前記プルダウンスイッチから印加される接地電圧を駆動するプルダウン駆動部を備えることを特徴とする不揮発性強誘電体レジスタを利用した入出力バイト制御装置」であるのに対して、引用発明1は、このように構成されていない点。

(4)相違点についての当審の判断
(4-1)相違点1について
一般に、「セルアレイ領域」をブロック化して「セルアレイブロック」とすることは、当業者において自明の技術事項であるから、引用発明1の「複数のセルアレイ領域」を「複数のセルアレイブロック」として、補正発明のように構成することは、当業者が容易になし得たことである。
よって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-2)相違点2について
一般に、「バイト」を単位としてデータ処理を行うことは技術常識であって、バイト単位の切換えを行って、×8ビット構成のメモリとするかあるいは×16ビット構成のメモリとするかを選択できる半導体記憶装置は、当業者において周知のものにすぎないから、引用発明1の4ビットを1バイト(8ビット)とし、下位側の入出力(DQ1?DQ4)と上位側の入出力(DQ5?DQ8)がそれぞれ1バイト(8ビット)構成となるように、全体を構成することは、当業者が適宜なし得ることである。
よって、引用発明1の「入出力制御部」、「内部入出力線RWB1?RWB4」、「内部入出力線RWB5?RWB8」、「入出力端子DQ1?DQ4」に接続するバスライン、「入出力端子DQ1?DQ4と連結された入出力バッファ」、「入出力端子DQ5?DQ8と連結された入出力バッファ」、「入出力端子DQ1?DQ4」、「入出力端子DQ5?DQ8」及び「入出力データの情報」を、バイトを単位とするものとして、それぞれ「入出力バイト制御部」、「下位バイトバス」、「上位バイトバス」、「下位バイト入出力バス」、「下位バイト入出力バッファ」、「上位バイト入出力バッファ」、「下位バイトパッドアレイ」、「上位バイトパッドアレイ」及び「入出力データのバイト情報」とし、さらに、引用発明1の「マルチプレクサ(MUX)」を「バイト単位」で切替えられる「バイト切替えスイッチング部」として、補正発明のように構成することは、当業者が容易になし得たことである。
よって、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-3)相違点3について
上記引用例2に記載されているように、従来、ワイヤボンディング技術で行っていた、出力が1(×1モード)のメモリ構成とするかあるいは出力が4(×4モード)のメモリ構成とするかを選択するためのモード切替信号の生成を、不揮発性強誘電体容量性素子に記憶された情報に基づいて生成するようにして、半導体記憶装置の小型化を図ることは、当業者において良く知られている技術事項である。
そして、引用発明1は「入出力データのビット数の大きさを制御するための前記ビット構成識別信号MDX4の論理レベルをパッドへのボンディング等によって設定」するものであり、これは引用例2に記載の従来技術に相当するものであるから、引用例2に記載の上記技術事項に接した当業者が、引用発明1の「半導体記憶装置」を小型化するために、モード切替信号に相当する「ビット構成識別信号MDX4」を、不揮発性強誘電体容量性素子に記憶された情報に基づいて生成するようにすることは、当業者が直ちに想到し得ることである。
なお、不揮発性強誘電体容量性素子に記憶された情報に基づいて、メモリ構成のモード切替え(入出力データのバイトの大きさ切替え)を行うにあたり、不揮発性強誘電体容量性素子を含む不揮発性強誘電体レジスタが、メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングし、レジスタ制御信号等を出力するようにすることは、当業者が通常採用する構成にすぎない。
また、引用発明1において、入出力データのビット数の大きさを制御するため、マルチプレクサ(補正発明の「バイト切替えスイッチング部」に対応)の作動を制御する際に、併せて、入出力端子(パッドアレイ部)のビット数の大きさを選択的に活性化させることは、当業者が必要に応じて適宜なし得ることと認められる。
したがって、引用発明1の入出力制御部を、補正発明のごとく、「メモリ素子の特性に従い、入出力データのバイトの大きさを制御するための命令信号をコーディングしてレジスタ制御信号を出力する不揮発性強誘電体レジスタを含み、同不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報に従い、前記バイト切替えスイッチング部の作動を制御すると共に前記パッドアレイ部のバイトの大きさを選択的に活性化させるための前記各種の制御信号を出力するように構成」することは、当業者が容易になし得たことである。
よって、相違点3は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-4)相違点4について
不揮発性の強誘電体メモリ装置は周知のものであり、以下の周知例に記載されているように、メモリセルの両端ノードN5,N6にデータを記憶する強誘電体メモリセルを、 PMOSイネーブル信号ENPのイネーブル時にノードN1を電源電圧VCCにプルアップさせる第1PMOSトランジスタPM1と、 前記セルの両端ノードN2,N3(N5,N6)にラッチ構造で連結され、前記第1PMOSトランジスタPM1とノードN1で接続する第1ラッチ122と、 一対のアドレスデータ入力端子ADD、ADDBと前記セルの両端ノードN2,N3(N5,N6)の間にそれぞれ連結され、共通のゲート端にENW＜n＞信号が入力される第1NMOSトランジスタNM1及び第2NMOSトランジスタNM2と、 CPL信号入力端と前記セルの両端ノードN5,N6との間に構成された第1強誘電体キャパシタFC1及び第2強誘電体キャパシタFC2と、接地電圧VSS端と前記セルの両端ノードN5,N6との間に構成された第3強誘電体キャパシタFC3及び第4強誘電体キャパシタFC4と、 NMOSイネーブル信号ENNのイネーブル時にノードN4を接地電圧にプルダウンさせる第5NMOSトランジスタNM5と、 前記セルの両端ノードN5,N6にラッチ構造で連結され、前記第5NMOSトランジスタNM5とノードN4で接続する第2ラッチ123とから構成することは、従来より知られている周知の技術事項であるといえる。

周知例:特開2003-68092号公報
周知技術を示す特開2003-68092公報には、図12とともに、次の記載がある。
a.「【0001】
【発明の属する技術分野】本発明は、半導体メモリ素子に関するもので、特に、不揮発性強誘電体メモリ装置の列修理回路及びその修理方法に関する。」
b.「【0047】冗長コード化セルは図12に示すように欠陥セルのアドレスデータ記録部120と欠陥セルのアドレススイッチ部121からなり、ENN、ENP、EQN、CPL、ENW信号を入力とするとともに、ADD、ADDB信号を受け、RS1とRS2の連結可否を決めるものである。欠陥セルのアドレスデータ記録部120はPMOSイネーブル信号ENPを受けて電源電圧VCCを第1ノードN1に伝える第1PMOSトランジスタPM1と、一方のノードは第1ノードN1に連結され他方のノードが第2,第3ノードN2,N3に連結された第1ラッチ122と、等化信号EQNを受けて第2,第3ノードN2,N3の連結可否を制御する第1NMOSスイッチS1と、ゲート端にENW＜n＞信号が入力されソース端では第2ノードの信号が伝えられ、ドレイン端では第1アドレス信号ADDが入力される第1NMOSトランジスタNM1と、ゲート端ではENW＜n＞信号が入力されソース端では第3ノードN3の信号が伝えられドレイン端では第2アドレス信号ADDBが入力される第2NMOSトランジスタNM2と、NMOSイネーブル信号ENNを受けて接地電圧VSSを第4ノードN4に伝える第5NMOSトランジスタNM5と、一方のノードは第4ノードN4に連結され他方のノードは第5,第6ノードN5,N6に連結された第2ラッチと、CPL信号入力端と第5ノード間に構成された第1強誘電体キャパシタFC1と、CPL信号入力端と第6ノードN6の間に構成された第2強誘電体キャパシタFC2と、第5ノードN5と接地電圧VSS端の間に構成された第3強誘電体キャパシタFC3と、第6ノードN6と接地電圧VSS端の間に構成された第4強誘電体キャパシタFC4からなっている。」
c.「【0049】第1ラッチ122は二つのPMOSトランジスタからなり、第2ラッチ123は二つのNMOSトランジスタからなる。第1、第2強誘電体キャパシタFC1、FC2にはいつも互いに反対のデータが記憶され、第3、第4強誘電体キャパシタFC3,FC4は記憶されたデータを更にセンシングして読み込む時必要なキャパシタへ充電するための素子としての役割を果たす。」

ここにおいて、図12の「欠陥セルのアドレスデータ記録部120」は、メモリセルの両端ノードN5,N6にデータを記憶する強誘電体メモリセルであるといえる。

したがって、上記相違点3で検討した、引用発明1の「半導体記憶装置」を小型化するために、引用発明1の「入出力データのビット数の大きさを制御するための前記ビット構成識別信号MDX4の論理レベルをパッドへのボンディング等によって設定」することに代えて、不揮発性強誘電体レジスタにプログラムされた入出力データのバイト情報を利用して、入出力データのバイトの大きさを制御する際に、当該「不揮発性強誘電体レジスタ」の構成を、上記周知例に記載されている「PMOSイネーブル信号ENPのイネーブル時にノードN1を電源電圧VCCにプルアップさせる第1PMOSトランジスタPM1と、 前記セルの両端ノードN2,N3(N5,N6)にラッチ構造で連結され、前記第1PMOSトランジスタPM1とノードN1で接続する第1ラッチ122と、 一対のアドレスデータ入力端子ADD、ADDBと前記セルの両端ノードN2,N3(N5,N6)の間にそれぞれ連結され、共通のゲート端にENW＜n＞信号が入力される第1NMOSトランジスタNM1及び第2NMOSトランジスタNM2と、 CPL信号入力端と前記セルの両端ノードN5,N6との間に構成された第1強誘電体キャパシタFC1及び第2強誘電体キャパシタFC2と、接地電圧VSS端と前記セルの両端ノードN5,N6との間に構成された第3強誘電体キャパシタFC3及び第4強誘電体キャパシタFC4と、 NMOSイネーブル信号ENNのイネーブル時にノードN4を接地電圧にプルダウンさせる第5NMOSトランジスタNM5と、 前記セルの両端ノードN5,N6にラッチ構造で連結され、前記第5NMOSトランジスタNM5とノードN4で接続する第2ラッチ123とから構成」された「メモリセルの両端ノードN5,N6にデータを記憶する強誘電体メモリセル」とすることは、当業者が容易になし得たことである。
そして、上記強誘電体メモリセルの構成は、補正発明の「前記不揮発性強誘電体レジスタは不揮発性強誘電体キャパシタを備え、ライト制御信号及びセルプレート信号に従い前記レジスタ制御信号を出力するプログラムレジスタアレイを含み、 前記プログラムレジスタアレイは、 プルアップイネーブル信号の活性化時に電源電圧をプルアップさせるプルアップスイッチ、 セルの両端ノードにラッチ構造で連結され、前記プルアップスイッチから印加される電源電圧を駆動するプルアップ駆動部、 一対のデータ入力端子と前記セルの両端ノードの間にそれぞれ連結され、共通ゲート端子を介し前記ライト制御信号を受信するライトイネーブル制御部、 前記セルプレート信号に従い前記セルの両端ノードに電位差を発生させる強誘電体キャパシタ部、 プルダウンイネーブル信号のイネーブル時に接地電圧をプルダウンさせるプルダウンスイッチ、および 前記セルの両端ノードにラッチ構造で連結され、前記プルダウンスイッチから印加される接地電圧を駆動するプルダウン駆動部を備える」ことと、実質的に等価なものである。
したがって、相違点4について、周知の技術事項に基づいて、補正発明の構成のようにすることは、当業者が容易になし得た範囲に含まれる程度のものである。

(4-5)判断についてのまとめ
以上、検討したとおり、補正発明は、当業者において常套的に用いられている事項、及び従来周知の技術事項を勘案することにより、引用発明1,引用例2及び周知例に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)独立特許要件についてのまとめ
したがって、本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第4項各号に掲げる事項のいずれを目的とするものにも該当しない。また、仮に、本件補正が、特許法第17条の2第3項に規定する要件を満たし、かつ、同法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものとみなした場合であっても、同法第17条の2第5項において準用する同法第126条第5項の規定に適合しない。
したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
1.本願発明
平成23年2月21日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?19に係る発明は、平成22年6月15日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?19に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.に補正前の請求項1として記載したとおりのものである。

2.引用刊行物に記載された発明
一方、本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平11-66879号公報(引用例1)には、上記第2.4.(2)(2-1)に記載したとおりの事項及び発明(引用発明1)が記載されており、また、原査定の根拠となった拒絶の理由において引用された刊行物である特開平8-195079号公報(引用例2)には、上記第2.4.(2)(2-2)に記載したとおりの技術事項が記載されているものと認められる。

3.対比・判断
本願発明に対して技術的事項を付加した発明である補正発明は、上記第2.4.において検討したとおり、当業者において常套的に用いられている事項、及び従来周知の技術事項を勘案することにより、引用発明1,引用例2及び周知例に記載された技術事項に基づいて当業者が容易に発明をすることができたものであり、上記相違点4の構成を有さない本願発明は、引用発明1及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-04-25 
結審通知日 2012-05-08 
審決日 2012-05-23 
出願番号 特願2004-67275(P2004-67275)
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 高野 芳徳、加藤 俊哉  
特許庁審判長 齋藤 恭一
特許庁審判官 池渕 立

近藤 幸浩
発明の名称 不揮発性強誘電体レジスタを利用した入出力バイト制御装置  
代理人 特許業務法人三枝国際特許事務所  
代理人 長谷 照一  
代理人 神谷 牧  

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