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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L
管理番号 1264712
審判番号 不服2010-16475  
総通号数 156 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-12-28 
種別 拒絶査定不服の審決 
審判請求日 2010-07-22 
確定日 2012-10-10 
事件の表示 特願2007-229585「NANDフラッシュ・メモリの製造方法」拒絶査定不服審判事件〔平成20年 1月31日出願公開、特開2008- 22025〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成13年3月5日(パリ条約に基づく優先権主張外国庁受理2000年3月9日、アメリカ合衆国)を国際出願日とした特願2001-566166号の一部を平成19年9月4日に新たな特許出願としたものであって、平成22年1月4日付けの拒絶理由通知に対して意見書及び補正書のいずれも提出されず、同年6月3日付けで拒絶査定がなされた。
そして、同年7月22日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成23年11月14日付けで審尋がなされ、同年11月22日に回答書が提出された。

第2.平成22年7月22日に提出された手続補正書についての補正の却下の決定
【補正の却下の決定の結論】
平成22年7月22日に提出された手続補正書による補正を却下する。

【理由1】
1.補正の内容
平成22年7月22日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?5を補正して、補正後の特許請求の範囲の請求項1?4とするとともに、明細書の0007段落及び0014段落を補正するものであり、補正前後の請求項1は各々次のとおりである。

(補正前)
「【請求項1】
基板内にP型ウエルを形成する工程と、
前記P型ウエルの上に酸化物層を形成する工程と、
前記酸化物層の上にメモリ・セルおよび選択トランジスタの浮遊ゲートと、分離層と、制御ゲートとを順に形成する工程と、
前記メモリ・セルと前記選択トランジスタとの間の前記制御ゲート、前記分離層、前記浮遊ゲートおよび前記酸化物層をエッチングし前記P型ウエルを露出させる工程と、
前記メモリ・セルの前記制御ゲートと前記選択トランジスタの前記制御ゲートとの間の前記P型ウエル内にイオン注入することにより、前記メモリ・セルと前記選択トランジスタとに共用されるN型のソース/ドレイン領域を形成する工程と、
を有し、
前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層の厚さは同じであることを特徴とするNANDフラッシュ・メモリの製造方法。」

(補正後)
「【請求項1】
基板内にP型ウエルを形成する工程と、
前記P型ウエルの上に酸化物層を形成する工程と、
前記酸化物層の上にメモリ・セルおよび選択トランジスタの浮遊ゲートと、分離層と、制御ゲートとを順に形成する工程と、
前記メモリ・セルと前記選択トランジスタとの間の前記制御ゲート、前記分離層、前記浮遊ゲートおよび前記酸化物層をエッチングし前記P型ウエルを露出させる工程と、
前記メモリ・セルの前記制御ゲートと前記選択トランジスタの前記制御ゲートとの間の前記P型ウエル内にイオン注入することにより、前記メモリ・セルと前記選択トランジスタとに共用されるN型のソース/ドレイン領域を形成する工程と、
を有し、
前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層の厚さは同じであり、
前記ソース/ドレイン領域を形成する工程は、前記ソース/ドレイン領域を10^(13)?10^(14)/cm^(3)の濃度にドープすることを特徴とするNANDフラッシュ・メモリの製造方法。」

なお、下線は補正箇所を明示するために請求人が付したものである。

2.補正事項の整理
本件補正による補正事項を整理すると、次のとおりである。
(1)補正事項1
補正前の請求項1に記載された「前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層の厚さは同じであること」を「前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層の厚さは同じであり、
前記ソース/ドレイン領域を形成する工程は、前記ソース/ドレイン領域を10^(13)?10^(14)/cm^(3)の濃度にドープすること」に補正すること。
(2)補正事項2
補正前の請求項3を削除し、当該請求項3の削除と整合するように、補正前の請求項の番号及び引用する請求項の番号を補正すること。
(3)補正事項3
補正前の明細書の0007段落及び0014段落の記載を補正して、補正後の明細書の0007段落及び0014段落の記載とすること。

3.新規事項の追加の有無についての検討
(1)補正事項1により、補正前の請求項1に対して、「前記ソース/ドレイン領域を形成する工程は、前記ソース/ドレイン領域を10^(13)?10^(14)/cm^(3)の濃度にドープすることを特徴とする」という事項が追加されているが、そのうちの「ソース/ドレイン領域を10^(13)?10^(14)/cm^(3)の濃度にドープする」という部分を追加する補正が、本願の願書に最初に添付した明細書、特許請求の範囲、又は図面(以下「当初明細書等」という。)に記載された事項の範囲内においてなされたものであるか否かについて検討する。

(2)当初明細書等において「ソース/ドレイン領域の濃度」に関連すると認められる記載は、次の箇所である(ここにおいて、下線は当合議体が付与したものである。以下同じ。)。

a.「【請求項3】
前記ソース/ドレイン領域を形成する工程は、前記ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)の濃度にドープすることを特徴とする請求項2記載のNANDフラッシュ・メモリの製造方法。」

b.「【0007】
本発明は、選択トランジスタ及び浮遊ゲート・メモリ・トランジスタのゲート酸化物を1つの酸化工程で製造する、NANDメモリ・ストリングを製造するための単一トンネル・ゲート酸化方法を提供する。この酸化方法は、乾式、湿式、
。2つのゲート・トランジスタと浮遊ゲート・メモリ・トランジスタは、同じ厚さ(85Å?105Å)の酸化物を有する。1つの実施形態において、ミデアムドープされるソース/ドレイン領域は、ヒ素が10^(13)?10^(14)/cm^(2)の濃度にドープされる。
【0008】
この方法から、NANDメモリ・アレイを製造するためのいくつかの利点が得られる。第1に、マスク工程がなくなり、熱サイクルがなくなり、それに関連するクリーニング工程がなくなるため、デバイスの製造が簡略化され、それによりコストが下がり、より小さいデバイスの製造が可能になる。また、マスク工程がなくなるため、ストリングを分離するコア・フィールド酸化物層の分離特性が改善され、それによりプログラム障害が減少しかつコア・メモリ・セル内の浮遊ゲートと制御ゲートの間の結合率が向上する。さらに、単一トンネル・ゲート酸化方法によって形成されたNANDストリングは、より低い電圧でプログラム又は消去することができる。さらに、単一トンネル・ゲート酸化方法に使用されるミデアムドープされたソース/ドレイン領域により、バンド間トンネル電流が減少する。」

c.「【0014】
1つの実施形態において、ミデアムドープ・ソース/ドレイン領域は、ヒ素が10^(13)?10^(14)/cm^(2)の濃度にドープされる。NANDストリングは、コア・メモリ・セルの数に1を加えたものと等しい数のミデアムドープ・ソース/ドレイン領域を有する。例えば、NANDストリングが、16のコア・メモリ・セルと2つの選択トランジスタを有する場合、NANストリングは、共用する17のミデアムドープ・ソース/ドレイン領域62を有する。」

(3)これらの記載を総合すると、本願発明のNANDフラッシュ・メモリの製造方法における「ソース/ドレイン領域の濃度」に関して当初明細書に記載された事項は、次のとおりと認められる。
ア.ソース/ドレイン領域を形成する工程は、前記ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)の濃度にドープするものであること。
イ.ソース/ドレイン領域をミデアムドープすること、即ち、10^(13)?10^(14)/cm^(2)の濃度にドープすることにより、バンド間トンネル電流を減少するものであること。
したがって、当初明細書等には、補正事項1により追加された「前記ソース/ドレイン領域を形成する工程は、前記ソース/ドレイン領域を10^(13)?10^(14)/cm^(3)の濃度にドープすることを特徴とする」という事項は記載されていない。

(4)次に、当初明細書等に基づいて、当業者が補正事項1により追加した「前記ソース/ドレイン領域を形成する工程は、前記ソース/ドレイン領域を10^(13)?10^(14)/cm^(3)の濃度にドープすることを特徴とする」という事項を認識することができたか否かについて検討する。
まず、本願出願時における、NANDフラッシュメモリに形成されるソース・ドレイン領域の濃度に関する技術常識を確認する。

ア.ソース/ドレイン領域を形成する工程において、ソース/ドレイン領域の濃度を特定するために次の二通りの表示方法が用いられることは周知である。第一の表示方法は、イオン注入工程における不純物(ヒ素やホウ素など)の注入量として(場合によっては加速電圧と共に)表す方法であり、第二の表示方法は、不純物を注入した後のソース/ドレイン領域の濃度として表す方法である。
そして、第一の方法では、不純物の注入量(dose量)を「/cm^(2)」という単位で表し、第二の方法では、不純物の濃度(concentration)を「/cm^(3)」という単位で表す。

イ.当該技術分野においては、本願の優先権主張の日前に外国において頒布された下記参考文献1に記載されているように、注入量(dose量)「/cm^(2)」を用いて濃度(concentration)を表す場合もある。
a.参考文献1:米国特許第4,407,058号明細書(US4,407,058A)
参考文献1の第4欄第3?6行には「One suitable example of forming the N+ region 16 in the epitaxial layer 11 is by ion implantation of arsenic ions having a concentration or dose of about 5×10^(15) atoms/cm^(2) and at an energy of 70 KeV.(エピタキシャル層11にN+領域16を形成する一つの適切な例として、エネルギー70KeVで、約5×10^(15) atoms/cm^(2) のドーズ量または濃度を有する、ヒ素のイオン注入により行われるものがある」と記載されている。

ウ.ソース/ドレイン領域として通常採用される不純物濃度は、下記エ.の参考文献2,3,4,5,6によれば、「1×10^(17)?10^(21)/cm^(3)」程度である。また、ソース/ドレイン領域のチャネル側に隣接する領域には、ドレイン領域近傍での電界強度を緩和するためにLDD(Lightly Doped Drain)領域と呼ばれる不純物濃度の低い領域が形成されることがある。LDD領域として通常採用される不純物濃度は、下記エ.の参考文献4,6によれば、ソース/ドレイン領域の濃度よりも低い「1×10^(16)?10^(19)/cm^(3)」程度である。ソース/ドレイン領域が形成されるウエル領域またはチャネル領域として通常採用される不純物濃度は、下記エ.の参考文献2,3,4,5によれば、「1×10^(15)?10^(17)/cm^(3)」程度である。

エ.NANDフラッシュ・メモリのソース/ドレイン領域の不純物濃度を示す文献としては、本願の優先権主張の日前に日本国内において頒布された以下の参考文献2?参考文献6があげられる。

a.参考文献2:特開平10-209405号公報
参考文献2には「【0001】
【発明の属する技術分野】本発明は、NAND型フラッシュメモリ等の半導体不揮発性記憶装置に係り、特にそのデバイス構造に関するものである。」、
「【0055】まず、図2(a)に示すように、メモリアレイ領域2が形成されるP型ウェル領域を接合容量低減のために低濃度(たとえば1E16?1E17cm^(-3))に形成し、トンネル酸化膜3をたとえば10nm程度形成する。フローティングゲートをなす第1層目のポリシリコンゲート電極4、層間絶縁膜5およびメモリトランジスタMT1a?MT4aのワード線WL1a?WL4aおよび選択トランジスタST1a,ST2aの選択ゲート線SL1a,SL2aをなす第2層目のポリシリコンゲート電極6を形成し加工する。ここまでは、従来のNAND型半導体不揮発性記憶装置のプロセスフローと同様である。
【0056】次に、図2(b)に示すように、選択トランジスタST1a,ST2aおよびメモリトランジスタMT1a?MT4aのソースおよびドレイン電極拡散層7を形成するために、たとえばAs(ヒ素イオン)を7度程度の斜め角度で濃度が1E19cm^(-3)程度になるようにイオン注入する。そして、イオン注入阻止のためのフォトレジスト層9を形成して選択トランジスタ部のみ開口する。」と記載されている。

以上下線部を総合すると、参考文献2には、NAND型フラッシュメモリにおいて、低濃度(1E16?1E17cm^(-3))のP型ウエル領域2に、ソースおよびドレイン電極拡散層7を形成するために、Asを1E19cm^(-3)程度の濃度になるようにイオン注入することが記載されている。

b.参考文献3:特開2000-003970号公報
参考文献3には、「【0029】本実施形態に係る不揮発性半導体記憶装置10は、ソース領域13およびドレイン領域12とチャネル形成領域14間に、ソース領域およびドレイン領域とチャネル形成領域との間の合成の接合降伏電圧よりも低い逆バイアスを印加した時にドレイン領域12およびソース領域13とチャネル形成領域14との接合部から延びる空乏層19aがチャネル形成領域において重畳するように形成されている。また、ゲートに高い電圧が印加される場合にはチャネルがチャネル形成領域表面に誘起される。その時、空乏層19bがチャネル形成領域とチャネルとの間に現れる場合がある。また、チャネル長、チャネル形成領域14の不純物濃度、およびドレイン領域12およびソース領域13の不純物濃度は後記する理由に基づき、次のように設定される。すなわち、具体的なチャネル長は、たとえば0. 5μmあるいはそれよりも短く形成される。また、チャネル形成領域14の不純物濃度は、1. 5×10^(17)cm^(-3)よりも高く、かつドレイン領域12およびソース領域13の不純物濃度が2×10^(20)cm^(-3)よりも低く設定される。」、
「【0031】図2は、図1に示す構造を有する不揮発性半導体記憶装置10をメモリセル(メモリトランジスタ)として用いて構成したNAND型フラッシュメモリアレイの構成例を示す回路図である。」、
「【0043】図3は、ドレイン・ソース領域およびチャネルとチャネル形成領域との間の合成の接合耐圧をチャネル長をパラメータにして示す図である。図3において、横軸はフローティングゲートに印加される電圧、縦軸はソース領域、ドレイン領域、チャネルとチャネル形成領域の合成接合耐圧をそれぞれ表している。なお、図3の特性を得た試料は、チャネル長Lgが1.9μm,1.1μm,0.9μm,0.7μm,0.5μmで、チャネル形成領域の不純物濃度が約1. 5×10^(17)cm^(-3)、ドレイン領域およびソース領域の不純物濃度が約2×10^(19)cm^(-3)のものを用いた。」と記載されている。

以上下線部を総合すると、参考文献3には、NAND型フラッシュメモリアレイにおいて、チャネル形成領域14の不純物濃度を1. 5×10^(17)cm^(-3)よりも高い値、具体的には1. 5×10^(17)cm^(-3)とし、ドレイン領域12及びソース領域13の不純物濃度を2×10^(20)cm^(-3)よりも低い値、具体的には2×10^(19)cm^(-3)とすることが記載されている。

c.参考文献4:特開平11-345888号公報
参考文献4には、「【0046】(第1の実施形態)以下に、図2を参照しながら本発明による不揮発性半導体記憶装置の第1の実施形態を説明する。本実施形態の記憶装置は、nチャネルMOS型フラッシュEEPROMである。
【0047】本実施形態の不揮発性半導体記憶装置は、図2に示されるように、p型半導体領域(p型不純物濃度:例えば5×10^(15)から5×10^(16)cm^(-3))を含む単結晶シリコン基板1のp型半導体領域に形成されている。単結晶シリコン基板1は、不図示のpチャネルMOSトランジスタが形成されたn型ウェルを含んでいても良い。図では、簡単化のため、単一のメモリセルしか記載されていないが、現実には、多数のメモリセルが同一基板上に集積されている。基板上には、これらのメモリセルにデータを書き込み、またはメモリセルからデータを読み出すための周辺回路等(不図示)が設けられている。」、
「【0049】このメモリセルは、シリコン基板1内に形成されたn型ソース領域11aおよびドレイン領域11bと、シリコン基板1内に形成され、ソース領域11aとドレイン領域11bとの間に位置するチャネル領域とを備えている。本実施形態におけるソース領域11aおよびドレイン領域11bの不純物濃度は、シリコン基板1の表面近傍において5×10^(19)から5×10^(20)cm^(-3)である。チャネル領域の不純物濃度は、シリコン基板1の表面近傍において5×10^(16)から5×10^(17)cm^(-3)である。」、
「【0069】(第2の実施形態)以下、図6を参照しながら本発明による不揮発性半導体記憶装置の第2の実施形態を説明する。本実施形態の記憶装置は、nチャネルMOS型フラッシュEEPROMである。」
「【0073】この装置は、シリコン基板1内に形成されたn^(+)型高濃度ソース領域11aおよびn^(+)型高濃度ドレイン領域11bの他に、シリコン基板1内に形成されたn^(-)型低濃度ソース領域6aおよびn^(-)型低濃度ドレイン領域6bを備えている。n^(-)型低濃度ソース領域6aとn^(-)型低濃度ドレイン領域6bとの間にはチャネル領域が存在している。
【0074】本実施形態に特徴的な点は、(1)浮遊ゲート電極3が低濃度ドレイン領域6bの一部分とオーバーラップしており、このオーバーラップ部分の中に、不純物濃度がチャネル長方向に沿って横方向に一定の「均一領域」が含まれていること、および(2)均一領域の不純物濃度が、ドレイン領域のうち浮遊ゲート電極3によってオーバーラップされていない領域(11b)の不純物濃度よりも低いことにある。言い換えると、本実施形態の記憶装置におけるドレイン領域は、相対的に低濃度の不純物拡散層(6b)と相対的に高濃度の不純物拡散層(11b)とを含んでいる。
【0075】本実施形態では、オーバーラップ部分のチャネル長方向に沿って計測したサイズ(L_(OVR))は、130nm程度であり、均一領域のチャネル長方向に沿って計測したサイズ(L_(UNI))は、100nm程度である。オーバーラップ長L_(OVR)は、オーバーラップ部分の厚さ(=その部分の接合深さX_(j)=約50nm)よりも大きい。また、オーバーラップ部分のシリコン基板1の表面における不純物濃度は、1×10^(18)から1×10^(19)cm^(-3)であるのに対して、ドレイン領域のうち浮遊ゲート電極3に覆われていない領域の不純物濃度は、これより高く、1×10^(20)cm^(-3)以上である。」と記載されている。

以上下線部を総合すると、参考文献4には、多数のメモリセルが同一基板上に集積されているフラッシュEEPROMにおいて、第1の実施形態として、不純物濃度が5×10^(15)から5×10^(16)cm^(-3)のp型半導体領域を含むシリコン基板1の表面近傍において、ソース領域11aおよびドレイン領域11bの不純物濃度を5×10^(19)から5×10^(20)cm^(-3)とし、チャネル領域の不純物濃度を5×10^(16)から5×10^(17)cm^(-3)とすることが、そして、第2の実施形態として、ドレイン領域のうち、相対的に低濃度の不純物拡散層6b(ドレイン領域のうち浮遊ゲート3とのオーバーラップ部分)の不純物濃度を、シリコン基板1の表面近傍において1×10^(18)から1×10^(19)cm^(-3)とし、相対的に高濃度の不純物拡散層11b(ドレイン領域のうち浮遊ゲートに覆われていない領域)の不純物濃度を、1×10^(20)cm^(-3)以上とすることが記載されている。

d.参考文献5:特開平11-330424号公報
参考文献5は、後記第3.2.(2)において引用例2として引用されている文献であるが、その段落【0020】?【0024】の記載を総合すると、NANDストリング型不揮発性半導体メモリセルにおいて、不純物濃度が5×10^(16)乃至5×10^(17)cm^(-3)のウエル11に、不純物濃度が5×10^(17)乃至5×10^(20)cm^(-3)のソース/ドレイン領域13を形成することが記載されている。

e.参考文献6:特開昭61-024282号公報
参考文献6には、「第5図は、本発明の実施例Iを説明するためのEPROMのメモリセルアレイを示す要部平面図、第6図は、第5図のVI-VI断線における断面図、第7図は、第5図のVII-VII断線における断面図である。」(第5頁左下欄第9?13行)、
「12Aはn型の半導体領域(LDS)であり、ソース領域Sと電気的に接続し、導電層9,11の一側部、すなわち、ソース領域Sとチャネルが形成される領域との間の半導体基板5主面部に設けられている。この半導体領域12Aは、ソース領域Sとドレイン領域Dとの間に流れる電流に電圧降下を生じさせ、ホットエレクトロンを発生させて、該ホットエレクトロンを情報として導電層(FG)9へ注入するためのものである。
このために、半導体領域12Aは、ソース領域S及びドレイン領域Dと同一導電型でこれらの領域より低濃度で形成される。具体的には、ヒ素イオン又はリンイオンをイオン注入技術で導入し、1×10^(16)?1×10^(17)[atms/cm^(3)]程度の不純物濃度で形成する。また、半導体領域12Aの長さは、0.3?0.4[μm]程度に形成する。なお、半導体領域12Aの前記不純物濃度及び長さは、これに限定されるものではなく、ホットエレクトロンを発生させるための電界強度、ソース領域Sとドレイン領域Dとの間に流れる電流量及び読出し動作における相互コンダクタンス等を考慮して適宜選択する。」(第6頁左上欄第5行?右上欄第6行)、
「15はn^(+)型の半導体領域であり、半導体素子が形成される領域の絶縁膜14A側部及び導電層9、11の一側部の半導体基板5主面部に設けられている。この半導体領域15は、実質的なソース領域、実質的なドレイン領域又はグランド(基準電位)線(GL)として使用されるもので、主として、EPROMのメモリセルとなる電界効果トランジスタを構成するためのものである。ソース領域Sとなる半導体領域15は、前述したように、半導体領域12Aと電気的に接続されている。
この半導体領域15は、例えば、ヒ素イオンをイオン注入技術で導入して、1×10^(20)?l×10^(21)[atms/cm^(3)]程度の不純物濃度で形成する。なお、半導体領域15の前記不純物濃度は、前記半導体領域12Aと同様に、種々の条件により適宜選択して形成する。」(第6頁右上欄第18行?左下欄第13行)、
「第8図及び第9図は、本発明の実施例IIを説明するためのEPROMのメモリセルを示す要部断面図である。
第8図及び第9図において、12Bはn型の半導体領域(LDD:Lightly Doped Drain)であり、ドレイン領域Dと電気的に接続し、導電層9,11の一側部、すなわち、ドレイン領域Dとチャネルが形成される領域との間の半導体基板5主面部に設けられている。」(第8頁左上欄第1?9行)、
「さらに、半導体領域12Aは、低濃度を有しており、ソース領域Sとドレイン領域Dとの間の電流が流れにくいので、読出し動作においてソース領域S部分でホットエレクトロンが発生し、誤書込みを生じるのを防止することができる。
半導体領域12Bは、製造工程を増加することを防止するために、半導体領域12Aと同一製造工程でかつ同一不純物濃度で形成する。」(第8頁左上欄第18行?左下欄第5行)、
と記載されている。

以上下線部を総合すると、参考文献6には、第6図または第8図のEPROMにおいて、ソース領域又はドレイン領域として使用される半導体領域15は、1×10^(20)?1×10^(21)cm^(-3)程度の不純物濃度で形成し、LDD領域である半導体領域12Bは、LDS領域と同一の不純物濃度である1×10^(16)?1×10^(17)cm^(-3)程度の不純物濃度で形成することが記載されている。
なお、参考文献6は小さい文字がつぶれており、不純物濃度の指数部や単位が読み取りにくいが、同文献のファミリー文献である米国特許第4652897号明細書では明瞭に読み取ることができる。

(5)上記(4)で確認した当該技術分野における技術常識を勘案した上で、当初明細書に記載された「ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)の濃度にドープする」という記載について検討する。上記(4)ア.に示したように、不純物注入によって形成されるソース/ドレイン領域の濃度の単位は通常「/cm^(3)」が使用されるので、「10^(13)?10^(14)/cm^(2)の濃度」という記載は技術的に明瞭ではなく、少なくとも「/cm^(2)」という単位が「/cm^(3)」の誤記であるか、「10^(13)?10^(14)/cm^(2)」なる注入量をもって「濃度」を表しているかのどちらかと解釈するほかないものと認められる。

ア.初めに「10^(13)?10^(14)/cm^(2)の濃度」なる記載について、単位「/cm^(2)」が誤っており、したがって、「10^(13)?10^(14)/cm^(3)の濃度」が正しい記載だとした場合について検討する。
本願発明のNAND型フラッシュメモリのソース/ドレイン領域の濃度である「10^(13)?10^(14)/cm^(3)の濃度」は、ソース/ドレイン領域の濃度として通常採用されている「1×10^(17)?10^(21)/cm^(3)」よりも4?7桁程度低く、ウエル領域またはチャネル領域の濃度として通常採用されている「1×10^(15)?10^(17)/cm^(3)」よりも低い濃度となっており、そのような低濃度のソース/ドレイン領域を有するMOSトランジスタが正常に動作するとは常識的にみて考え難いことである。
仮に、そのような低濃度のソース/ドレイン領域を有するトランジスタを形成すると、ソース/ドレイン領域の電気抵抗が高くなるものと認められる。すなわち、書籍「シリコンの科学(発行所:株式会社リアライズ社、発行:1996年6月28日)」の第999ページ2.5電気的定数、a)抵抗率とドーパント濃度の項目に記載されたFig1によると、例えば、nタイプの不純物濃度が10^(19)/cm^(3)のときに抵抗率は7×10^(-3)Ω・cmであるが、不純物濃度が10^(14)/cm^(3)のときに抵抗率は7×10Ω・cmとなり、抵抗率は4桁も上昇する。さらに、本願実施形態のNAND型のフラッシュメモリのように、NANDストリングとして2つの選択トランジスタと16のコア・メモリ・セルが直列に接続された構成となっている場合には、隣接したトランジスタで共用される17の高抵抗なソース/ドレイン領域が直列に接続されることになり、抵抗が大幅に増える。この結果、ソース/ドレイン間の電流が低下し、トランジスタの駆動能力が極端に低下するため、プログラムや消去、読み出し動作において、フラッシュメモリが正常に動作しなくなるものと認められる。
また、本願発明のNAND型フラッシュメモリのソース/ドレイン領域の濃度である「10^(13)?10^(14)/cm^(3)」は、ソース/ドレイン領域よりも不純物濃度が低いLDD領域の濃度として通常採用されている「1×10^(16)?10^(19)/cm^(3)」と比較しても3?5桁程度低い濃度である。当初明細書等には、ソース/ドレイン領域がミデアムドープされることが記載されており、ミデアムドープとは、通常のソース・ドレイン領域の濃度(高い濃度)とLDD領域の濃度(低い濃度)の中間(ミデアム)の濃度にドープすることを意味するものと解することができるので、この点からも、「10^(13)?10^(14)/cm^(3)の濃度」はミデアムドープされたソース/ドレイン領域の濃度としては低すぎるものであることは明らかである。

したがって、当初明細書等の「/cm^(2)」が「/cm^(3)」の誤記であり、ソース/ドレイン領域が「10^(13)?10^(14)/cm^(3)」の濃度であることは、出願時の技術常識に照らして、当初明細書等の記載から自明な事項であるということはできない。

イ.次に、補正事項1の補正とは逆に、「10^(13)?10^(14)/cm^(2)」なる注入量(dose量)をもって「濃度」を表したものであり、したがって、「ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)のドーズ量でイオン注入した濃度とする」が正しい記載だとした場合について検討する。
10^(13)?10^(14)/cm^(2)というドーズ量は、本願の優先権主張の日前に日本国内において頒布された下記a.?c.の参考文献7,8,5に示すとおり、ソース/ドレイン領域のドーズ量として一般的に採用される10^(13)?10^(15)/cm^(2)の範囲に含まれる標準的なものであるということができる。

a.参考文献7:特開平7-302499号公報
参考文献7は、後記5.(2)(2-1)において引用例1として引用されている文献であるが、段落【0065】には、「・・・そして、各選択トランジスタST1?ST3及びセルトランジスタM1?M16のソース・ドレイン領域24が露出するようにして感光膜(図示略)を形成し、ヒ素を6.0E15ions/cm^(2) でイオン注入して高濃度のn形不純物領域、即ちn^(+)不純物領域を形成する。これによりソース・ドレイン領域24のLDD構造が形成される。」と記載されている。

b.参考文献8:特開平10-41487号公報
参考文献8は、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物であるが、「【0051】詳しくは、前記半導体基板にN 型の不純物、例えば砒素(As)又は燐(P) を2×10^(13)?1×10^(15)イオン/cm^(2)のドーズと、40KeV ?60KeV のエネルギーで注入してトランジスタのソース/ドレイン370 を形成する。」と記載されている。

c.参考文献5:特開平11-330424号公報
上記(4)エ.d.でも引用した参考文献5には、「【0023】[工程-120]次に、浮遊ゲート16、絶縁層17及び制御ゲート18をイオン注入用マスクとして、ウエル11の表面領域にイオン注入を行い、第2導電形(具体的にはn型)を有するソース/ドレイン領域13、及びチャネル形成領域14を形成する(図2の(B)参照)。イオン注入の条件を以下の表2に例示する。このようなイオン注入条件によって、不純物濃度が5×10^(17)乃至5×10^(20)cm^(-3)のソース/ドレイン領域13を形成することができ、所望の閾値やソース領域とドレイン領域との間の耐圧を確保することができる。
【0024】
【表2】
注入イオン :As^(+)あるいはP^(+)加速エネルギー:10?50keV
ドーズ量 :1×10^(13)?1×10^(15)cm^(-2)」と記載されている。

ウ.さらに、上記(4)イ.によると、注入量(dose量)「/cm^(2)」を用いて濃度(concentration)を表す場合があるので、補正前の「ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)の濃度にドープする」という記載を「ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)のドーズ量でイオン注入した濃度とする」の意味で解することは何ら不自然なことではない。

エ.上記ア.イ.及びウ.の検討を総合すると、補正前の「ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)の濃度にドープする」という記載は、「ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)のドーズ量でイオン注入した濃度とする」ことを意味するものであることが明らかであり、少なくとも、「ソース/ドレイン領域を10^(13)?10^(14)/cm^(3)の濃度にドープする」ことは、当該技術分野の技術常識に照らして、当初明細書等の記載から自明な事項であるということはできない。

オ.また、当初明細書等の全体を精査しても、「ソース/ドレイン領域を10^(13)?10^(14)/cm^(2)の濃度にドープする」という記載が「ソース/ドレイン領域を10^(13)?10^(14)/cm^(3)の濃度にドープする」の意味であることを当業者が認識できる記載は見いだせない。

(6)したがって、請求項1において「前記ソース/ドレイン領域を形成する工程は、前記ソース/ドレイン領域を10^(13)?10^(14)/cm^(3)の濃度にドープすることを特徴とする」という事項を追加する補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
したがって、補正事項1は、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法(以下「平成14年改正前特許法」という)の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たしていない。

(7)新規事項の追加の有無についてのまとめ
以上検討したとおり、補正事項1は特許法第17条の2第3項に規定する要件を満たしていないから、補正事項1を含む本件補正は、特許法第17条の2第3項に規定する要件を満たしておらず、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
1.本願発明
平成22年7月22日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?5に係る発明は、出願当初の明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.に記載したとおりのものであり、再掲すると次のとおりである。

「【請求項1】
基板内にP型ウエルを形成する工程と、
前記P型ウエルの上に酸化物層を形成する工程と、
前記酸化物層の上にメモリ・セルおよび選択トランジスタの浮遊ゲートと、分離層と、制御ゲートとを順に形成する工程と、
前記メモリ・セルと前記選択トランジスタとの間の前記制御ゲート、前記分離層、前記浮遊ゲートおよび前記酸化物層をエッチングし前記P型ウエルを露出させる工程と、
前記メモリ・セルの前記制御ゲートと前記選択トランジスタの前記制御ゲートとの間の前記P型ウエル内にイオン注入することにより、前記メモリ・セルと前記選択トランジスタとに共用されるN型のソース/ドレイン領域を形成する工程と、
を有し、
前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層の厚さは同じであることを特徴とするNANDフラッシュ・メモリの製造方法。」

2.引用刊行物に記載された発明
(1)特開平7-302499号公報
ア.本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平7-302499号公報(以下「引用例1」という。)には、図3及び6と共に次の記載がある。

a.「【0001】
【産業上の利用分野】本発明は、電気的消去可能でプログラム可能なリードオンリメモリ(EEPROM)に関し、特に、NAND配列の不揮発性メモリセルを有するEEPROMに関する。」

b.「【0018】図3を参照すると、p形(第1導電形)半導体基板10にn形(第2導電形)ウェル12を形成し、そしてこのn形ウェル12内で基板10の主表面に露呈するようにp形ウェル(ポケットpウェル)14が形成されている。これらp形ウェル14及びn形ウェル12には消去動作で消去電圧Veraが印加される。
【0019】セルトランジスタM1?M16は、p形ウェル14の表面から絶縁膜(酸化膜)16を介在させて形成したフローティングゲート18と、このフローティングゲート18上に中間絶縁膜(例えばO-N-O膜)20を介して形成した制御ゲート22と、から構成され、そして各セルトランジスタM1?M16は、n形不純物で形成したソース・ドレイン領域24により互いに直列接続されている。
【0020】第1、第2選択トランジスタST1、ST2及び接地選択トランジスタST3は、フローティングゲート18及び制御ゲート22を電気的に接続して単一ゲートとして用いる構成とされる。従って、これら選択トランジスタST1、ST2、ST3は、絶縁膜16をゲート絶縁膜とするNMOSFETとして動作する。第1選択トランジスタST1のゲート電極は第1ストリング選択線SSL1、第2選択トランジスタST2のゲート電極は第2ストリング選択線SSL2、そして接地選択トランジスタST3のゲート電極は接地選択線GSLとされるか乃至は接続されている。」

c.「【0029】消去動作
【0030】プログラム動作の説明の前にまず、全部のセルトランジスタM1?M16のデータを消去する消去動作を説明する。消去動作は、セルトランジスタM1?M16のフローティングゲート18に蓄積された電子をクリアして-3Vのしきい値電圧とする過程である。この消去動作において、セルトランジスタM1?M16のバルクであるp形ウェル14には18Vの消去電圧、ワード線WL1?WL16には0V(基準電位)をそれぞれ印加し、そしてビット線BL、ストリング選択線SSL1、SSL2、及び接地選択線GSLをすべてフローティングとする。これにより、各セルトランジスタM1?M16のフローティングゲート18に誘導される電圧は次の数式1で表せる。
【数1】〔Ct′/(Ct′+Ci)〕×18V
【0031】CT′は、キャパシタンスCtのうち、フローティングゲート18及びソース・ドレイン領域24の重畳部分を除いた有効トンネル絶縁膜の有するキャパシタンスを示す。この数式1は、中間絶縁膜20及び絶縁膜16を誘電膜とした各キャパシタンスCi、Ct′に従う消去電圧18Vの分配電圧を表している。
【0032】数式1から、トンネル絶縁膜16の両端にかかる電圧差は、数式2のようになることが分かる。
【数2】
[1-〔Ct′/(Ct′+Ci)〕]×18V
【0033】この電圧によりトンネル絶縁膜を通じるF-N電流(Fowler-Nordherm)が発生し、フローティングゲート18の電子がp形ウェル14及びソース・ドレイン領域24へ放出される。これにより、セルトランジスタM1?M16はすべて-3Vのしきい値電圧を有するデプレッション形へ変換され、消去動作完了となる。」

d.「【0060】図6?図9に、上記実施例のEEPROMのNANDセルストリングを製造する製造工程を順次に、要部断面図を用いて示す。以下、これら図6?図9を参照して、NANDセルストリングの製造工程を説明する。
【0061】図6の工程について説明する。18Ω・cmの比抵抗を有するp形半導体基板10に燐(Phosphorous )を1.7E13ions/cm^(2) の濃度でイオン注入した後、ドライブイン(Drive-in)工程を実施して7μmの深さを有するn形ウェル12を形成する。そして、n形ウェル12の内部に、p形不純物、例えばホウ素(boron )を2.1E13ions/cm^(2)の濃度でイオン注入し、ドライブイン工程を実施して4μmの深さを有するp形ウェル(ポケットpウェル)14を形成する。その後、素子間絶縁を担当する素子分離膜(図示略)を形成する。
【0062】次いで、基板表面に100Åの厚さの絶縁膜16を形成し、デプレッション形とする第1選択トランジスタST1のチャネル領域を限定してヒ素(Arsenic )を3.0E12ions/cm^(2) でイオン注入してチャネル形成する。それから半導体基板10の表面にフローティングゲート18用ポリシリコン層を2000Åの厚さで形成(蒸着)し、POC1_(3 )をドーピングして単位面積当たり200Ωの抵抗をもたせる。そして、各トランジスタごとにフローティングゲート18を分割形成できるように、このポリシリコン層を所定幅でNANDセルストリングの長手方向に伸張するように写真食刻する。その後、中間絶縁膜20用にO-N-O膜を80Å-100Å-40Åの厚さで積層し、NANDセルストリングを形成する部位以外に積層されたO-N-O膜を除去する。このとき、各選択トランジスタST1、ST2、ST3(図6ではST3を図示略)のゲート相当部位のO-N-O膜も除去されるが、場合によっては残しておいて開孔を設けるようにしてもよい。それから制御ゲート22用ポリシリコン層を1500Åの厚さで積層し、POC1_(3) をドーピングする。
【0063】続いて、感光膜23を利用した写真食刻で制御ゲート22、中間絶縁膜20、及びフローティングゲート18の順に食刻し、第1、第2ストリング選択トランジスタST1、ST2、接地選択トランジスタST3、及びセルトランジスタM1?M16(図6ではM3以降図示略)の各ゲート電極をパターン形成する。ここまでが図6の製造工程である。
【0064】この工程で、各選択トランジスタST1?ST3は、フローティングゲート18及び制御ゲート22を接続した単一のゲート電極を有するMOSトランジスタとして形成される。また、絶縁膜16は、セルトランジスタM1?M16のゲート絶縁膜及び各選択トランジスタST1、ST2、ST3のトンネル絶縁膜として使用される。尚、ゲート電極形成後、例えばタングステンシリサイドWSi_(2)を制御ゲート22の上部に1500Åの厚さで積層し、配線抵抗を減少させる構造とすることも可能である。
【0065】図7の工程を説明する。バイポーラトランジスタBTのベースを形成する領域を感光膜(図示略)でマスキングした後、各選択トランジスタST1?ST3及びセルトランジスタM1?M16のソース・ドレイン領域24を形成するために、燐を2.0E13ions/cm^(2) でイオン注入して低濃度のn形不純物領域、即ちn^(-)不純物領域を形成する。その後、前記感光膜を除去してからHTO膜を1500Åの厚さで形成(蒸着)し、異方性食刻を行って各ゲート電極パターンの側部にスペーサ28を形成する。そして、各選択トランジスタST1?ST3及びセルトランジスタM1?M16のソース・ドレイン領域24が露出するようにして感光膜(図示略)を形成し、ヒ素を6.0E15ions/cm^(2) でイオン注入して高濃度のn形不純物領域、即ちn^(+) 不純物領域を形成する。これによりソース・ドレイン領域24のLDD構造が形成される。」

e. 上記段落【0062】?【0063】には、選択トランジスタST1,ST2及びセルトランジスタM1,M2,M3を同時に形成する工程であって、半導体基板10の表面に、絶縁膜(酸化膜)16、フローティングゲート18用ポリシリコン層、中間絶縁膜20、制御ゲート22用ポリシリコンを順次積層し、食刻することにより、制御ゲート22、中間絶縁膜20及びフローティングゲート18からなる複数のゲート電極を形成する工程が記載されている。選択トランジスタの絶縁膜16とセルトランジスタの絶縁膜16は同一工程で形成されているので、選択トランジスタとセルトランジスタの絶縁膜16は同じ厚さを有しているものと認められる。図6においても、選択トランジスタST1,ST2及びセルトランジスタM1,M2,M3が同じ厚さの絶縁膜16を有することが示されている。

f.上記段落【0065】には、各選択トランジスタST1?ST3及びセルトランジスタM1?M16のソース/ドレイン領域24を形成するために、バイポーラトランジスタBTのベースを形成する領域をマスキングする感光膜をマスクとして燐をイオン注入することによりn^(-)不純物領域を形成し、HTO膜から形成された各ゲート電極パターンの側部のスペーサ28をマスクとしてヒ素をイオン注入することによりn^(+)不純物領域を形成することが記載されている。
上記n^(-)不純物領域を形成するイオン注入工程で使用される感光膜がマスキングするのは、バイポーラトランジスタBTのベースを形成する領域のみであると認められ、また、このイオン注入工程は制御ゲート22、中間絶縁膜20及びフローティングゲート18からなるゲート電極の形成工程に引き続いて行われる工程であるから、上記n^(-)不純物領域は上記ゲート電極をマスクとしたイオン注入工程によって形成されているものと認められる。また、ゲート電極の最上層は制御ゲートから構成されているので、ゲート電極をマスクとしてイオン注入することは、制御ゲートをマスクとしてイオン注入することを意味している。
また、上記n^(+)不純物領域は、ゲート電極パターンの側部に形成されるスペーサ28をマスクとして形成されるので、上記n^(+)不純物領域を形成するためにヒ素イオンを注入する領域は、隣接する選択トランジスタのゲート電極とセルトランジスタのゲート電極の間の基板表面のp形ウェル14内となっている。
したがって、ソース/ドレイン領域24を構成するn^(-)不純物領域及びn^(+)不純物領域のいずれも、隣接する選択トランジスタの制御ゲートとセルトランジスタの制御ゲートとの間のp形ウェル14内にイオン注入することにより形成されている。

g.図7には、隣接する選択トランジスタのゲート電極とセルトランジスタのゲート電極間の基板表面のp形ウェル14内にソース/ドレイン領域24が形成されることが示されている。また、上記ソース/ドレイン領域24は上記隣接する選択トランジスタとセルトランジスタによって共用されるものであることは明らかである。

イ.上記ア.の記載事項及び図面の記載内容からみて、引用例1には、次の発明(以下「引用発明」という)が記載されているものと認められる。

「半導体基板10内にp形ウェル14を形成する工程と、
前記p形ウェル14の上に絶縁膜(酸化膜)16を形成する工程と、
前記絶縁膜(酸化膜)16の上にセルトランジスタおよび選択トランジスタのフローティングゲート18用ポリシリコン層と、中間絶縁膜20と、制御ゲート22用ポリシリコン層とを順に形成する工程と、
前記セルトランジスタと前記選択トランジスタとの間の前記制御ゲート22用ポリシリコン層、前記中間絶縁膜20、および前記フローティングゲート18用ポリシリコン層をエッチングする工程と、
前記セルトランジスタの前記制御ゲート22と前記選択トランジスタの前記制御ゲート22との間の前記p形ウェル内にイオン注入することにより、前記セルトランジスタと前記選択トランジスタとに共用されるn^(-)不純物領域及びn^(+)不純物領域からなるソース/ドレイン領域24を形成する工程と、
を有し、
前記セルトランジスタの前記絶縁膜16と前記選択トランジスタの前記絶縁膜(酸化膜)16の厚さは同じであることを特徴とするNAND配列のセルトランジスタを有する電気的消去可能でプログラム可能なリードオンリメモリの製造方法」

(2)特開平11-330424号公報
ア.本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平11-330424号公報(以下「引用例2」という。)には、図2と共に次の記載がある。

a.「【0016】実施の形態に係る本発明の不揮発性半導体メモリセルの模式的な一部断面図を図1に示す。この不揮発性半導体メモリセルは、複数のメモリ素子(M0?M7)が直列接続されたNANDストリングから構成されている。尚、複数のNANDストリングが、列方向(紙面の垂直方向)に配設されている。実施の形態においては、基体を、p型シリコン半導体基板10に設けられたn型ウエル内に形成された第1導電形を有するウエル11とする。即ち、各メモリ素子(M0?M7)は、第1導電形(具体的にはp型)ウエル11内に形成されており、第2導電形(具体的にはn型)を有するソース/ドレイン領域13、チャネル形成領域14、トンネル酸化膜12上に形成された浮遊ゲート16、及び制御ゲート18を有する。浮遊ゲート16と制御ゲート18との間には絶縁層17が形成されている。尚、メモリ素子の一方のソース/ドレイン領域を、隣接するメモリ素子の他方のソース/ドレイン領域と共有化させることによって、複数のメモリ素子(M0?M7)が直列接続されている。」

b.「【0020】[工程-100]先ず、公知の方法でp型シリコン半導体基板10に設けられたn型ウエル内に第1導電形(具体的にはp型)ウエル11をイオン注入法にて形成する。イオン注入の条件を、以下の表1に例示する。このようなイオン注入条件によって、不純物濃度が5×10^(16)乃至5×10^(17)cm^(-3)のウエル11を形成することができる。
【0021】
【表1】
注入イオン :B^(+)
加速エネルギー:100?300keV
ドーズ量 :1×10^(12)?1×10^(13)cm^(-2)
【0022】[工程-110]その後、p型シリコン半導体基板10の表面に公知の方法でトンネル酸化膜12を形成し、次いで、必要に応じて閾値調整のためのチャネルイオン注入を行った後、不純物を含有したポリシリコン層をCVD法にて成膜した後、かかるポリシリコン層をパターニングすることによって、浮遊ゲート16を形成する。次に、全面に、絶縁層17、不純物を含有したポリシリコン層を、順次、CVD法等にて成膜した後、不純物を含有したポリシリコン層及び絶縁層17をパターニングする。こうして、図2の(A)に示すように、トンネル酸化膜12上に形成された浮遊ゲート16、その上に形成された絶縁層17、及び絶縁層17上に形成された制御ゲート18を得ることができる。
【0023】[工程-120]次に、浮遊ゲート16、絶縁層17及び制御ゲート18をイオン注入用マスクとして、ウエル11の表面領域にイオン注入を行い、第2導電形(具体的にはn型)を有するソース/ドレイン領域13、及びチャネル形成領域14を形成する(図2の(B)参照)。イオン注入の条件を以下の表2に例示する。このようなイオン注入条件によって、不純物濃度が5×10^(17)乃至5×10^(20)cm^(-3)のソース/ドレイン領域13を形成することができ、所望の閾値やソース領域とドレイン領域との間の耐圧を確保することができる。
【0024】
【表2】
注入イオン :As^(+)あるいはP^(+)
加速エネルギー:10?50keV
ドーズ量 :1×10^(13)?1×10^(15)cm^(-2)」

c.図2(A)は、トンネル酸化膜12、浮遊ゲート16、絶縁膜17、不純物を含有したポリシリコン層をパターニングすることによって、トンネル酸化膜12、浮遊ゲート16、絶縁膜17、制御ゲート18からなる積層構造が形成された状況を示す断面図であって、上記パターニングによって、トンネル酸化膜12もパターニングされ、p型ウエル11が露出していることが示されている。また、図2(B)には、p型ウエル11の表面領域にイオン注入することによって、ソース/ドレイン領域13が形成されることが示されている。

イ.したがって、引用例2には、NANDストリング型不揮発性半導体メモリセルの製造方法において、
a.トンネル酸化膜12、浮遊ゲート16、絶縁膜17、制御ゲート18からなる積層構造をエッチングによって形成する際に、上記トンネル酸化膜もパターニングされ、p型ウエル11の表面が露出される工程、
b.上記の工程に続いて、ドーズ量が1×10^(13)?1×10^(15)cm^(-2) 、加速エネルギー10?50keVの条件でウエル11表面にイオン注入することにより、不純物濃度が5×10^(17)乃至5×10^(20)cm^(-3)のソース/ドレイン領域13が形成される工程、
が記載されているものと認められる。

3.本願発明と引用発明との対比・判断
本願発明と引用発明とを対比する。
ア.引用発明の「半導体基板10」は本願発明の「基板」に相当し、以下同様に、「p形ウェル14」は「P型ウエル」に、「絶縁膜(酸化膜)16」は「酸化物層」に、「セルトランジスタ」は「メモリ・セル」に、「フローティングゲート18用ポリシリコン層」は「浮遊ゲート」に、「中間絶縁膜20」は「分離層」に、「制御ゲート22用ポリシリコン層」は「制御ゲート」にそれぞれ相当する。

イ.引用発明の「ソース/ドレイン領域24」はn^(-)不純物領域及びn^(+)不純物領域の2つの領域から構成されているが、両領域ともN型の領域であり、上記n^(-)不純物領域はLDD(Lightly Doped Drain)領域としてドレイン領域の一部を構成するものであるから、引用発明の「n^(-)不純物領域及びn^(+)不純物領域からなるソース/ドレイン領域24」は本願発明の「N型のソース/ドレイン領域」に相当している。

ウ.引用例1には、引用発明がフラッシュメモリーであることについて明示的な記載がない。しかしながら、上記2.(1)ア.c.で摘示した段落【0029】?【0033】によれば、引用発明のメモリは、消去動作をする場合に、p形ウェル14に18Vの消去電圧を、ワード線WL1?WL16には0V(基準電位)を印加し、ビット線BL、ストリング選択線SSL1、SSL2、及び接地選択線GSLをすべてフローティングとすることにより、セルトランジスタM1?M16のデータを一括して消去するものである。一方、フラッシュメモリーとは、電気的にデータをプログラム及び消去できるEEPROM(Electrically Erasable Programable Read-Only Memory)のうち、数バイト単位やブロック単位で一括して消去できる機能を有するもののことをいうから、引用発明はフラッシュメモリに該当する。したがって、引用発明の「NAND配列のセルトランジスタを有する電気的消去可能でプログラム可能なリードオンリメモリ」は、その消去動作を勘案すると、本願発明の「NANDフラッシュ・メモリ」に相当している。

エ.以上を総合すると、本願発明と引用発明とは、次の一致点で一致し、相違点で相違する。
[一致点]
「 基板内にP型ウエルを形成する工程と、
前記P型ウエルの上に酸化物層を形成する工程と、
前記酸化物層の上にメモリ・セルおよび選択トランジスタの浮遊ゲートと、分離層と、
制御ゲートとを順に形成する工程と、
前記メモリ・セルと前記選択トランジスタとの間の前記制御ゲート、前記分離層、前記浮遊ゲートをエッチングする工程と、
前記メモリ・セルの前記制御ゲートと前記選択トランジスタの前記制御ゲートとの間の前記P型ウエル内にイオン注入することにより、前記メモリ・セルと前記選択トランジスタとに共用されるN型のソース/ドレイン領域を形成する工程と、
を有し、
前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層の厚さは同じであることを特徴とするNANDフラッシュ・メモリの製造方法。」

[相違点]
メモリ・セルと選択トランジスタとの間の制御ゲート、分離層、浮遊ゲートをエッチングする工程において、本願発明では、浮遊ゲートに続いて酸化物層もエッチングしてP型ウエルを露出させているのに対して、引用発明では、酸化物層をエッチングする点について記載されておらず、P型ウエルが露出されるか不明である点。

4.相違点についての当審の判断
上記相違点について検討する。
トンネル酸化膜、浮遊ゲート、絶縁膜、制御ゲートからなる積層構造をエッチングによってパターニングする際に、上記トンネル酸化膜もパターニングし、p型ウエル11の表面を露出させておくことは、上記2.(2)イ.a.に記載したとおり、引用例2に記載されている。
また、EEPROMの製造方法において、トンネル酸化膜、浮遊ゲート、絶縁膜、制御ゲートからなる積層構造をパターニングして、当該積層構造をマスクとしてソース/ドレイン領域をイオン注入により形成するにあたり、ソース/ドレイン領域における上記トンネル酸化膜をエッチングしてP型ウエル表面を露出しておくことは、以下に示す周知文献1、2に記載されているように、周知の技術である。

ア.周知文献1:特開平10-340964号公報
周知文献1には図4?図8と共に、「 【0064】まず、図4(A)?(C)に示すように、P型のシリコン基板1上に、トンネル絶縁膜となる二酸化シリコン膜31、浮遊ゲートとなる導電性ポリシリコン層32、素子分離用溝を形成する時にマスクとなる窒化シリコン膜33を順に形成した第1の積層膜構造34を形成する。次いで、窒化シリコン膜33のうち、溝に対応する部分を除去し、窒化シリコン膜33を、素子領域に対応したパターンにパターニングする。次いで、窒化シリコン膜33をマスクに用いて、基板1をエッチングし、第1の積層膜構造34の残存部分に自己整合した素子領域3および素子分離用溝35を、基板1に形成する。
【0065】次に、図5(A)?(C)に示すように、図4(A)?(C)に示す構造の上に、二酸化シリコンを堆積し、溝35の中を埋め込む二酸化シリコン膜を形成する。次いで、二酸化シリコン膜を化学的機械研磨(CMP)し、溝35を二酸化シリコン膜で埋め込み、素子分離領域2を形成する。この後、窒化シリコン膜33が残っていれば除去する。
【0066】次に、図6(A)?(C)に示すように、図5(A)?(C)に示す構造の上に、二酸化シリコン、窒化シリコン、二酸化シリコンを順次堆積し、インターポリ絶縁膜となるONO膜37を形成する。次いで、ONO膜37のうち、選択ゲートトランジスタのゲートとなる部分を除去した後、ワード線(制御ゲート)となる導電性ポリシリコン膜38を堆積する。
【0067】次に、図7(A)?(C)に示すように、二酸化シリコン膜31、導電性ポリシリコン膜32、ONO膜37、導電性ポリシリコン膜38を含む膜状構造をワード線パターンにパターニングし、トンネル絶縁膜4、浮遊ゲート5、インターポリ絶縁膜6、ワード線7を含むスタックトゲート構造40を形成する。この時、浮遊ゲート5は、素子領域3の上に自己整合した形で形成される。また、選択ゲートトランジスタの部分においては、インターポリ絶縁膜6が無く、浮遊ゲート5とワード線7とが電気的に接続されて、一体となったゲート構造41が形成される。
【0068】次に、図8(A)?(C)に示すように、スタックトゲート構造40、ゲート構造41、素子分離領域2をマスクに用いて、素子領域3にN型不純物をイオン注入、この後、拡散させてN型拡散層9、10、11を形成する。」と記載されている。
上記N型拡散層9、10、11はソース/ドレイン領域に相当していることを勘案して、下線部を総合すると、周知文献1には、P型のシリコン基板1上に、トンネル絶縁膜となる二酸化シリコン膜31、浮遊ゲートとなる導電性ポリシリコン層32、ONO膜37、ワード線となる導電性ポリシリコン膜38を堆積した後、二酸化シリコン膜31、導電性ポリシリコン層32、ONO膜37、導電性ポリシリコン膜38を含む膜状構造をパターニングしてトンネル絶縁膜4、浮遊ゲート5、インターポリ絶縁膜6、ワード線7を含むスタックトゲート構造40を形成し、該スタックトゲート構造をマスクとしてイオン注入を行いソース/ドレイン領域(N型拡散層9、10、11)を形成することが記載されている。したがって、スタックトゲート構造40をパターニングする際に二酸化シリコン膜31もパターニングされ、ソース/ドレイン領域となるP型シリコン基板1の表面は露出されている。

イ.周知文献2:特開平11-251466号公報
周知文献2には図3、図4と共に、「【0016】本発明によるメモリ積層26およびビット線構造の形成を図3から図7を参照して説明する。従来のフラッシュ積層の形成において、トンネル酸化層24はシリコン基板22の上面に形成される。トンネル酸化層24は約80?120オングストローム(0.008?0.012ミクロン)の厚みをもつ。ドープされたポリシリコンの第1の層28がトンネル酸化層24の上部の表面上に形成される。第1のポリシリコン層28は浮遊ゲート電極を形成し、約1200?1500オングストローム(0.12?0.15ミクロン)の厚みである。ついで、ONO層30が第1のポリシリコン層28の上に、厚み約150?300オングストローム(0.015?0.03ミクロン)で形成される。ドープされたポリシリコンの第2の層32がONO層30の上に形成され、厚みは約2500?3000オングストローム(0.25?0.30ミクロン)である。ドープされたポリシリコン(または他の適当な導電層、例えばタングステン-ポリシリコンの積層)の第2の層32が制御電極を形成する。上記構造は、次に述べるように処理して、従来の“フラッシュ積層”26を形成する。
【0017】本発明においては、ゲート電極積層の上にさらに2つの追加の層が形成される。追加の層は、制御電極32の上に形成される、約3000オングストローム(0.3ミクロン)の厚みの第1の誘電体層34を含む。好ましくは、酸化層はテトラエチールオルト珪酸塩(tetraethylorthosilicate)(TEOS)である。さらに、窒化物の層のような第2の誘電体層36は第1の誘電体層34の上面の上に形成され、約2000オングストローム(0.2ミクロン)の厚みをもつ。これらの層は周知の堆積技術を用いて堆積される。
【0018】材料の積層はホトレジストを用いてパターニングし、ついで異方性エッチングして個々の積層を形成する。エッチング処理は効果的に、シリコン基板22上に形成される材料の6つの層の各々を通してエッチングが行われ、シリコン基板上で停止してその損傷を最小にするように調整される。ホトレジストのパターン56が図3に示される。エッチング工程の間に形成される結果的積層26と中間に位置する特定領域42が図4に示される。次いで特定領域が積層の間に露出しているシリコンの中に形成される。特定領域はソース/ドレイン注入により形成されたドープされた領域である。1cm^(3)当たり10^(20)原子のN+注入濃度が許容される。」と記載されている。
摘記した上記段落【0018】によれば、ソース/ドレイン領域となる特定領域に注入されるのはN型の原子であるから、ソース/ドレイン領域が形成されるシリコン基板22は反対導電型のP型となっているものと認められる。
シリコン基板22がP型となっている点を勘案した上で、下線部を総合すると、周知文献2には、P型のシリコン基板22の上面に積層された、トンネル酸化膜24、ドープされたポリシリコンの第1の層28、ONO膜30、ドープされたポリシリコンの第2の層32を含む6つの層の各々を通して異方性エッチングが行われて積層26が形成され、積層26の間に露出しているシリコンの特定領域にソース/ドレイン注入が行われることが記載されている。エッチングされる6つの層の最下層はトンネル酸化膜24であるから、トンネル酸化膜24もエッチングされている。

したがって、引用発明において、メモリ・セルと選択トランジスタとの間の制御ゲート、分離層、浮遊ゲートをエッチングする工程において、浮遊ゲートに続いて酸化物層もエッチングしてP型ウエルを露出させるようにすること、すなわち、「前記メモリ・セルと前記選択トランジスタとの間の前記制御ゲート、前記分離層、前記浮遊ゲートおよび前記酸化物層をエッチングし前記P型ウエルを露出させる工程」とすることは、引用例2の記載及び周知の技術を適用することによって当業者が容易になし得たことである。

第4.むすび
以上のとおり、本願発明は、引用発明、引用例2の記載及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
したがって、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-05-08 
結審通知日 2012-05-15 
審決日 2012-05-30 
出願番号 特願2007-229585(P2007-229585)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 561- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 小森 重樹  
特許庁審判長 北島 健次
特許庁審判官 西脇 博志
池渕 立
発明の名称 NANDフラッシュ・メモリの製造方法  
代理人 酒井 將行  
代理人 森田 俊雄  
代理人 堀井 豊  
代理人 深見 久郎  
代理人 荒川 伸夫  
代理人 仲村 義平  

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