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審決分類 審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1265378
審判番号 不服2010-19298  
総通号数 156 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-12-28 
種別 拒絶査定不服の審決 
審判請求日 2010-08-26 
確定日 2012-10-30 
事件の表示 特願2005-190808「薄膜トランジスタアレイ基板及びその製造方法」拒絶査定不服審判事件〔平成18年 3月23日出願公開、特開2006- 80487〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成17年6月30日(パリ条約による優先権主張2004年9月9日、大韓民国)の出願であって、平成20年9月3日付けで拒絶理由が通知され、同年12月8日に意見書及び手続補正書が提出され、平成21年5月27日付けで最後の拒絶理由が通知され、同年9月1日に意見書及び手続補正書が提出されたところ、平成21年9月1日付けの手続補正は平成22年4月19日付けで却下されるとともに、同日に拒絶査定がなされ、これに対し、同年8月26日に拒絶査定に対する審判請求がされるとともに手続補正書が提出された。
その後当審において、平成23年11月16日付けで審尋がなされ、平成24年2月21日に回答書が提出された。

第2 平成22年8月26日に提出された手続補正書による補正についての却下の決定
[補正の却下の決定の結論]
平成22年8月26日に提出された手続補正書による補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は、補正前の特許請求の範囲の請求項1ないし11を、補正後の特許請求の範囲の請求項1ないし6と補正するものであり、補正後の請求項1は、次のとおりである。

「【請求項1】
第1マスク工程を利用して、基板上に形成されたゲートライン、ゲート電極を含むゲートパターンを形成するステップと、
前記ゲートパターンが形成された基板上にPECVD及びMOCVDのうちいずれか一つの方式を利用してゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層を形成し、前記ゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層の形成時に用いられるPECVD及びMOCVDのうちいずれか一つの方式をそのまま利用して、WSi_(x)、CoSi_(x)、NiSi_(x)のうち少なくともいずれか一つの物質を含むソース/ドレイン金属層を形成するステップと、
第2マスク工程を利用して、前記非晶質シリコン層、n^(+)非晶質シリコン層及びソース/ドレイン金属層をパターニングして、半導体パターンと、前記半導体パターン上に形成されたデータライン、ソース電極及びドレイン電極を含むソース/ドレインパターンとを形成するステップと、
第3マスク工程を利用して、前記ソース/ドレインパターンが形成された基板上に、前記ドレイン電極を一部露出させるコンタクトホールを有する保護膜を形成するステップと、
第4マスク工程を利用して、前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極を形成するステップとを含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。」

2 本件補正についての検討
(1)補正事項の整理
本件補正を整理すると次のとおりである。
[補正事項1]
平成20年12月8日付けの手続補正により補正された請求項1ないし請求項11(以下、それぞれ「旧請求項1」ないし「旧請求項11」という。)のうち、旧請求項6の「前記ゲートパターンが形成された基板上にゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層を形成し、PECVD及びMOCVDのうちいずれか一つの方式を利用して、WSi_(x)、CoSi_(x)、NiSi_(x)のうち少なくともいずれか一つの物質を含むソース/ドレイン金属層を形成するステップ」を、
「前記ゲートパターンが形成された基板上にPECVD及びMOCVDのうちいずれか一つの方式を利用してゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層を形成し、前記ゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層の形成時に用いられるPECVD及びMOCVDのうちいずれか一つの方式をそのまま利用して、WSi_(x)、CoSi_(x)、NiSi_(x)のうち少なくともいずれか一つの物質を含むソース/ドレイン金属層を形成するステップ」とする。

[補正事項2]
旧請求項6の「第4マスク工程を利用して、前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極を形成するステップと、を含む」を、
「第4マスク工程を利用して、前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極を形成するステップとを含む」とする。

[補正事項3]
旧請求項1ないし5を削除し、当該削除に対応して旧請求項6ないし11の請求項の番号を繰り上げるとともに、旧請求項7、8、10及び11に記載された「請求項6に記載の」を、いずれも「請求項1に記載の」とする。

(2)新規事項の追加の有無について
ア 補正事項1について
(ア)補正事項1は、旧請求項6に記載の「ゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層を形成し」について、「PECVD及びMOCVDのうちいずれか一つの方式を利用してゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層を形成し」と限定し(以下「補正事項1-1」という。))、かつ、旧請求項6に記載の「ソース/ドレイン金属層を形成」について、「PECVD及びMOCVDのうちいずれか一つの方式を利用して」との記載を「前記ゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層の形成時に用いられるPECVD及びMOCVDのうちいずれか一つの方式をそのまま利用して」と限定する(以下「補正事項1-2」という。)ものであり、いずれも構成を追加して技術的に限定する補正である。

(イ)本願の願書に最初に添付された明細書等の記載
本願の願書に最初に添付された明細書、特許請求の範囲または図面(以下「当初明細書等」という。)には、「ゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層を形成し」について、以下のように記載されている(下線は当審で付加した。以下同じ。)。

(a)「【0061】
図7Aないし図7Dは、本発明の第1実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図であり、図8は、薄膜トランジスタアレイ基板の製造方法を示すフローチャートである。

【0063】
図7Bに示すように、ゲートパターンが形成された下部基板142上に、ゲート絶縁膜144、活性層114、オーミック接触層148、及びソース/ドレインパターンが順次に形成される。
【0064】
ゲートパターンが形成された下部基板142上に、PECVDなどの蒸着方法を通じてゲート絶縁膜44、非晶質シリコン層及びn^(+)非晶質シリコン層が形成される(S44)。次いで、ゲート絶縁膜44、非晶質シリコン層及びn^(+)非晶質シリコン層の形成時に利用される蒸着装置及び蒸着方法、すなわち、PECVDなどの蒸着方法を利用してソース/ドレイン金属層が形成される(S46)。」

(b)「【0078】
図9は、本発明の第2実施形態による薄膜トランジスタアレイ基板の製造方法を示すフローチャートである。

【0080】
下部基板142上に、ゲートライン102、ゲート電極108、及びゲートパッド下部電極128を含むゲートパターンが形成された後(S62)、PECVDなどの蒸着方法を通じてゲート絶縁膜144、非晶質シリコン層及びn^(+)非晶質シリコン層が形成される(S64)。次いで、ゲート絶縁膜144、非晶質シリコン層及びn^(+)非晶質シリコン層の形成時に利用される蒸着装置及び蒸着方法、すなわち、PECVDなどの蒸着方法を利用してソース/ドレイン金属層が形成される(S66)。」

(c)「【0085】
図10は、本発明の第3実施形態による薄膜トランジスタアレイ基板の製造方法を示すフローチャートである。
【0086】
まず、本発明の第3実施形態による薄膜トランジスタアレイ基板の製造方法は、本発明の第1実施形態による薄膜トランジスタアレイ基板の製造方法と比較して、ソース/ドレイン金属層の形成時、MOCVD方式を利用し、ソース/ドレイン金属層の反応物質及び環境が異なる点を除いては、同一な方式により形成されるので、図7Aないし図7Dと同一な内容についての詳細な説明は省略する。
【0087】
下部基板142上に、ゲートライン102、ゲート電極108、及びゲートパッド下部電極128を含むゲートパターンが形成された後(S82)、PECVDなどの蒸着方法を通じてゲート絶縁膜144、非晶質シリコン層及びn^(+)非晶質シリコン層が形成される(S84)。
【0088】
次いで、ゲート絶縁膜144、非晶質シリコン層及びn^(+)非晶質シリコン層の形成時に利用される蒸着装置を利用すると共に、MOCVDなどの蒸着方法を利用してソース/ドレイン金属層が形成される(S86)。

【0092】
このように、本発明の第3実施形態による薄膜トランジスタアレイ基板の製造方法は、ソース/ドレイン金属層をMOCVDを利用して蒸着できることによって、ゲート絶縁膜、非晶質シリコン層及びn^(+)非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース/ドレイン金属層を形成できる。これにより、工程が単純化されると共に、コストが低減される。

(d)「【0093】
一方、本発明の第1及び第2実施形態でソース/ドレイン金属層を形成する場合、PECVDだけでなく、MOCVD方式が利用されることもあり、第3実施形態でMOCVDだけでなく、PECVD方式が利用されることもある。」

(ウ)当初明細書等の記載についての検討
上記の記載を総合すると、当初明細書等には、第1実施形態、第2実施形態及び第3実施の形態の説明において、「ゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層」の形成を、「PECVDなどの蒸着方法」を利用して行うことは記載されているものの、「MOCVD」の方式を利用して行うことは記載されていない。
更に、「MOCVD」の方式の利用について、当初明細書等の第3実施形態の説明箇所には、「ソース/ドレイン金属層の形成時、MOCVD方式を利用」することが開示されており、更に、「ゲート絶縁膜、非晶質シリコン層及びn^(+)非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース/ドレイン金属層を形成できる」ことが開示されているものの、当初明細書等の当該「蒸着装備をそのまま利用」との記載から、「ゲート絶縁膜、非晶質シリコン層及びn^(+)非晶質シリコン層の形成」を「MOCVD」の方式を利用して行うものとすることを必ずしも導くことはできないので、「MOCVD」の方式を利用して「ゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層」を形成することが、当初明細書等の記載事項からみて自明な事項であるとも認められない。
したがって、補正後の請求項1に記載された「『MOCVD』の方式を利用して『ゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層』を形成し」は当初明細書等に記載も示唆もされているとはいえず、かつ、当初明細書等の記載からみて自明な事項であるとも認められない。
よって、補正事項1-1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものといえるから、補正事項1-1を含む補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものではない。

イ 補正事項2及び3について
補正事項2及び3が、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであることは明らかである。
したがって、補正事項2及び3は、当初明細書等に記載した事項の範囲内においてなされたものである。

新規事項の追加の有無についてのまとめ
以上のとおり、本件補正は、補正事項1を含むものであるから、本件補正は、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たしていない。

(3)独立特許要件について
ア 検討の前提
上記(2)において検討したとおり、本件補正は、特許法第17条の2第3項に規定する要件を満たしていないが、本件補正のうち補正事項1は、請求項に発明特定事項を更に追加するものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するものと解する余地もあることから、本件補正による補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について、予備的に検討する。

イ 本件補正後の発明
本件補正後の請求項1に係る発明は、上記「1 本件補正の内容」に記載したとおりである。

ウ 特許法第29条第2項に規定する要件について
(ア)引用例の記載と引用発明
a 引用例1:特開2001-324725号公報
原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開2001-324725号公報(以下「引用例1」という。)には、「液晶表示装置およびその製造方法」(発明の名称)に関して、図1ないし図24とともに以下の事項が記載されている(下線は当審で付加した。以下同じ。)。

(a)「【0001】
【発明の属する技術分野】本発明は、液晶表示装置の薄膜トランジスタ(Thin Film Transistor:以下、TFTと記す)基板及びその製造方法に関する。」

(b)「【0007】本発明の目的は、TFT製造工程を簡略化することである。また、…。」

(c)「【0030】
【発明の実施の形態】以下、本発明の実施の形態を図により説明する。なお、以下の実施例で、半導体膜はアモルファス-シリコン(a-Si)、透明導電膜はITOを代表させたが、これは多結晶シリコンや他のの透明導電膜であるインジュウム亜鉛酸化物(IZO)を用いても良い。また、TFTの配線を呼称は、走査配線をゲート配線、映像信号配線をドレイン配線とする。また、TFTのソース、ドレイン電極は液晶表示装置の画素のTFTでは交流駆動であるため、電気的に切り替わるので分類しにくいが、ドレイン配線側に接続されたTFT部分の電極をドレイン電極、TFTのチャネル長領域を挟んで画素電極側をソース電極と呼ぶ。保持容量も蓄積容量、付加容量と別な呼び方もあるが、本発明では保持容量と統一する。
【0031】≪実施例1≫図1は、本発明の実施例1に係わる方式のTFT基板を示す平面図である。図2はTFTから画素電極PXさらに保持容量Cstg部分へ至る部分を示す図1の2-2線断面図、図3はドレイン配線部分を示す図1の3-3切断線断面図、図4はゲート配線端子部を示す図1の4-4切断線断面図、図5はドレイン配線端子部を示す図1の5-5切断線断面図、図6?図9は、本実施例1に係わるTFT基板の製造方法を基本的にパターニングであるホト工程単位(ホトレジスト塗布からレジスト剥離)で工程順に示す断面図である。
【0032】液晶表示装置のTFT部において、図2の断面に示すように、ガラスのような透明絶縁基板SUB1上に、例えばMo(モリブデン)、Cr(クロム)、あるいはAl(アルミニウム)上にMoを積層した金属膜g1からなるゲート配線GLが形成されている。また、このゲート配線GL上にはSiN膜またはSiO_(2)膜とSiN膜の積層膜からなるゲート絶縁膜GIを介して、i型a-Siを用いたa-Siチャネル膜ASが形成されている。さらに、このa-Siチャネル膜ASはその両側にはn^(+)型a-Si膜を用いたa-Siコンタクト膜d0を介してMoあるいはCr、あるいはMo、Al、Moを積層した金属膜d1からなるドレイン電極SD1、ソース電極SD2が相対して形成されている。この、ドレイン電極SD1はドレイン配線DLの一部を構成している。ソース、ドレイン電極間のa-Siコンタクト膜d0及びa-Siチャネル膜ASはTFT動作のオフ抵抗を大きくするため上部よりエッチング除去され、この領域でのa-Siチャネル膜ASの厚さはソース、ドレイン電極SD1、SD2下部のa-Siコンタクト膜を除いたa-Siチャネル膜ASより薄く設定される。さらに、TFTを被覆しているSiN膜からなる保護膜PSVに開口されたコンタクトホールCNを介して、ソース電極SD2に接続されたITOの透明導電膜ITO1が画素電極PXを構成する。」

(d)「【0040】図2に示す逆スタガ型TFT表示装置のTFT基板に係わる製造方法を図6から図9の工程断面図を用いて説明する。各々の図はおおよそ1回のホト工程に対応し、基本的にはホトパターン加工となる薄膜の成膜から、ホトレジスト塗布、露光、現像、及び薄膜のパターン加工までを1回のホト工程として説明する、ホトレジスト自身の剥離工程は図面上は省略してある。 各ホト工程での詳細な手順は各図の、(a)、(b)、(c)…の断面図で表わしてある。
【0041】まず、第1ホト工程を図6に示す。ガラス基板など透明絶縁基板SUB1上に、スパッタ法を用いて、厚さ200nmの、例えば、Cr、Moの単膜あるいは下部よりAl、Moの積層膜、あるいはMoWなどの合金の金属膜g1を成膜する。そして、この金属膜上に所定のレジストパターンPRES1を形成した後、それをマスクとして金属膜g1をエッチングする。このパターン化された金属膜g1は、図1の画素領域におけるゲート配線GL、遮光電極SKD、ゲート端子部GTMの下部電極を構成する。
【0042】次に、第2ホト工程を図7に示す。全面にプラズマCVD法を用いて、SiN膜またはSiN膜とSiO_(2)膜の2層膜からなる厚さ350nmの絶縁膜、厚さ250nmのノンドープのi型a-Si膜、厚さ50nmのn^(+)型a-Si膜を成膜する。上記のSiN、i型のa-Si、n^(+)型のa-Si膜は,それぞれ、TFT構成上、ゲート絶縁膜GI、a-Siチャネル膜AS、a-Siコンタクト膜d0と呼ぶ。但し、上記ゲート絶縁膜GIはCVD法で形成するが、CVD法の前にスパッタ法を用いて例えばTa_(2)O_(5)(酸化タンタル)のような金属酸化物を成膜し、ゲート絶縁膜を多層構造としても良い。引き続き、スパッタ法を用いて、厚さ200nmの例えばMo、Crの単膜あるいはMo、Al、Moの積層膜、あるいはMoWのような合金膜d1を成膜する。上記CVD法の成膜、スパッタ法の成膜は真空をやぶらず連続的に行っても良い。この場合、a-Siコンタクト膜d0とソース、ドレイン電極を構成するMo金属膜d1の接続抵抗が低減され、TFTの能力が向上し、同一平面サイズのTFTを用いても、より大型、高精細の液晶表示装置が駆動できるとともに、1画素の平面領域に占める不透過TFT領域が低減できるので、開口率が向上し、より明るい表示装置が提供できる。
【0043】次いで、この金属膜d1上に所定のレジストパターンを形成する。図7(a)のレジストパターンPRES1、PRES2は1回の露光、現像で厚さの異なるレジストパターン領域を形成する。この厚さの異なるレジストパターンを1回の露光、現像で形成することが、TFT基板の製造工程を削減し、歩留まりの向上を実現する。レジストパターンを異ならせる方法を同図(a)ホトマスク基板MASUBで説明する。 ホト工程でのホトマスクは…。従って、ホトマスク基板MASUBのパターンを不透明、半透過、透明の3領域にすることで、TFT基板SUB1上のレジストパターンを厚さの異なるPRES1、PRES2を1回の露光、現像工程で実現できる。PRES1の領域は次工程以降で、TFTの信号配線DL、ソース、ドレイン電極SD1、SD2、PRES2領域はTFTのチャネル長L領域を形成する。
【0044】…。
【0045】次いで、本工程の断面図(図7(b))で、この金属膜d1上の所定のレジストパターンをマスクとして、金属膜d1、a-Siコンタクト膜d0、およびa-Siチャネル膜ASをエッチングする。エッチングは真空装置内でのドライエッチングで行い、金属膜d1がMoの場合、SF_(6)、あるいはCF_(4)ガスにO_(2)を添加したガス、あるいはこれらのガスにCl_(2)を添加したガスで行い、半導体膜d0、ASは少なくともSF_(6)あるいはCF_(4)を含むガスにHClあるいはCl_(2)を添加し、ゲート絶縁膜GIの材料であるSiNとのエッチング選択比を高めてある。上記のように、ソース、ドレイン金属膜d1及び半導体膜d0、ASをドライエッチングすることで、これを加工してできる信号配線DLのパターン精度は極めて高くなる。
【0046】次いで、図7(c)に示すように、O_(2)ガスを用いたドライアッシングを用いて、TFTのチャネル長L領域にある薄いレジストパターンを除去する、この際に厚いレジストパターンPRES1の厚さも減少するが、ホトレジストパターンとしては残るようにアッシング条件を調整する。
【0047】次いで、ソース、ドレイン電極SD1、SD2に対応して分離されたレジストパターンPRES1をマスクとして、金属膜d1、i型のa-Siチャネル膜ASを一定膜厚残してハーフエッチングする。上記工程で、金属膜d1(審決注:「金属膜d0」は誤記と認定した。)はウエットエッチングで除去し、a-Siコンタクト膜d0はSF_(6)あるいはCF_(4)にCl_(2)やHClを添加したガスを用いたドライエッチングで行う。Cl_(2)やHCl流量を調整することでSiNとのエッチング選択比を上げる。
【0048】上記のように、半透過マスクを用いることにより、従来、a-Si膜加工、ソース、ドレイン金属加工を別々の2回のホト工程で行っていた工程に比べ、これを1回の工程にでき、製造工程の短縮とこれによる歩留まり向上が実現できる。また、a-Si膜とソース、ドレイン金属膜のホト合わせがないので、精度が向上し、開口率が向上する。
【0049】…
【0050】次いで、TFT基板の第3ホト工程以降を図8、図9で示す。前記工程を経たTFT基板SUB1の全面に、CVD法を用いてSiN膜からなる厚さ400nmの保護膜PSVを成膜する。次いで、レジストを塗布した後、ホト法を用いてソース電極SD2上に開口部を持つレジストパターンPRES1を形成する。そして、そのレジストパターンPRES1をマスクとして保護膜PSVを開口し、コンタクトホールCNを開口する。この工程は図1で示した、ゲート端子GTM、ドレイン端子DTMも加工し、ゲート端子では図4に示すように本工程で保護膜PSV、ゲート絶縁膜GIの積層膜を開口する工程である。この開口はSF_(6)、あるいはCF_(4)を含むドライエッチングあるいは弗酸緩衝液のウエットエッチングを用いる。
【0051】次いで、図9に示すように、全面に、スパッタ法を用いて、厚さ140nmのITOあるいはIZOからなる透明導電膜ITO1を成膜する。次いで、ホトレジストパターンPRES1を形成し、これをマスクとしてこの透明導電膜ITO1を加工し、画素電極PXを形成する。また、この工程で、図1、図4、図5の端子部分の上膜膜ITO1を形成する。」

b 引用発明
ここにおいて、引用例1の段落【0047】において行われている「ソース、ドレイン電極SD1、SD2に対応して分離されたレジストパターンPRES1をマスクとして、金属膜d1、i型のa-Siチャネル膜ASを一定膜厚残してハーフエッチング」することは、段落【0032】、【0047】の記載並びに図7(c)及び(d)を参酌すると、「分離されたレジストパターンPRES1をマスクとして、金属膜d1、n^(+)型a-Si膜d0をエッチングすることでソース電極SD2、ドレイン電極SD1及びドレイン配線DLとし、i型のa-Siチャネル膜ASを一定膜厚残してハーフエッチング」するものであることが明らかである。
したがって、図1、図2及び図6ないし図9を参酌してまとめると、引用例1には以下の発明(以下「引用発明」という。)が記載されている。

「第1ホト工程で、透明絶縁基板SUB1上に成膜した金属膜g1を、所定のレジストパターンPRES1をマスクとしてエッチングすることで、画素領域におけるゲート配線GL、遮光電極SKD、ゲート端子部GTMの下部電極を構成するパターン化された金属膜g1とする工程と、
第2ホト工程で、プラズマCVD法を用いて、ゲート絶縁膜GI、ノンドープのi型a-Si膜AS、n^(+)型a-Si膜d0を成膜し、引き続き、真空をやぶらず連続的に、スパッタ法を用いて、Mo、Crの単膜あるいはMo、Al、Moの積層膜、あるいはMoWのような合金膜の金属膜d1を成膜し、次いで、金属膜d1上に形成した、厚さの異なるレジストパターンPRES1、PRES2をマスクとして、金属膜d1、a-Siコンタクト膜d0、およびa-Siチャネル膜ASをエッチングし、次いで、TFTのチャネル長L領域にある薄いレジストパターンを除去してソース、ドレイン電極SD1、SD2に対応して分離されたレジストパターンPRES1をマスクとして、金属膜d1、n^(+)型a-Si膜d0をエッチングすることでソース電極SD2、ドレイン電極SD1及びドレイン配線DLとし、i型のa-Siチャネル膜ASを一定膜厚残してハーフエッチングする工程と、
第3ホト工程で、前記工程を経たTFT基板SUB1に成膜された保護膜PSVを、ソース電極SD2上に開口部を持つレジストパターンPRES1をマスクとして、コンタクトホールCNを開口する工程と、
次いで、透明導電膜ITO1を加工し、画素電極PXを形成する工程とを含む逆スタガ型TFT表示装置のTFT基板の製造方法。」

c 引用例2:特開平6-61259号公報
原査定の拒絶の理由で引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平6-61259号公報(以下「引用例2」という。)には、「薄膜トランジスタの製造方法」(発明の名称)に関して、図1ないし図15とともに以下の事項が記載されている。

(a)「【0034】
【実施例】以下に、本発明の実施例に係る薄膜トランジスタ(以下、TFTと称する。)の作成方法を含むTFTアクティブマトリクスLCDの製造方法について図面を参照しながら説明する。
【0035】まず、ソース電極及びドレイン電極を構成するa-Si膜(第1の半導体膜,第3の半導体膜?第5の半導体膜)やMo膜(第2の導電体膜,第1の導電物質を含む膜?第3の導電物質を含む膜)を形成するための装置について図8(a)を参照しながら説明する。
【0036】図8(a)において、71はチャンバ、72はチャンバ71内にガスを導入するガス導入口で、電極76と一体的に形成されている。74は排気口、75は基体31又は51を保持するホルダで、ヒータを内蔵するとともに、チャンバ71内のガスをプラズマ化するための電極(一の電極)ともなっており、通常、アース側に接続される。76は電極(一の電極)75と対になってチャンバ71内のガスをプラズマ化するための電極(他の電極)で、通常、電源77側に接続される。この場合、電源77として周波数13.56 MHzの高周波電力を供給することができる高周波電源が用いられている。」

(b)「【0053】(2)第2の実施例
図4(a)?(c),図5(d),(e),図6(f)は、本発明の第2の実施例の逆スタガ型のTFTの作成方法を含むTFTアクティブマトリクスLCDの製造方法について説明する断面図、図6(g)は平面図で、図6(e)は図6(f)のD-D線断面図である。
【0054】まず、ガラスからなる透明基板(第2の基体)51上に膜厚約800Åのチタン膜(以下、Ti膜と称する。)からなるゲート電極52を選択的に形成した後、ゲート電極52を被覆して膜厚約3000Åのシリコン窒化膜からなるゲート絶縁膜53/動作半導体層となる膜厚約300Åのa-Si膜(第2の半導体膜)54/チャネル保護膜となる膜厚約1500Åのシリコン酸化膜(絶縁膜)55を連続形成する(図4(a))。
【0055】次いで、ゲート電極52上方のシリコン酸化膜55上にレジスト膜56を形成した後、ゲート電極52をマスクとして透明基板51の裏面から光を照射し、レジスト膜56を選択露光する(図4(b))。
【0056】続いて、レジスト膜56を現像してレジストパターン56aを選択的に形成した後、レジストパターン56aをマスクとしてシリコン酸化膜55を選択的にエッチング・除去し、チャネル領域層となるa-Si膜54上にチャネル保護膜55aを形成する(図4(c))。
【0057】次に、レジストパターン56aを除去した後、チャネル保護膜55aをマスクとして、イオン注入によりドーズ量5×10^(15)cm^(-2),加速電圧30keVの条件でリンをa-Si膜54に導入した(図5(d))後、温度約250℃でアニールし、n^(+)型の導電型領域層54c,54dを形成する。続いて、圧力0.1Torrの水素ガスに電力300Wを印加してプラズマ化し、5分間基体54を曝してn^(+)型導電領域層54c,54d及びチャネル保護膜56aの表面をクリーニングする。
【0058】次いで、ソース電極及びドレイン電極を形成するため、図8(a)に示すチャンバ71内に透明基板51を導入し、一の電極となっているホルダ75に保持した後、ホルダ75に内蔵するヒータにより透明基板51を加熱し、温度250℃に保持する。続いて、チャンバ71内にMoF_(6 )+Arガスを導入し、圧力0.1Torrに保持する。このとき、熱的に分解されたMoを含む活性種は、導電型領域層54c,54d上では導電率が大きいため電子の移動により吸着されるのに対し、チャネル保護膜56a上では絶縁性のため電子の移動が起こらず吸着されない。これにより、チャネル保護膜56aを挟んで導電型領域層54c,54d上にのみ膜厚約1000ÅのMo膜(第2の導電体膜)57a,57bが自己整合的に、かつ選択的に形成される(図5(e))。続いて、不図示のレジストパターンをマスクとしてCCl_(4 )ガスを用いたドライエッチングによりMo膜57a,57b及びa-Si膜54をエッチング・除去し、Mo膜57cからなるソース電極57c及びMo膜57dからなるドレイン電極57dを形成するとともに、a-Si膜からなる動作半導体層54eを形成すると、TFTが完成する。
【0059】次いで、ソース電極57cと接続して画素電極58を形成し、更に、ドレイン電極57dと接続してドレインバスライン59を形成する。次に、全面に液晶層60を形成すると、逆スタガ型のTFTを有するアクティブマトリクスLCDが完成する(図6(f),(g))。
【0060】以上のように、本発明の第2の実施例によれば、…。これにより、ゲート電極52の幅を必要最小限に小さくして寄生容量を低減することができる。
【0061】なお、第2の実施例では、a-Si膜54上にMoF_(6 )+Arガスを用いた熱CVD法によりMo膜57a,57bを選択的に形成しているが、…熱CVD法によりMoシリサイド膜を、又はWF_(6 )+SiH_(4)ガスを用いた熱CVD法によりWシリサイド膜を、又は…熱CVD法によりTiシリサイド膜を選択的に形成することもできる。
【0062】また、成膜速度を上げるため、熱CVD法の代わりにプラズマCVD法を用いることもできる。
…」

(c)「【0062】

(3)第3の実施例
図7(a)?(c)は、本発明の第3の実施例の逆スタガ型のTFTの作成方法を含むTFTアクティブマトリクスLCDの製造方法について説明する断面図である。
【0063】まず、図4(a)?(c)と同様な工程を経て、…チャネル保護膜55aを形成する。なお、…、54はゲート絶縁膜53上に形成された動作半導体層となるa-Si膜である(図7(a))。
【0064】次に、レジストパターン55aを除去した後、図8(a)に示すチャンバ71内に透明基板(基体)51を導入し、一の電極であるホルダ75に保持する。続いて、チャンバ71内を減圧し、ヒータにより透明基板51を加熱し、温度を250℃に保持する。続いて、a-Si膜54に波長800nm以下の光を照射しながら、図8(b)に示すように、H_(2 )ガスを定常的に、かつSiH_(4 )及びPH_(3 )ガスを導入期間(第1の期間;t1)5秒/停止期間(第2の期間;t2)40秒の周期(tc)で間欠的にチャンバ71内に導入し、圧力を0.3Torrに保持する。続いて、電極(一の電極,他の電極)75,76間に電力60Wを印加して混合ガスをプラズマ化すると、リンがドープされたn^(+)型のアモルファスシリコン膜(以下、a-Si膜(第4の半導体膜)と称する。)61a,61bが形成され始める。このとき、…。従って、a-Si膜61a,61bはa-Si膜54上にのみ選択的に形成される。この状態を所定の時間保持して、コンタクト層となる膜厚約350Åのn^(+)型のa-Si膜61a,61bをa-Si膜54上にのみ形成する(図7(b))。
【0065】次いで、ソース電極及びドレイン電極を形成するため、図8(a)に示すチャンバ71内の減圧状態を保持し、透明基板51の温度を250℃に保持したまま、チャンバ71内にMoF_(6 )+Arガスを導入し、圧力0.1Torrに保持する。このとき、熱的に分解されたMoを含む活性種は、n^(+)型のa-Si膜61a,61bの上では導電率が大きいため電子の移動により吸着されるのに対し、チャネル保護膜55a上では絶縁性のため電子の移動が起こらず吸着されない。これにより、チャネル保護膜55aを挟んでa-Si膜61a,61b上にのみ膜厚約1000ÅのMo膜62a,62bがゲート電極52に対して自己整合的に、かつ選択的に形成される(図7(c))。
【0066】続いて、…a-Si膜/Mo膜からなるソース電極及びドレイン電極を形成するとともに、a-Si膜からなる動作半導体層を形成すると、TFTが完成する。」

(d)「【図面の簡単な説明】

【図8】本発明の実施例に用いられる膜形成装置の構成及び膜形成方法について説明する図である。」

(イ)対比
本件補正後の請求項1に係る発明(以下「補正発明」という。)と引用発明とを対比する。
(a)引用発明の「透明絶縁基板SUB1」、「プラズマCVD法」、「ノンドープのi型a-Si膜AS」、「n^(+)型a-Si膜d0」、「金属膜d1」、「ドレイン配線DL」及び「逆スタガ型TFT表示装置のTFT基板」は、それぞれ補正発明の「基板」、「『PECVD』の『方式』」、「非晶質シリコン層」、「n^(+)非晶質シリコン層」、「ソース/ドレイン金属層」、「データライン」及び「薄膜トランジスタアレイ基板」に相当する。

(b)引用発明の「第1ホト工程」は、「所定のレジストパターンPRES1をマスクとしてエッチングすることで」、「パターン化された金属膜g1」とする工程であるから、当該工程は「第1マスク工程」を利用する「ステップ」であるといえるとともに、引用例1の段落【0032】の記載及び図2を参酌すると、引用発明の「画素領域におけるゲート配線GL」は、補正発明の「ゲートライン、ゲート電極を含むゲートパターン」に相当することは明らかである。
したがって、補正発明と引用発明とは、「第1マスク工程を利用して、基板上に形成されたゲートライン、ゲート電極を含むゲートパターンを形成するステップ」を含む点で共通しているといえる。

(c)引用発明では、「第2ホト工程で、プラズマCVD法を用いて、ゲート絶縁膜GI、ノンドープのi型a-Si膜AS、n^(+)型a-Si膜d0を成膜し、引き続き、真空をやぶらず連続的に、スパッタ法を用いて、Mo、Crの単膜あるいはMo、Al、Moの積層膜、あるいはMoWのような合金膜の金属膜d1を成膜」しているから、引用例1の図7を勘案すると、補正発明と引用発明とは、「『前記ゲートパターンが形成された基板上にPECVD』の『方式を利用してゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層を形成し』、『ソース/ドレイン金属層』を形成するステップ」を含む点で共通している。

(d)引用発明では、第2ホト工程で、「金属膜d1上に形成した、厚さの異なるPRES1、PRES2をマスクとして、金属膜d1、a-Siコンタクト膜d0、およびa-Siチャネル膜ASをエッチングし、次いで、TFTのチャネル長L領域にある薄いレジストパターンを除去してソース、ドレイン電極SD1、SD2に対応して分離されたレジストパターンPRES1をマスクとして、金属膜d1、n^(+)型a-Si膜d0をエッチングすることでソース電極SD2、ドレイン電極SD1及びドレイン配線DLとし、i型のa-Siチャネル膜ASを一定膜厚残してハーフエッチング」しており、引用例1の段落【0031】及び【0040】の「ホト工程」の説明並びに段落【0048】の記載を勘案すると、当該工程は、「1回のホト工程で、a-Si膜加工、ソース、ドレイン金属加工」を行う工程であるといえるから、補正発明の「『第2マスク工程を利用して』、『半導体パターン』と、『ソース/ドレインパターン』」とを形成するステップ」に対応するといえる。
したがって、補正発明と引用発明とは、「第2マスク工程を利用して、前記非晶質シリコン層、n^(+)非晶質シリコン層及びソース/ドレイン金属層をパターニングして、半導体パターンと、前記半導体パターン上に形成されたデータライン、ソース電極及びドレイン電極を含むソース/ドレインパターンとを形成するステップ」を含む点で一致する。

(e)引用発明では、第3ホト工程で、「前記工程を経たTFT基板SUB1に成膜された保護膜PSVを、ソース電極SD2上に開口部を持つレジストパターンPRES1をマスクとして、コンタクトホールCNを開口」しており、当該工程は、引用例1の図8を参酌すると、「ソース電極SD2を一部露出させるコンタクトホールCNを有する保護膜PSVを形成するステップ」であるといえる。
したがって、補正発明と引用発明とは、「第3マスク工程を利用して、前記ソース/ドレインパターンが形成された基板上に、ソース/ドレインパターンが含む電極を一部露出させるコンタクトホールを有する保護膜を形成するステップ」を含む点で共通している。

(f)引用発明では、第3ホト工程に次いで、「透明導電膜ITO1を加工し、画素電極PXを形成する工程」を含むものであり、当該工程は、引用例1の図8を参酌すると、「コンタクトホールCNを通じてソース電極SD2と接続される画素電極PXを形成するステップ」であるといえるとともに、「第4マスク工程」を利用する工程であることは明らかである。
したがって、補正発明と引用発明とは、「第4マスク工程を利用して、前記コンタクトホールを通じて前記ソース/ドレインパターンが含む電極と接続される画素電極を形成するステップ」を含む点で共通している。

(g)以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
<一致点>
「第1マスク工程を利用して、基板上に形成されたゲートライン、ゲート電極を含むゲートパターンを形成するステップと、
前記ゲートパターンが形成された基板上にPECVDの方式を利用してゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層を形成し、ソース/ドレイン金属層を形成するステップと、
第2マスク工程を利用して、前記非晶質シリコン層、n^(+)非晶質シリコン層及びソース/ドレイン金属層をパターニングして、半導体パターンと、前記半導体パターン上に形成されたデータライン、ソース電極及びドレイン電極を含むソース/ドレインパターンとを形成するステップと、
第3マスク工程を利用して、前記ソース/ドレインパターンが形成された基板上に、ソース/ドレインパターンが含む電極を一部露出させるコンタクトホールを有する保護膜を形成するステップと、
第4マスク工程を利用して、前記コンタクトホールを通じて前記ソース/ドレインパターンが含む電極と接続される画素電極を形成するステップとを含む薄膜トランジスタアレイ基板の製造方法。」

<相違点1>
「ソース/ドレイン金属層を形成」について、補正発明では、「前記ゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層の形成時に用いられるPECVD及びMOCVDのうちいずれか一つの方式をそのまま利用して」、形成するのに対し、引用発明では、「プラズマCVD法を用いて、ゲート絶縁膜GI、ノンドープのi型a-Si膜AS、n^(+)型a-Si膜d0を成膜し、引き続き、真空をやぶらず連続的に」、金属膜d1を成膜するものの、「プラズマCVD法をそのまま利用」せず、「スパッタ法」を用いて金属膜d1を成膜する点。

<相違点2>
「ソース/ドレイン金属層」が、補正発明では、「WSi_(x)、CoSi_(x)、NiSi_(x)のうち少なくともいずれか一つの物質を含む」ものであるのに対し、引用発明では、「Mo、Crの単膜あるいはMo、Al、Moの積層膜、あるいはMoWのような合金膜の金属膜d1」である点。

<相違点3>
保護膜の「コンタクトホール」が、補正発明では、「前記ドレイン電極を一部露出させるコンタクトホール」であり、かつ「前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極」を形成するのに対し、引用発明では、「保護膜PSVを、ソース電極SD2上に開口部を持つレジストパターンPRES1をマスクとして、コンタクトホールCNを開口」し、「次いで、透明導電膜ITO1を加工し、画素電極PXを形成」しており、すなわち、「ソース電極SD2を一部露出させるコンタクトホールCN」であり、かつ「コンタクトホールCNを通じてソース電極SD2と接続される画素電極PX」を形成するものである点。

(ウ)判断
a 相違点1について
上記「(ア)c 引用例2」の摘記箇所(b)には、第2の実施例の逆スタガ型のTFTの作成方法を含むTFTアクティブマトリクスLCDの製造方法について記載されており、段落【0062】には、Mo膜57a,57bの成膜について、「成膜速度を上げるため、熱CVD法の代わりにプラズマCVD法を用いることもできる。」と記載されている。ここで、段落【0058】の記載を勘案すると、当該Mo膜57a,57bが補正発明の「ソース/ドレイン金属層」に相当することは明らかである。
したがって、引用発明において、「プラズマCVD法を用いて、ゲート絶縁膜GI、ノンドープのi型a-Si膜AS、n^(+)型a-Si膜d0を成膜し、引き続き、真空をやぶらず連続的に」、スパッタ法を用いて、成膜する金属膜d1の成膜法として、引用例2に記載されているように、スパッタ法に代えて、プラズマCVD法を採用することで、補正発明のように「PECVDの方式をそのまま利用」して、「ソース/ドレイン金属層を形成」するものとすることは、当業者であれば容易になし得たことである。
以上のとおりであるから、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。
仮に、補正発明の「方式をそのまま利用」することが、「同じ堆積装置」を用いることを意味すると解釈しても、上記「(ア)c 引用例2」の摘記箇所(c)には、第3の実施例の逆スタガ型のTFTの作成方法を含むTFTアクティブマトリクスLCDの製造方法について記載されており、段落【0064】?【0065】の記載及び図8(a)を勘案すると、「図8(a)に示す膜形成装置のチャンバ71内で、n^(+)型のa-Si膜61a,61bを選択的に形成し、次いで、チャンバ71内で、Mo膜62a,62bを形成する」ことが開示されているといえるから、引用発明において、「プラズマCVD法を用いて、ゲート絶縁膜GI、ノンドープのi型a-Si膜AS、n^(+)型a-Si膜d0を成膜し、引き続き、真空をやぶらず連続的に」、成膜する金属膜d1の成膜法を、更に、a-Si膜の膜形成装置と同じチャンバ内で成膜するものとすることも、当業者であれば適宜なし得たことである。

b 相違点2について
上記「(ア)c 引用例2」の摘記箇所(b)の段落【0061】には、Mo膜57a,57bの代わりに「Wシリサイド膜」を形成することもできることが記載されている。ここで、当該「Wシリサイド膜」が補正発明の「WSi_(x)を含む」膜に相当することは明らかである。
そして、引用発明の金属膜d1と引用例2に記載の発明のMo膜57a,57bは、いずれも逆スタガ型TFTのソース/ドレイン金属層である点で共通するから、引用発明において、「Mo、Crの単膜あるいはMo、Al、Moの積層膜、あるいはMoWのような合金膜の金属膜d1」に代えて、引用例2の記載に基づき、補正発明と同様に「WSi_(x)を含むソース/ドレイン金属層」とすることは、当業者であれば容易に想到し得たことである。
よって、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

c 相違点3について
引用例1の段落【0030】には、「TFTのソース、ドレイン電極は液晶表示装置の画素のTFTでは交流駆動であるため、電気的に切り替わるので分類しにくいが、ドレイン配線側に接続されたTFT部分の電極をドレイン電極、TFTのチャネル長領域を挟んで画素電極側をソース電極と呼ぶ。」と記載されているから、引用発明において、画素電極を接続する電極を、ソース電極に代えてドレイン電極とすること、すなわち、補正発明のように、「前記ドレイン電極を一部露出させるコンタクトホール」とし、かつ「前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極」を形成するものとすることは、当業者であれば適宜なし得たことに過ぎない。

d 判断についてのまとめ
以上検討したとおり、相違点1?相違点3は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
したがって、補正発明は、引用発明及び引用例2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定する要件を満たさず、特許出願の際独立して特許を受けることができない。

エ 特許法第36条第6項第1号に規定する要件について
a 本願の明細書には、以下のように記載されている。
・「【発明が解決しようとする課題】
【0035】
本発明の目的は、工程を単純化すると共に、コストを低減できる薄膜トランジスタアレイ基板及びその製造方法を提供するところにある。」
・「【発明の効果】
【0051】
本発明による薄膜トランジスタアレイ基板及びその製造方法は、ゲート絶縁膜、非晶質シリコン層及びn^(+)非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用すると共に、PECVDまたはMOCVD方式を利用してソース/ドレイン金属層を形成する。これにより、ゲート絶縁膜、非晶質シリコン層及びn^(+)非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース/ドレイン金属層を形成できることによって、工程が単純化されると共に、コストが低減される。」
また、請求人は、審判請求書の【請求の理由】の「3.本件発明が特許されるべき理由」において、補正後の請求項1に係る発明においては、「基板のローディング及びアンローディング等の移動工程が省略できることから、工程を単純化できるとともにコストを削減できる」旨主張している。

b 上記段落【0035】を勘案すると、本願の「発明の課題」は、「工程を単純化すると共に、コストを低減できる薄膜トランジスタアレイ基板」の「製造方法を提供する」ことと認定される。
また、審判請求書の上記記載によれば、「工程の単純化」とは、「基板のローディング及びアンローディング等の移動工程を省略」することを前提としているものと認められる。

c したがって、上記段落【0051】も勘案すると、本願の当該「発明の課題」を解決するためには、「ゲート絶縁膜、非晶質シリコン層及びn^(+)非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース/ドレイン金属層を形成」する構成を必要とすることが明らかであるから、本願の「課題を解決するため手段」は、「ゲート絶縁膜、非晶質シリコン層及びn^(+)非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース/ドレイン金属層を形成」する構成と認められる。

d しかしながら、補正発明は、当該構成に関する事項について特定されておらず、請求項において、発明の詳細な説明に記載された、発明の課題を解決するための手段が反映されていないため、発明の詳細な説明に記載されたものとは認められない。

e 以上のとおりであるから、本件出願は、特許法第36条第6項第1号に規定する要件を満たさず、特許出願の際独立して特許を受けることができない。

オ 独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

3 補正の却下の決定についてのむすび
以上のとおりであるから、本件補正は、特許法第17条の2第3項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものであり、又、仮に同法第17条の2第3項に規定する要件を満たしていると仮定した場合であっても、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
本件補正は上記のとおり却下されたので、本願の請求項1ないし11に係る発明は、平成20年12月8日付けの手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1ないし11に記載されている事項により特定されるものであり、その請求項6に係る発明(以下「本願発明」という。)は、その請求項6に記載されている事項により特定される以下のとおりのものである。

「【請求項6】
第1マスク工程を利用して、基板上に形成されたゲートライン、ゲート電極を含むゲートパターンを形成するステップと、
前記ゲートパターンが形成された基板上にゲート絶縁膜、非晶質シリコン層、n^(+)非晶質シリコン層を形成し、PECVD及びMOCVDのうちいずれか一つの方式を利用して、WSi_(x)、CoSi_(x)、NiSi_(x)のうち少なくともいずれか一つの物質を含むソース/ドレイン金属層を形成するステップと、
第2マスク工程を利用して、前記非晶質シリコン層、n^(+)非晶質シリコン層及びソース/ドレイン金属層をパターニングして、半導体パターンと、前記半導体パターン上に形成されたデータライン、ソース電極及びドレイン電極を含むソース/ドレインパターンとを形成するステップと、
第3マスク工程を利用して、前記ソース/ドレインパターンが形成された基板上に、前記ドレイン電極を一部露出させるコンタクトホールを有する保護膜を形成するステップと、
第4マスク工程を利用して、前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極を形成するステップと、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。」

2 引用例の記載と引用発明
原査定の拒絶の理由で引用された、本願の優先権主張の日前に頒布された刊行物である特開2001-324725号公報(引用例1、再掲)には、「液晶表示装置およびその製造方法」(発明の名称)に関して、図1ないし図24とともに、上記「第2 2(3)ウ(ア)a 引用例1」に記載した事項が記載されており、引用例1には上記「第2 2(3)ウ(ア)b 引用発明」に記載したとおりの引用発明が記載されている。

3 対比・判断
本願発明は、上記「第2 2 本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
そうすると、本願発明の特定事項を全て含み、さらに他の特定事項を付加したものに相当する補正発明が上記「第2 2 本件補正についての検討」の「ウ 特許法第29条第2項に規定する要件について」において検討したとおり、引用発明及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により、特許を受けることができない。

4 特許法第36条第6項第1号に規定する要件について
上記「第2 2 本件補正についての検討」の「エ 特許法第36条第6項第1号に規定する要件について」における検討と同様の理由により、本願発明についても、本願の「課題を解決するため手段」は、「ゲート絶縁膜、非晶質シリコン層及びn^(+)非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース/ドレイン金属層を形成」する構成と認められる。
しかしながら、本願発明は、当該構成に関する事項について特定されておらず、請求項において、発明の詳細な説明に記載された、発明の課題を解決するための手段が反映されていないため、発明の詳細な説明に記載されたものとは認められない。
したがって、本願は、特許法第36条第6項第1号に規定する要件を満たしていない。

第4 むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-05-31 
結審通知日 2012-06-04 
審決日 2012-06-18 
出願番号 特願2005-190808(P2005-190808)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
P 1 8・ 537- Z (H01L)
P 1 8・ 561- Z (H01L)
最終処分 不成立  
前審関与審査官 綿引 隆  
特許庁審判長 齋藤 恭一
特許庁審判官 早川 朋一
恩田 春香
発明の名称 薄膜トランジスタアレイ基板及びその製造方法  
代理人 加藤 伸晃  
代理人 朝日 伸光  
代理人 岡部 讓  
代理人 岡部 正夫  

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