拒絶査定不服の審決｜不服2011-5392 - 特許審決データベース

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審決分類	審判査定不服 5項独立特許用件特許、登録しない。 G11C 審判査定不服 2項進歩性特許、登録しない。 G11C
管理番号	1265537
審判番号	不服2011-5392
総通号数	156
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2012-12-28
種別	拒絶査定不服の審決
審判請求日	2011-03-09
確定日	2012-10-31
事件の表示	特願2004-367444「NANDフラッシュメモリ素子の消去方法」拒絶査定不服審判事件〔平成17年 9月 8日出願公開、特開2005-243211〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成16年12月20日(パリ条約による優先権主張2004年2月25日、大韓民国)の出願であって、平成21年6月5日付けの拒絶理由通知に対して、同年9月30日に意見書及び手続補正書が提出され、平成22年1月22日付けの拒絶理由通知に対して、同年7月26日に意見書及び手続補正書が提出されたが、同年11月5日付けで、前記平成22年1月22日付けの拒絶理由通知書に記載した理由により拒絶査定がされ、これに対し、平成23年3月9日に審判請求がされるとともに手続補正書が提出され、同年9月6日付けの審尋に対して、平成24年1月13日に回答書が提出されたものである。第2.平成23年3月9日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定 [補正却下の決定の結論] 本件補正を却下する。 [理由] 1.本件補正の内容本件補正は、特許請求の範囲を補正するものであり、その内容は以下のとおりである。本件補正前の請求項1の「前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際に、当該消去ブロックにおける前記Xデコーダ内の前記高電圧トランジスタのウエルに漏洩防止電圧として負の電圧を印加する」が、本件補正後の請求項1においては、「いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタのウェルおよび選択されていないセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧を印加する」と補正される。前記の本件補正は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてしたものと認められるから、次に、その補正目的の適否について検討する。 2.補正目的の適否ア.本件補正後の「いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロック」は、本件補正前の「前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際」の「当該消去ブロック」に対応する。イ.してみれば、前記の本件補正は、 (1)本件補正前の「消去ブロック」、すなわち、「消去動作」の対象である「セルブロック」の中の「いずれか一つ」の「ブロック」が、本件補正後にあっては「選択された」ものであることを限定し、 (2)本件補正前においては、前記「消去ブロック」における「前記Xデコーダ内の前記高電圧トランジスタのウエルに漏洩防止電圧」を「印加する」ものであったが、本件補正後にあっては、前記「消去動作」の対象である「セルブロック」に対応する「前記Xデーコーダ内の前記高電圧トランジスタのウェル」に加えて、「選択されていないセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタのウェル」にも「漏れ防止電圧を印加する」と限定し、 (3)本件補正前においては、「漏洩防止電圧として負の電圧を印加する」ものであったが、本件補正後にあっては、「漏れ防止電圧を印加する」とする、補正である。ウ.前記(1)及び(2)の補正は、いずれも、本件補正前の請求項1の発明特定事項を概念的により下位のものにする補正であるから、特許請求の範囲の減縮(発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。)を目的とする補正に該当する。エ.前記(3)の補正において、本件補正前の「漏洩防止電圧」を、本件補正後の「漏れ防止電圧」としたのは、本願明細書の発明の詳細な説明の記載に整合させたものと認められる。しかしながら、本件補正後にあっては、本件補正前の「負の電圧」との記載が削除されたことで、本件補正後の「漏れ防止電圧」は、その電圧値が「負の電圧」であるか否かに限定されない「電圧」となった。そして、本件補正後の請求項1には、「前記Xデーコーダ内の前記高電圧トランジスタ」が、たとえば、NチャンネルのMOSトランジスタであることは記載されていないので、本件補正後の「漏れ防止電圧」が「負の電圧」に限定されるものではないことは、明らかである。したがって、前記(3)の補正は、本件補正後の「漏れ防止電圧」を、「負の電圧」であるか否かに限定されない「電圧」に変更するものであり、本件補正後の請求項1に係る発明の範囲を実質的に拡張・変更する補正である。よって、前記(3)の補正は、前記特許請求の範囲の減縮を目的とする補正に該当しない。そして、前記(3)の補正が、請求項の削除、明りょうでない記載の釈明、または、誤記の訂正を目的とする補正であるとも、認められない。オ.以上のように、請求項1についての本件補正は、請求項の削除、前記特許請求の範囲の減縮、明りょうでない記載の釈明、誤記の訂正のいづれをも目的としていない補正を含む補正である。したがって、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。カ.[予備的検討]仮に、本件補正が前記特許法第17条の2第4項に規定する要件を満たしているとした場合には、ウで指摘したように、本件補正は、前記特許請求の範囲の減縮を目的とする補正も含んでいるから、本件補正後の特許請求の範囲に記載された発明が、特許出願の際独立して特許を受けることができるものか否かについて、本件補正後の請求項1に係る発明(以下「本件補正発明」という。)について、以下に検討する。 3.独立特許要件を満たすかどうかの検討 (1)本件補正発明本件補正発明は、次のとおりである。【請求項1】「多数のセルストリングを含む多数のセルブロックと、前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタから構成された多数のXデコーダとを含むNANDフラッシュメモリ素子において、いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタのウェルおよび選択されていないセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧を印加することを特徴とするNANDフラッシュメモリ素子の消去方法。」 (2)引用文献の表示引用文献1:特開平08-287696号公報引用文献2:特開平06-163926号公報 (3)引用文献の記載と引用発明 (3-1)引用文献1の記載本願の原査定の拒絶の理由に「引用文献1」として引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平08-287696号公報(以下「引用文献1」という。)には、「半導体記憶装置」(発明の名称)に関して、図面とともに、次の記載がある(下線は、参考のため、当審において付したもの。以下、他の刊行物についても同様である。)。ア.特許請求の範囲・「【請求項2】メモリセル又はメモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記メモリセルアレイの制御ゲート線および、選択ゲート線を選択する行選択手段と、前記メモリセルアレイのビット線を選択する列選択手段と、前記制御ゲート線および選択ゲート線と制御ゲート信号および選択ゲート信号との間にはトランスファーゲート手段とを備えた半導体記憶装置において、消去動作時、前記制御ゲート信号を接地電圧以上の正の電圧を印加することを特徴とする半導体記憶装置。」イ.発明の背景等・「【0001】【産業上の利用分野】本発明は、半導体記憶装置に係わり、特に複数のメモリセルを接続してメモリセルユニット(NANDセル、ANDセル、DINORセル)を構成した半導体記憶装置に関する。【0002】【従来の技術】従来、半導体記憶装置の1つとして、電気的書き替えを可能としたEEPRROMが知られている。なかでも、メモリセルを複数個直列接続してNANDセル・ブロックを構成するNANDセル型EEPROMは、高集積化ができるものとして注目されている。【0003】NANDセル型EEPROMの1つのメモリセルは、半導体基板上に絶縁膜を介して浮游ゲート(電荷蓄積層)と制御ゲートが積層されたFETMOS構造を有し、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてNANDセルを構成する。このようなNANDセルがマトリックス配列されてメモリセルアレイが構成される。【0004】メモリセルアレイの列方向に並ぶNANDセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線(ワード線)、選択ゲート線として共通接続される。【0005】図3はEEPROMのNANDセルの基本構成を示す平面図であり、図4(a)(b)はその矢視A-A´、B-B´断面図である。また、図5は図3のNANDセルの等価回路である。この列では、4個のメモリセルM_(1) ?M_(4) と2個の選択MOSトランジスタS_(1) ,S_(2) を、そのソース、ドレイン拡散層を共用する形で直列接続してNANDセルを構成している。このようなNANDセルがマトリックス配列されてメモリアレイが構成される。【0006】NANDセルのドレインは選択トランジスタS1 を介してビット線BLに接続される。また、NANDセルのソースは選択トランジスタS2 を介して接地線に接続される。各メモリセルの制御ゲートCG_(1) ?CG_(4) は、ビット線BLと交差するワード線WLに接続される。この実施例は4個のメモリセルで1つのNANDセルを構成しているが、一般に2のn乗(n=1、2…)個のメモリセルで1つのNANDセルを構成できる。【0007】具体的なセル構造を、図4により説明する。P型シリコン基板0上にnウェル1、さらに、1´を設ける。このｐウェル1´上にメモリセルを形成し、周辺回路はメモリセルと別のｐウェル上に設ける。NANDセルは、ｐウェル1´上の素子分離絶縁膜2で囲まれた一つの領域に、この例では4個のメモリセルとそれを挾む2つの選択トランジスタが形成されている。l各メモリセルは、ｐウェル1´上に5?20nmの熱酸化膜からなる第1ゲート絶縁膜31 を介して、50?400nmの第1層多結晶シリコン膜により浮游ゲート4(41 、42 、43 、44 )が形成され、この上に15?40nmの熱酸化膜からなる第3ゲート絶縁膜5を介して、100?400nmの第2層多結晶シリコン膜により制御ゲート6(61 、62 、63 、64 )が形成されている。制御ゲート6は一方向に連続的に配設されてワード線WLとなる。」・「【0013】まず、NANDセルを構成するメモリセルを一括して消去する。そのためにこの例では、NANDセル内の全てのメモリセルの制御ゲートCG1 ?CG4 を0Vとし、選択MOSトランジスタS1 とS2 のゲートSG1 とSG2 及び、nウェル1 とメモリセルを囲むｐウェル1´を“H”レベル(例えば昇圧電位Vpp’=18V)とし、ビット線BL1 、BL2 も同じVpp’電位とする。これにより全メモリセル1の制御ゲートとｐウェル1´間に電界がかかり、浮游ゲート4からｐウェル1´にトンネル効果により電子が放出される。全メモリセルM1 ?M4はこれによりしきい値が負(-1?-5V)の方向に移動し、“1”状態となる。こうして、NANDセルの一括消去が行われる。」・「【0023】以上において、EEPROMを構成するNANDセルの基本構成と動作を説明した。このような従来のNANDセル型EEPROMでは、全メモリセルを一括して消去するモード(チップ消去)以外に、選択ブロックのみを消去するモード(ブロック消去)、少なくとも2つ以上の選択ブロックのみを消去するモード(マルチ・ブロック消去)を機能として許している。図1は、ブロック消去、若しくはマルチ・ブロック消去の説明のためのコア図であり、下記表6に各ゲートの電位関係を示す。」・「【0025】例えば、消去する(選択する)i 番目のNANDブロックBLK_(i) と消去しない(選択しない)j番目のNANDブロックBLK_(j) を示す。制御ゲート信号CG_(0) ?CG_(15)は消去のためVss(0V)となり、選択ゲート信号SGD、SGSはVss(0V)フローティング(最初0Vにして、その後フローティングにすること)となる。選択ブロックBLK_(i) のトランスファーゲート信号TG_(i) はVcc(5V)となると、トランジスタT_(1i)?T_(18i) が導通し、制御ゲートCG_(0i)?CG_(15i) がVss(0V)となる。したがって、メモリセル部のPウェル、Nウェルが高電圧Vppになると、選択ブロックBLK_(i) のメモリセルのデータが消去され、データ“1”となる。【0026】一方、非選択ブロックBLKj のトランスファーゲート信号TGj はVss(0V)であるから、トランジスタT_(1j)?T_(18j) は非導通状態にあり、制御ゲートCG_(0j)?CG_(15j) および、選択ゲートSGD_(j) 、SGS_(j) はフローティング状態になる。したがって、メモリセル部のPウェル、Nウェルが高電圧Vppになると、CG_(0j)?CG_(15j) および、SGD_(j) 、SGS_(j) はメモリセル部のPウェルとの容量カップリングにより、ほぼVppに上昇する。その結果、非選択ブロックBLKj のメモリセルのPウェル-浮游ゲート間の電界は小さく、メモリセルのデータは消去されない。【0027】以上がブロック消去の説明であるが、このような従来のブロック消去動作において、2つの問題があった。……(以下、省略)」・「【0029】また、一つの問題点は、トランスファーゲート用のトランジスタは書き込み時に、制御ゲートを高電圧Vppに印加するため、しきい値電圧を低く、また、基板バイアス効果も弱く設計している。例えば、基板バイアス0V、-5V、-18Vの時しきい値電圧をそれぞれ+0.21V、+0.43V、+0.67Vになるよう設計されている。したがって、非選択ブロックBLKj の制御ゲートCGOj ?CG15jが消去時に、Pウェルとの容量カップリングにより、高電圧Vppに上昇する際に、トランジスタT2j?T17j が十分にカットオフせず、リーク電流が大きい場合、制御ゲートCG0j?CG15j の電位が低下し、非選択ブロックで誤消去されてしまう。また、選択ゲートSGDj とSGSj の電位もトランジスタT1jとT18j とのリークにより低下すると、制御ゲートのトランジスタの酸化膜を破壊する等の信頼性上の問題となる。」ウ.発明が解決しようとする課題・「【0030】【発明が解決しようとする課題】このように、従来のNANDセル型EEPROMにおいては、ブロック消去時に、選択ゲート信号をVss=0Vフローティングにしていたため、消去(選択)ブロックの選択ゲートの電位が低下し、選択ゲートのトランジスタの酸化膜に高電圧が加わり酸化膜を破壊する等の信頼性上の問題があった。【0031】また、トランスファーゲートのトランジスタは、書き込み時に高電圧を制御ゲートに伝達する目的のため、そのしきい値電圧は低く、また、基板バイアス効果が弱く、設計されていた。このため、非選択ブロックのトランスファーゲート用のトランジスタでチャネルリークが大きい場合、メモリセルの誤消去、選択ゲートの酸化膜を破壊する等の信頼性上の問題があった。【0032】本発明は、上記事情を考慮してなされたもので、その目的とするところは、ブロック消去時に、選択ブロックの選択ゲート用トランスファーゲート、および非選択ブロックの全トランスファーゲートの導通を防止することができ、メモリセルの誤消去、選択ゲートの酸化膜の破壊を防止して信頼性上の向上をはかり得る不揮発性半導体記憶装置を提供することにある。」エ.課題を解決するための手段・「【0033】【課題を解決するための手段】上記課題を解決するために本発明では、次のような構成を採用している。 (1) まず、問題点1に対しては、消去時に、選択ゲート信号SGDおよびSGSをトランスファーゲート用のトランジスタがカットオフするように、Vcc、若しくは(Vcc-Vth)以上(Vthはトランスファーゲート用トランジスタのしきい値電圧)にする。または、Vcc、若しくは、(Vcc-Vth)以上まで充電して、その後フローティングにする。【0034】(2) また、問題点2に対しては、消去時に、制御ゲート信号をVss(0V)以上に例えば、0.7Vにする。その結果、非選択ブロックのトランスファーゲート用トランジスタのカットオフ特性は著しく向上する。それは、制御ゲート信号を例えば0.7 Vにすることにより、トランスファーゲート用トランジスタのソース電位が0.7 Vになったことと同等であり、この場合、ゲートが0V、トランスファゲート用トランジスタのP型基板(メモリセル部のNウェル、Pウェルとは分離されている)は0Vであるため、基板バイアスを-0.7 V、ゲートを-0.7 V印加した状態のトランジスタと同等のカットオフ特性となることによる。【0035】(3) また、問題点1と2に対しては、他の手段として、選択ブロックのトランスファーゲートをほぼVthにする。これは、制御ゲートに0Vを伝達できる電圧で、必要以上に上げない。それによって、選択ブロックの選択ゲートの電荷が消去時に、選択ゲート信号側に抜けるのを防止できる。【0036】【作用】本発明によれば、ブロック消去時に、選択ブロックの選択ゲート用トランスファーゲート、および、非選択ブロックの全トランスファーゲートの導通を防止することができ、メモリセルの誤消去、選択ゲートの酸化膜の破壊を防止することが可能となる。」オ.実施例・「【0037】【実施例】以下、図面を参照しながら本発明の実施例を説明する。 (実施例1)図1は、本発明の第1?3の実施例に係わる半導体記憶装置のメモリセルアレイ及び選択ゲート信号、制御ゲート信号およびトランスファーゲートの構成を示すブロック図である。下記表1は、図1の主要ノードの実施例1における電位関係を示している。」・「【0038】【表1】例えば、i番目のNANDブロックBLK_(i) を消去(選択)し、j 番目のNANDブロックBLK_(j) を消去(選択)しない場合について、説明する。【0039】制御ゲート信号CG_(0) ?CG_(15)は消去のためVss(0V)とし、選択ゲート信号SGD、SGSはVcc-Vthとする。ここで、Vccは、外部供給電源電圧で5Vでも、3.3 Vでも、また、さらに低い電圧でも良い。また、Vthはトランスファーゲート用トランジスタのしきい値電圧と同程度の電圧にする。【0040】また、選択ブロックBLK_(i) のトランスファゲート信号TG_(i) はVcc(5V)となると、トランジスタT_(2i)?T_(17i) が導通し、制御ゲートCG_(0i)?CG_(15i) がVss(0V)となる。したがって、メモリセル部のPウェル、Nウェルが高電圧Vppになると、選択ブロックBLK_(i) のメモリセルのデータが消去され、データ“1”となる。一方、選択ゲートSGD_(i) 、SGS_(i) はメモリセル部のPウェル、Nウェルが高電圧Vppになる前のVssの時に、トランジスタT_(1i)とT_(18i) とが導通しているためVcc-Vth(VthはトランジスタT_(1i)、T_(18i) のしきい値電圧)に充電されている。それは、トランジスタT_(1i)とT_(18i) に関して、そのゲートTG_(i) がVccであり、そのドレインはVcc、または、Vcc-Vthであるから、トランジスタT_(1i)とT_(18i) は5極管動作領域(飽和動作領域)で導通し、Vcc-Vth(VthはトランジスタT_(1i)、T_(18i) のしきい値電圧)まで充電されるからである。したがって、メモリセル部のPウェル、Nウェルが高電圧Vppになると、選択ゲートSGD_(i) 、SGS_(i) もPウェルとの容量カップリングで上昇する。SGD_(i) 、SGS_(i) の電位がVcc-Vthから少しでも上昇すると、トランジスタT_(1i)とT_(18i) はカットオフし、SGD_(i) 、SGS_(i) のノードはフローティングとなる。その結果、メモリセル部のPウェルがVppになると、SGD_(i) 、SGS_(i) の電位もほぼVcc-Vth+Vppになる。したがって、メモリセル部のPウェルの電位がVppで、選択ゲートの電位がVcc-Vth+Vppであるから、選択ゲートの酸化膜にはVcc-Vthしか加わらないため、酸化膜の破壊は起こらない。また、トランジスタT_(1i)とT_(18i) に関しては、そのドレイン、ソース、ゲートの電位は、それぞれ、Vcc-Vth+Vpp、Vcc(または、Vcc-Vth)、Vccであり、後述する非選択ブロックBLK_(j) のトランジスタT_(1j)?T_(18j) のドレイン、ソース、ゲートの相対的な電位関係は、ほぼ等しい。トランスファーゲートのP型基板はVssであるから、ドレイン-基板間のジャンクション耐圧がVcc-Vth+Vpp以上になるように設計する。【0041】一方、非選択ブロックBLK_(j) のトランスファーゲート信号TG_(j) はVss(0V)でるから、トランジスタT_(1j)?T_(18j) は非導通状態にあり、制御ゲートCG_(0i)?CG_(15i) および、選択ゲートSGD_(j) 、SGS_(j) はフローティング状態になる。したがって、メモリセル部のPウェル、Nウェルが高電圧Vppになると、CG_(0i)?CG_(15i) 、およびSGD_(j) 、SGS_(j) はメモリセル部のPウェルとの容量カップリングにより、ほぼVppに上昇する。その結果、非選択ブロックBLK_(j) のメモリセルのPウェル浮游ゲート間の電界は小さく、メモリセルのデータは消去されない。この時、トランジスタT_(2j)?T_(17j) のドレイン、ソース、ゲートの電位はそれぞれ、Vpp, Vcc、Vssであり、トランジスタT_(1j)とT_(18j) のドレイン、ソース、ゲートの電位はそれぞれ、Vpp, Vcc(またはVcc-Vth)、Vssである。 (実施例2)下記表2は、図1の主要ノードの実施例2における電位関係を示している。【0042】【表2】例えば、i 番目のNANDブロックBLK_(i) を消去(選択)し、j 番目のNANDブロックBLK_(j) を消去(選択)しない場合について説明する。制御ゲート信号CG_(0) ?CG_(15) は0V以上のVL例えば0.7 Vにする。VL電位は、制御ゲート信号発生回路のトランジスタのしきい値電圧を用いて、設定しても良いし、また、VL電位発生器を設けて、そこから発生しても良い。制御ゲート信号を0V以上にしたことにより、非選択ブロックのトランスファゲート用トランジスタT_(2j)?T_(17j) においては、等価的に負の基板バイアスと負のゲート電圧が印加されたことと同等となり、カットオフ特性が著しく向上する。それは、制御ゲート信号を例えばVL=0.7 Vにすることにより、トランジスタT_(2j)?T_(17j) のソース電位が0.7 V、ゲート電圧が0V、P型基板が0Vであるから、ソース電位を0V、ゲート電圧を-0.7 V、P型基板を-0.7 Vにした状態のトランジスタと同等のカットオフ特性になるからである。これによって、非選択の制御ゲートCG_(0j)?CG_(15j) が消去時にPウェルとの容量カップリングにより、Vpp程度まで上昇する際に、CG_(0j)?CG_(15j) の電荷がトランジスタT_(2j)?T_(17j) を介して、制御ゲート信号側へ抜けず、効率良くブートストラップが働き、非選択ブロックBLK_(j) のメモリセルでは、消去が起こらない。また、(実施例2)では、選択ゲート信号SGD、SGSをVcc、またはVcc-Vthとした場合(実施例1)との組み合せで説明したが、下記表3のように、制御ゲート信号のみをVLにした場合においても本発明は有効である。」カ.効果・「【0049】【発明の効果】以上説明したように、本発明によれば、デコーダ部のトランスファーゲートのカットオフ特性が向上し、ゲート酸化膜に高電圧が印加されないため、信頼性が向上する。」キ.「本発明の実施例1ないし実施例3に関わる半導体装置のコア部の回路構成図」(引用文献1の「図面の簡単な説明」の記載)を示す図1から、・2個のMOSトランジスタの間に、浮游ゲートと制御ゲートとを有するメモリセルが複数個直列接続されて、一列のメモリセルを構成していること、・前記「半導体装置」を構成する複数のブロックBLKは、それぞれ、複数の前記一列のメモリセルを有していること、・ブロックBLKiないしブロックBLKjは、信号TGiないしTGjによって制御されて、信号SGD、SGS、CG0?CG15を、それぞれ、前記2個のMOSトランジスタのゲートと前記複数のメモリセルの制御ゲートとに供給する、複数のMOSトランジスタを有していること、が見て取れる。 (3-2)引用発明前記「(3-1)引用文献1の記載」のイの「NANDセル型EEPROMの1つのメモリセルは、半導体基板上に絶縁膜を介して浮游ゲート(電荷蓄積層)と制御ゲートが積層されたFETMOS構造を有し、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてNANDセルを構成する。このようなNANDセルがマトリックス配列されてメモリセルアレイが構成される。」及び「メモリセルアレイの列方向に並ぶNANDセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。」の記載を参酌すれば、同アの「メモリセルを複数個接続したメモリセルユニットが、アレイ状に配列されたメモリセルアレイ……を備えた半導体記憶装置」の記載、同キの図示態様、同ウの「本発明は、上記事情を考慮してなされたもので、その目的とするところは、ブロック消去時に……信頼性上の向上をはかり得る不揮発性半導体記憶装置を提供することにある。」、及び、同オの「例えば、i番目のNANDブロックBLK_(i) を消去(選択)し、j 番目のNANDブロックBLK_(j) を消去(選択)しない場合について、説明する。」の記載から、引用文献1には、浮游ゲートと制御ゲートとを有するメモリセルを複数個直列接続したNANDセルの両端に、それぞれ、選択ゲートトランジスタを接続することで、一つのメモリセルユニットを構成すること、ウの「不揮発性半導体記憶装置」は、複数の前記メモリセルユニットを備えるブロックBLKを、複数備えていること、が記載されている。前記「(3-1)引用文献1の記載」のアの「前記メモリセルアレイのビット線を選択する列選択手段と、前記制御ゲート線および選択ゲート線と制御ゲート信号および選択ゲート信号との間にはトランスファーゲート手段とを備えた」の記載、同キの図示態様、及び、同オの「選択ブロックBLK_(i) のトランスファゲート信号TG_(i) はVcc(5V)となると、トランジスタT_(2i)?T_(17i) が導通し、制御ゲートCG_(0i)?CG_(15i) がVss(0V)となる。」、「一方、非選択ブロックBLK_(j) のトランスファーゲート信号TG_(j) はVss(0V)でるから、トランジスタT_(1j)?T_(18j) は非導通状態にあり、制御ゲートCG_(0i)?CG_(15i) および、選択ゲートSGD_(j) 、SGS_(j) はフローティング状態になる。」の記載を、同イの「メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線(ワード線)、選択ゲート線として共通接続される。」、「各メモリセルの制御ゲートCG_(1) ?CG_(4) は、ビット線BLと交差するワード線WLに接続される。」及び「トランスファーゲート用のトランジスタは書き込み時に、制御ゲートを高電圧Vppに印加する」の記載を参酌して解すれば、引用文献1には、前記ブロックBLKのそれぞれは、そのゲートに印加されるトランスファーゲート信号TGにより導通制御されて当該ブロックBLKのワード線に制御ゲート信号を供給するための複数のトランスファーゲート用トランジスタから構成されるトランスファーゲート手段を備えること、が記載されている。また、同イの「トランスファーゲート用のトランジスタは書き込み時に、制御ゲートを高電圧Vppに印加するため、しきい値電圧を低く、また、基板バイアス効果も弱く設計している。」、及び、同ウの「また、トランスファーゲートのトランジスタは、書き込み時に高電圧を制御ゲートに伝達する目的のため、そのしきい値電圧は低く、また、基板バイアス効果が弱く、設計されていた。」から、前記トランスファーゲート用トランジスタは、そのゲートに高電圧を印加できるように設計されたものである。そして、前記「(3-1)引用文献1の記載」のイの「NANDセルを構成するメモリセルを一括して消去する。そのためにこの例では、NANDセル内の全てのメモリセルの制御ゲートCG1 ?CG4 を0Vとし……これにより全メモリセル1の制御ゲートとｐウェル1´間に電界がかかり、浮游ゲート4からｐウェル1´にトンネル効果により電子が放出され……こうして、NANDセルの一括消去が行われる。」、同ウの「本発明は、上記事情を考慮してなされたもので、その目的とするところは、ブロック消去時に、選択ブロックの選択ゲート用トランスファーゲート、および非選択ブロックの全トランスファーゲートの導通を防止することができ、メモリセルの誤消去……を防止して信頼性上の向上をはかり得る不揮発性半導体記憶装置を提供することにある。」、同エの「消去時に、制御ゲート信号をVss(0V)以上に例えば、0.7Vにする。その結果、非選択ブロックのトランスファーゲート用トランジスタのカットオフ特性は著しく向上する。それは、制御ゲート信号を例えば0.7 Vにすることにより、トランスファーゲート用トランジスタのソース電位が0.7 Vになったことと同等であり、この場合、ゲートが0V、トランスファゲート用トランジスタのP型基板(メモリセル部のNウェル、Pウェルとは分離されている)は0Vであるため、基板バイアスを-0.7 V、ゲートを-0.7 V印加した状態のトランジスタと同等のカットオフ特性となることによる。」、同オの「非選択ブロックBLK_(j) のトランスファーゲート信号TG_(j) はVss(0V)でるから、トランジスタT_(1j)?T_(18j) は非導通状態にあり」、「i 番目のNANDブロックBLK_(i) を消去(選択)し、j 番目のNANDブロックBLK_(j) を消去(選択)しない場合について説明する。制御ゲート信号を0V以上にしたことにより、非選択ブロックのトランスファゲート用トランジスタT_(2j)?T_(17j) においては、等価的に負の基板バイアスと負のゲート電圧が印加されたことと同等となり、カットオフ特性が著しく向上する。それは、制御ゲート信号を例えばVL=0.7 Vにすることにより、トランジスタT_(2j)?T_(17j) のソース電位が0.7 V、ゲート電圧が0V、P型基板が0Vであるから、ソース電位を0V、ゲート電圧を-0.7 V、P型基板を-0.7 Vにした状態のトランジスタと同等のカットオフ特性になるからである。」及び「これによって……非選択ブロックBLK_(j) のメモリセルでは、消去が起こらない。」の記載から、引用文献1には、いずれか一つのブロックBLKを選択し、選択されたブロックBLKのメモリセルをブロック消去する際に、メモリセル部のNウェル、Pウェルとは分離されているトランスファゲート用トランジスタのP型基板の電位をVssとし、制御ゲート信号をVss以上の0.7Vとすることで、そのゲートにVssを印加して選択しなかったブロックのトランスファーゲート用トランジスタを、等価的に、ソース電位を0V、ゲート電圧を-0.7V、P型基板を-0.7Vにした状態にしてカットオフ特性を向上させることで、前記選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止してメモリセルの誤消去を防止すること、が記載されている。したがって、引用文献1には、次の発明(以下「引用発明」という。)が記載されているといえる。「浮游ゲートと制御ゲートとを有するメモリセルを複数個直列接続したNANDセルの両端に選択ゲートトランジスタを接続したメモリセルユニットを複数備えるブロックを複数備え、前記ブロックのそれぞれは、そのゲートに高電圧を印加できるように設計され、前記ゲートに印加されるトランスファーゲート信号により導通制御されて当該ブロックのワード線に制御ゲート信号を供給するための複数のトランスファーゲート用トランジスタから構成されるトランスファーゲート手段を備える、不揮発性半導体記憶装置において、いずれか一つの前記ブロックを選択し、選択されたブロックのメモリセルをブロック消去する際に、メモリセル部のNウェル、Pウェルとは分離されている前記トランスファゲート用トランジスタのP型基板の電位をVssとし、前記制御ゲート信号を0.7Vとすることで、前記トランスファーゲート用トランジスタのゲートにVssを印加して選択しなかったブロックのトランスファーゲート用トランジスタを、等価的に、ソース電位を0V、ゲート電圧を-0.7V、P型基板を-0.7Vにした状態にしてカットオフ特性を向上させることで、前記選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止してメモリセルの誤消去を防止することを特徴とする、不揮発性半導体記憶装置のブロック消去方法。」 (3-3)引用文献2の記載本願の原査定の拒絶の理由に「引用文献5」として引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平06-163926号公報(以下「引用文献2」という。)には、「不揮発性半導体記憶装置およびその製造方法」(発明の名称)に関して、図面とともに、次の記載がある。・「【0003】製造技術に圧迫を加えずセル面積を減少させるためにNAND構造のメモリセルが開発され、シロタ等は改良されたNAND構造のフラッシュ(flash )EEPROMを提示した(参照文献:"A 2.3μm2 Memory Cell Structure For NANDEEPROMs" by R.Shirota et al. IEDM, 1990, pp 103-106 )。図1は前記NAND形EEPROMを示す断面図であり次のように製造する。まず、N形半導体基板1の上部に第1Pウェル2(P-well)(セルアレー領域)および第2Pウェル3(周辺回路領域)を形成した後、第1Pウェル2にはEEPROMから構成されたセルアレー(Cell array)を形成し、第2Pウェル3には周辺回路のNMOSを形成し、第2Pウェル3の一部には周辺回路のPMOSの形成されるNウェル4を形成する。前記EEPROMを製造するためには、三つの不純物領域(または、バルク)すなわち、セルアレーの形成される第1Pウェル2、周辺回路のNMOSの形成される第2Pウェル3および周辺回路のPMOSの形成されるNウェル4を形成するためにイオンが3回注入される。【0004】図2は前記従来のEEPROMセルを使用したEEPROM装置の一部等価回路図と消去および書き込み(プログラム)動作を示す。浮遊ゲート(Floating gate )内に電子を注入しセルのしきい電圧(threshold voltage )を(+)値に移動させる選択されたセルのプログラム動作は、セルアレーの選択されたビットラインBL1に0.3V、セルアレーの非選択ビットラインBL2にプログラム防止用電圧7Vを加え非選択制御ゲートに10V、選択制御ゲートに18Vをそれぞれ印加することによりなる。選択されたセルの制御ゲートに加えられた18Vの電圧がカップリング(Coupling)され浮遊ゲートに約10Vの電圧が誘導され選択されたセルのチャネルに0.3Vの電圧が伝達されるようになりチャネルと浮遊ゲートの間の約100Å位のトンネル酸化膜の両端間にかかる約10MeV位のフィールド(Field )により浮遊ゲート内にF-N(Fowler-Nordheim )トンネリング効果により電子が充填(charge)される。従って、データが選択されたメモリセルに書き込まれる。【0005】反対に、浮遊ゲート内の電子を放出しセルのしきい電圧を(-)値に移動させる消去(Erase )動作は、セルアレーの形成されているPウェルに20Vの電圧を加えビットラインとソースラインは開放し、制御ゲートを接地させ遂行する。そうして、トンネル酸化膜の両端間のフィールドにより浮遊ゲート内の電子が放出される。この際、消去動作の中にセルアレーのPウェルに加えられた20V内外の電位(Potential )から、Vcc5Vに動作される周辺回路のトランジスタを保護するために、周辺回路のトランジスタはセルアレーのPウェルとは電気的に独立した他のPウェルに形成する。【0006】セルの読み出し動作はデータ判断により遂行され、データは選択されたセルのしきい電圧が(+)あるいは(-)によりビットライン電流経路(Path)がオンおよびオフ状態を変動することにより判断される。前記従来のNAND形EEPROMの製造においては、2回のバルク形成用すなわち、N形半導体基板に、セルアレーの形成される第1Pウェルと周辺回路のNMOSの形成される第2Pウェルおよび第2Pウェル内に位置する周辺回路のPMOSの形成されるNウェル形成のために2回のフォトリソグラフィー工程を遂行する。」 (4)対比 (4-1)本件補正発明と引用発明との対比次に、本件補正発明と引用発明とを対比する。ア.引用発明の「複数」の「浮游ゲートと制御ゲートとを有するメモリセルを複数個直列接続したNANDセルの両端に選択ゲートトランジスタを接続したメモリセルユニットを」は、本件補正発明の「多数のセルストリング」に相当する。そして、引用発明の「複数」の「ブロック」は、本件補正発明の「多数のセルブロック」に相当する。したがって、引用発明の「複数」の「浮游ゲートと制御ゲートとを有するメモリセルを複数個直列接続したNANDセルの両端に選択ゲートトランジスタを接続したメモリセルユニットを複数備えるブロック」は、本件補正発明の「多数のセルストリングを含む多数のセルブロック」に相当する。イ.引用発明の「トランスファーゲート用トランジスタ」は「そのゲートに高電圧を印加できるように設計され」たものであるから、「高電圧」用の「トランジスタ」であると認められる。したがって、引用発明の「そのゲートに高電圧を印加できるように設計され、前記ゲートに印加されるトランスファーゲート信号により導通制御されて当該ブロックのワード線に制御ゲート信号を供給するための複数のトランスファーゲート用トランジスタ」は、本件補正発明の「前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタ」に相当する。また、引用発明の「トランスファーゲート手段」は、「前記ブロックのそれぞれ」が「備える」ものであるから、本件補正発明の「多数のXデコーダ」に相当する。そして、引用発明の「不揮発性半導体記憶装置」は、「浮游ゲートと制御ゲートとを有するメモリセルを複数個直列接続したNANDセル」を備える「不揮発性半導体記憶装置」であって、「いずれか一つの前記ブロックを選択し、選択されたブロックのメモリセルをブロック消去する」ものであるから、NAND型フラッシュメモリであると認められる。したがって、引用発明の「不揮発性半導体記憶装置」は、本件補正発明の「NANDフラッシュメモリ素子」に相当する。以上から、引用発明の「前記ブロックのそれぞれは、そのゲートに高電圧を印加できるように設計され、前記ゲートに印加されるトランスファーゲート信号により導通制御されて当該ブロックのワード線に制御ゲート信号を供給するための複数のトランスファーゲート用トランジスタから構成されるトランスファーゲート手段を備える、半導体記憶装置」は、本件補正発明の「前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタから構成された多数のXデコーダとを含むNANDフラッシュメモリ素子」に相当する。ウ.引用発明の「いずれか一つの前記ブロックを選択し、選択されたブロックのメモリセルをブロック消去する際」は、本件補正発明の「いずれか一つのメモリブロックを消去するための消去動作の際」に相当する。引用発明において、「メモリセル部のNウェル、Pウェルとは分離されている前記トランスファゲート用トランジスタのP型基板の電位をVssとし」ているから、「前記トランスファゲート用トランジスタ」は「P型基板」に形成されていると解される。そして、「前記トランスファゲート用トランジスタ」は、「選択されたブロック」にも「選択しなかったブロック」にも設けられているが、引用文献1の「図1の主要ノードの実施例2における電位関係を示している」(段落【0042】)表2には、「P型基板」の電位が単に「Vss(0V)」と標記されていることから、「選択されたブロック」の「前記トランスファゲート用トランジスタ」についても、「選択しなかったブロックのトランスファーゲート用トランジスタ」についても、その素子形成領域である「P型基板の電位」は「Vss」とされることは、明らかである。そして、引用発明は「前記トランスファゲート用トランジスタのP型基板の電位をVssとし、前記制御ゲート信号を0.7Vとする」ことで、「前記トランスファーゲート用トランジスタ」の「カットオフ特性を向上させることで、前記選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止してメモリセルの誤消去を防止する」ものであるから、引用発明において、「前記トランスファゲート用トランジスタのP型基板の電位」である「Vss」と「前記制御ゲート信号」の電圧値である「0.7V」とは、いずれも、「前記選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止」するための電圧であると解される。したがって、引用発明における「前記選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止」するための「前記トランスファゲート用トランジスタのP型基板の電位」である「Vss」は、本件補正発明の「漏れ防止電圧」に相当する。さらに、引用発明の「前記トランスファゲート用トランジスタのP型基板」と、本件補正発明の「前記高電圧トランジスタのウェル」とは、いずれも、前記高電圧トランジスタの素子形成領域である点で共通する。以上から、引用発明において「いずれか一つの前記ブロックを選択し、選択されたブロックのメモリセルをブロック消去する際に、メモリセル部のNウェル、Pウェルとは分離されている前記トランスファゲート用トランジスタのP型基板の電位をVssと」することと、本件補正発明において「いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタのウェルおよび選択されていないセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧を印加する」こととは、いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタの素子形成領域および選択されていないセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタの素子形成領域に漏れ防止電圧を印加する点で共通する。 (4-2)一致点と相違点そうすると、本件補正発明と引用発明の一致点と相違点は、次のとおりとなる。《一致点》「多数のセルストリングを含む多数のセルブロックと、前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタから構成された多数のXデコーダとを含むNANDフラッシュメモリ素子において、いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタの素子形成領域および選択されていないセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタの素子形成領域に漏れ防止電圧を印加することを特徴とするNANDフラッシュメモリ素子の消去方法。」《相違点》本件補正発明は、選択されたセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタ及び選択されていないセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタの「ウェル」に漏れ防止電圧を印加するのに対し、引用発明は、メモリセル部のNウェル、Pウェルとは分離されている前記トランスファゲート用トランジスタの「P型基板」の電位をVssとする点。 (5)相違点についての判断ア.NAND型フラッシュメモリにおいて、セルアレイの形成領域であるセルアレイ領域のウェルとは独立した、周辺回路MOSトランジスタ形成用の周辺回路領域のウェルを設けることは、引用文献2に「従来の技術」として記載されるように、さらには、以下の周知例1?3に記載されるように、周知慣用の技術である。イ.そして、前記「(4-1)本件補正発明と引用発明との対比」の項のウで述べたとおり、引用発明は、「選択されたブロック」についても、「選択しなかったブロック」についても、「メモリセル部のNウェル、Pウェルとは分離されている前記トランスファゲート用トランジスタのP型基板の電位をVssとし」ている。ウ.したがって、引用発明において、「複数」の「メモリセルユニット」の周辺回路である「トランスファーゲート手段」の「複数のトランスファーゲート用トランジスタ」を、「メモリセル部のNウェル、Pウェルとは分離されている前記トランスファゲート用トランジスタのP型基板」上に形成することに代えて、前記周知慣用の技術のように、「メモリセル部のNウェル、Pウェル」とは独立した前記「複数のトランスファーゲート用トランジスタ」という周辺回路の領域形成用のウェル上に形成することは、当業者が適宜なし得たものと認められる。そして、このとき、「選択されたブロック」と「選択しなかったブロック」の両方について前記「P型基板」の「電位をVssと」することに代えて、前記「選択されたブロック」についても、前記「選択しなかったブロック」についても、「メモリセル部のNウェル、Pウェル」とは独立した前記「複数のトランスファーゲート用トランジスタ」という周辺回路の領域形成用のウェルの「電位をVssと」することは、当業者であれば当然になし得たものと認められる。エ.周知例1:特開平03-245566号公報本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平03-245566号公報には、「不揮発性半導体記憶装置」(発明の名称)に関して、図面とともに、次の記載がある。・「第1図は本発明の一実施例に係わる不揮発性半導体記憶装置の構成を示すものである。 n型のシリコン基板301中にはｐ型ウェル302が形成されている。また、ｐ型ウェル302中には、制御ゲート303、共通ソース304、ドレイン305及び浮遊ゲート306からなるメモリセルが複数個マトリックス状に配置されている。複数個のメモリセルからなるメモリセルアレイ307は、必要に応じて機能的に1つ以上のブロックに分割されている。また、メモリセルアレイ307の周辺には、周辺回路(図示せず)が形成されている。この周辺回路は、メモリセルの内容の消去を行う際に、ｐ型ウェル302に印加する電圧と、選ばれたブロックのメモリセルの共通ソース304又はドレイン305に印加する電圧と、選ばれていないブロックのメモリセルの共通ソース304又はドレイン305に印加する電圧とを制御する。即ち、メモリセルの共通ソース304又はドレイン305と、ｐ型ウェル302との間には、バンド間トンネルによる基板電流の発生が実質的に問題とならない程度の電圧が印加される。これにより、チップ面積を増大させることなく、バンド間トンネルによる基板電流の発生を抑制し、ブロック毎の書き換えを行う。第2図並びに第3図は、本発明の一実施例に係わる不揮発性半導体記憶装置を例えば16メガビツトの記憶容量を有する不揮発性メモリ装置に適用したものである。ここで、第2図は、前記不揮発性メモリ装置のチップ全体の平面概略図、第3図は、前記第2図のI-1’線に沿う断面図の一例であって、ｐ型ウェル401が、メモリセルの複数のブロック、又は全てのメモリセルのブロックを含んで形成されているものである。なお、311はメモリセルマトリックス、312は周辺回路、313_(-1)?313_(-M)はブロック、314は昇圧回路をそれぞれ示している。 n型のシリコン基板400の表面領域には、浮遊ゲート406、共通ソース412、ドレイン413及び制御ゲート409からなるメモリセルが複数個形成され、メモリセルマトリックス311を構成している。これら複数個のメモリセルからなるメモリセルマトリックス311は、必要に応じて機能的にブロック313_(-1)?313_(-M)に分割されている。n型のシリコン基板400中には、複数のブロック、又は全てのメモリセルのブロック 313_(-1)?313_(-M)を含んでｐ型ウェル401が形成されている。なお、このｐ型ウェル401は、ブロック313_(-1)?313_(-M)毎にそれぞれ形成されていてもよい。また、n型のシリコン基板400の周辺には、周辺回路312及び昇圧回路314が形成されている。周辺回路312及び昇圧回路314は、主に、ゲート411、ソース414、416、及びドレイン415、417からなるトランジスタにより構成されている。ところで、この不揮発性メモリ装置は、メモリセルマトリックス311が4096×4096個のアレイ構成となっている。例えば、ソースを共有する2列(8192ビツト)を1つのブロックとすると、2048個のブロック313_(-1)?813_(-2048)に分割することができる。この装置のブロック消去を行うには、シリコン基板400とn型ウェル401とに外部電源電圧Vcc(例えば5V)を印加し、全てのメモリセルの制御ゲート 409に接地電位VSSを印加する。また、選ばれたブロックの共通ソース412に高電圧V_(PP)を印加する。この高電圧V_(PP)は、同一チップ上に形成された昇圧回路314で、外部電源電圧V_(CC)を昇圧した電位を用いることにより、外部からは5V単一動作をしているように見える。書き込みのモードでは、シリコン基板400とn型ウェル401とに接地電位V_(SS)を印加し、選ばれたメモリセルのドレイン413と制御ゲート409とに高電圧V_(PP)を印加する。そして、ドレイン413近傍で発生するホット・キャリアを浮遊ゲート406へ注入することにより行う。この時、周辺回路312のn型ウェル402の電位は、接地電位V_(SS)に設定しておくことにより、書込み・消去・読出しのいずれのモードにおいても、基板であるn型ウェル402を同一の電位で動作させることが可能である。このような構成によれば、メモリセルの消去動作を行う際、n型ウェル401と、選ばれたブロックのメモリセルの共通ソース412又はドレイン413との間に大きな電圧が印加されないように、周辺回路312により制御できる。」(第5頁上右欄第12行?第6頁上右欄第14行) オ.周知例2:特開平08-064706号公報本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平08-064706号公報には、「不揮発性半導体メモリ装置の製造方法」(発明の名称)に関して、図面とともに、次の記載がある。・「【0003】一方、前記不揮発性メモリ装置はデータの書き込みおよび消去のために高電圧(約20V)が必要であり、この電圧は周辺回路部の昇圧回路から得るようになるので、トランジスタの性能を維持するためには各トランジスタ間の絶縁特性は極めて重要な要素となる。前記トランジスタの絶縁特性を決める要素としてフィールド酸化膜の厚さと素子分離用不純物領域の不純物濃度がある。前記絶縁特性を向上させるため、特にEEPROMまたはフラッシュメモリ装置ではフィールド酸化膜の厚さを厚く形成する。なぜならば、工程が進行されるにつれて徐々に低くなるフィールド酸化膜の厚さを考慮して最終的に一定な厚さ以上を保持させて高電圧用トランジスタの絶縁能力を保障するためである。かつ、前記絶縁能力はデバイスが高集積化されるにつれてさらに重要な要素となっているが、これとは反対に集積度が増加するにつれてフィールド酸化膜の厚さは低くなるべきである。【0004】図1は従来の技術によるMOS浮遊ゲート(Floating gate)を採用した不揮発性メモリ装置の金属配線のための中間絶縁層が積層される前まで進行された断面図である。具体的には、データを保存する浮遊ゲート301および電圧を印加する制御ゲート302より構成されたメモリセル配列部(A部分;以下セル配列部と称する)と素子を駆動させるに必要な多様なトランジスタより構成される周辺回路部(B部分)よりなっている。【0005】まず、セル配列部を調べると、P型基板100にN型不純物領域(Nウェル)101とP型不純物領域(Pウェル)102を含んでおり、また基板の表面近傍にN型で高濃度不純物領域104が形成されていてソースまたはドレインの役割をする。かつ、基板上にEEPROM特性上トンネル現象を利用するための薄い酸化膜または酸窒化膜よりなる下部誘電体層201(トンネル酸化膜)が形成されている。前記下部誘電体層201上に浮遊ゲート301が備えられており、前記浮遊ゲート301上には上部誘電体層210を媒介として制御ゲート302が形成されている。前記浮遊ゲート301(第1電極層)は上、下誘電体層201,210との間に位置し主にN型不純物がドーピングされたポリシリコンで形成し、前記制御ゲート302(第2電極層)は前記上部誘電体層210上に位置し主に低い抵抗値を有するようにポリシリコンと金属シリコン系化合物より構成されている。また、前記上部誘電体層210は高い容量を得るため酸化膜-窒化膜-酸化膜(ONO)で形成する。【0006】次に、周辺回路部(B部分)を調べると、通常のCMOS工程よりなる構造としてP型半導体基板100上にP型不純物領域(Pウェル)102とN型不純物領域(Nウェル)101が形成されている。前記CMOSのN型トランジスタはP型不純物領域(Pウェル)102に高濃度のN型不純物領域104をセル配列部と同時に形成させてソースとドレインの役割を果たすようにする。反面、CMOSのP型トランジスタはN型不純物領域(Nウェル)101に高濃度のP型不純物領域105を形成させてソースとドレインの役割を果たすようにする。かつ、周辺回路部のN型トランジスタはフィールド酸化膜200と前記フィールド酸化膜200の下部に位置する高濃度のP型不純物領域103を利用して電気的に絶縁されており、P型トランジスタは前記フィールド酸化膜200のみで絶縁されている。また、前記周辺回路部のトランジスタのゲート電極302はゲート酸化膜202を媒介としてセル配列部の第2電極層と同一な膜より構成されている。」カ.周知例3:特開平09-167497号公報本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平09-167497号公報には、「プログラム可能および変換可能不揮発性メモリアレイ」(発明の名称)に関して、図面とともに、次の記載がある。・「【0009】不揮発性メモリアレイは,P-ウェルに入れられ,P-ウェルは深いN-ウェルにいれられる。二つのウェルはメモリアレイを集積回路基板および他の集積回路から分離する。同時に,深いN-ウェルは不揮発性メモリアレイに対して形成され,深いN-ウェルが論理回路の高電圧P-チャネルトランジスタのために形成される。同時に,P-ウェルが不揮発性メモリアレイに対して形成され,P-ウェルは低電圧のN-チャネルトランジスタのために形成される。【0010】0Vにおける制御ゲートと集積回路基板により,深いN-ウェルは,消去の間に不揮発メモリのソース/ドレイン拡散およびP-ウェルへおおよそ+16Vの正電圧の印加を可能にする。これに対して,0Vの基板により,より小さい正の消去電圧(おおよそ+10V)がソース/ドレイン拡散およびP-ウェルに印加され,そして負の消去電圧(おおよそ-6V)制御ゲートに印加される。これらの電圧の印加は,メモリアレイのセルがソース/ドレイン拡散とｐ-ウェルの間のｐ-n接合に電界-プレートストレス生じることなしに消去されることを可能にする。【0011】語“ウェル”は,ここでは,半導体基板に形成された比較的に大きい拡散領域を表す。そのような拡散領域は,時により“ウェル”,“タンク”,もしくは“桶”と呼ばれる。“ウェル”,“タンク”,もしくは“桶”は一般的には,能動回路素子の拡散領域およびチャネルを含むように充分に大きい。【0012】プロセスは,先行技術の紫外線消去可能X-タイプアレイのそれらに類似のサイズと構造をもつセルの行と列をもつメモリアレイを結果的にもたらし,そして同一チップ上に高および低電圧論理回路を含む。最終装置は,論理トランジスタと高密度フラッシュEPROM回路をもつメモリを結びつけ,双方に共に紫外線消去可能EPROM構造に対する容易な製造方法で形成される。」・「【0024】図1の装置を作成する方法は,図2および図3-図13を参照して記述される。方法の記述は,セル10のX-セルアレイの形成および同一チップ上の論理回路の高電圧P-チャネルトランジスタHVPTおよび低電圧N-チャネルトランジスタLVNTの双方を形成するためのプロセスにのみ関係する。論理回路は通常高電圧N-チャネルトランジスタHVNTおよび低電圧P-チャネルトランジスタLVPTを含む一方,N-チャネルトランジスタHVNTおよび低電圧P-チャネルトランジスタLVPTを形成するために使用される付加的ステップは良く知られていて,そのため以下の議論に含まれない。【0025】開始材料は,ｐ+ 基板30のスライス上のｐ-eｐiであり,非常に小さい部分のみが図に示される。ウェハは,おおよそ直径20.32cm(8インチ)であり,図2に示される部分はそのウェハのごく小さい部分である。約400オングストローム(Å)のパッド酸化物POが表面に成長される。【0026】図3および4を参照すると,次のプロセスを使用して深いN-ウェル31が基板30に形成される。深いN-ウェル31はフォトレジストPRでパターン化される。メモリセル10が形成されるべき領域の注入領域の長さおよび幅は,大きさが,例えば,行のようなメモリアレイ1もしくはサブアレイを順番に入れるP-ウェル33を入れるのに充分な大きさでなければならない。高電圧P-チャネルトランジスタHVPTが形成されるべき領域の各注入領域の長さと幅は,大きさがそのトランジスタHVPTの各々のソース12およびドレイン13を入れるのに充分に大きくなければならない。N-ウェル31の注入は,それから,このましくは約4.0×1012イオン/cm2 のドーズ量で約80KeVのエネルキーレベルのリンPを用いて導電体化される。フォトレジストがそれから取り去られる。N-ウェル31のドーパントのアニールが,チッソガス中で高温,およそ1200°C,700分間なされ,およそ7μmの深さの接合形成をする。これは,深いN-ウェル領域31の生成を完全にする。注入は,高電圧P-チャネルトランジスタHVPTのチャネル領域を確定する。」 (6)独立特許要件を満たすかどうかの検討のまとめ以上のとおり、引用発明を、前記相違点に係る構成とすることは、当業者が容易に想到できたものである。そして、本件補正発明の効果も、引用発明から、当業者が予期し得たものと認められる。したがって、本件補正発明は、引用発明及び周知慣用の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。 4.小括以上のとおりであるから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。そして、仮に、本件補正が前記特許法第17条の2第4項の規定に適合するとしても、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3.本願発明について 1.本願発明以上のとおり、本件補正(平成23年3月9日に提出された手続補正書による補正)は却下されたので、本願の請求項1?4に係る発明は、平成22年7月26日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?4に記載されたとおりのものであり、そのうち、請求項1に係る発明(以下「本願発明」という。)は、次のとおりである。【請求項1】「多数のセルストリングを含む多数のセルブロックと、前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタから構成された多数のXデコーダとを含むNANDフラッシュメモリ素子において、前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際に、当該消去ブロックにおける前記Xデコーダ内の前記高電圧トランジスタのウエルに漏洩防止電圧として負の電圧を印加することを特徴とするNANDフラッシュメモリ素子の消去方法。」 2.引用文献の記載と引用発明 (1)引用文献の表示引用文献1:特開平08-287696号公報引用文献2:特開平06-163926号公報引用文献3:特開2002-245785号公報 (2)引用文献の記載と引用発明引用文献1及び引用文献2の記載と引用発明については、前記「第2.平成23年3月9日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定」の「3.独立特許要件を満たすかどうかの検討」の「(3)引用文献の記載と引用発明」における、「(3-1)引用文献1の記載」及び「(3-3)引用文献2の記載」の項において摘記し、「(3-2)引用発明」の項において認定したとおりである。そして、本願の原査定の拒絶の理由に「引用文献4」として引用され、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開2002-245785号公報(以下「引用文献3」という。)には、「不揮発性半導体メモリ装置のプログラム方法」(発明の名称)に関して、図面とともに、次の記載がある。・「【0019】図1は、本発明の第1実施形態によるNAND型フラッシュメモリ装置を示す構成図である。メモリ装置はメモリセルアレイ100、行制御回路110、ページバッファ回路120、共通ソースライン制御回路130、そして、ウェルバイアス回路140を含む。メモリセルアレイ100はポケットPウェル領域内に形成され、ポケットPウェル領域はP型半導体基板に形成されるNウェル領域の内部に形成される。NAND型フラッシュメモリ装置のメモリセルアレイはビットライン方向に分離された複数のメモリブロックで構成され、これは米国特許第5,546,341号に“NONVOLATILE SEMICONDUCTORMEMORY”の名称で開示されている。各メモリブロックは対応するポケットPウェル領域に内部に形成される。便宜のために、ただ1つのメモリブロックに対応する構成要素だけを図1に示す。従って、図1のメモリセルアレイはメモリブロックに対応する。【0020】図1を参照すると、メモリセルアレイ100は列に沿って配列された複数のセルストリング又はNANDストリング12からなる。各セルストリング12はストリング選択トランジスタSSTm(m=0,1,2,...,i)を含み、ストリング選択トランジスタSSTmのゲートはストリング選択ラインSSLに連結される。各セルストリング12は、又、接地選択トランジスタGSTmを含み、接地選択トランジスタGSTmのゲートは接地選択ラインGSLに連結される。各セルストリング12のストリング選択トランジスタSSTmのソースと接地選択トランジスタGSTmのドレインとの間には、複数のメモリセル又はフラッシュEEPROMセルMCn(n=0,1,2,...,15)が直列連結される。各セルストリング12のEEPROMセルMCnの制御ゲートは対応するワードラインWLjに各々連結される。各ストリング選択トランジスタSSTmのドレインは対応するビットラインBLmに連結され、各接地選択トランジスタGSTmのソースは共通ソースラインCSLに連結される。ストリング選択ラインSSL、ワードラインWLj、そして、接地選択ラインGSLは行制御回路110に電気的に連結される。」・「【0037】この時、ポケットPウェル領域がマイナス電圧Vfiでバイアスされているので、選択されたワードラインの上の隣接したメモリセルの間に形成される寄生MOSトランジスタのしきい値電圧が、プログラム電圧Vｐgmより高まる。従って、寄生MOSトランジスタはターンオフされ(又は寄生MOSトランジスタを通じた漏洩経路が遮断され)、自己昇圧スキームに従って増加したプログラム禁止のメモリセルの昇圧されたチャンネル電圧は、損失なしに維持される。又、ストリング選択ラインの電圧が隣接したワードラインにプログラム電圧Vｐgmが印加されることに従ってバウンシングしても、ストリング選択トランジスタはシャットオフ状態に維持される。これはストリング選択トランジスタSSTmのしきい値電圧がポケットPウェル領域にバイアスされたマイナス電圧に従って増加するためである。結果的に、寄生MOSトランジスタ及びストリング選択トランジスタを通じて流れる漏洩電流によるプログラムディスターブが防止される。」 3.対比ア.前記「第2.平成23年3月9日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定」の「2.補正目的の適否」の項における、イ及びウで検討したように、本願発明の「消去ブロック」が、本件補正発明は、「選択された」ものであることを限定するとともに、本願発明が「当該消去ブロックにおける前記Xデコーダ内の前記高電圧トランジスタのウエルに漏洩防止電圧」を「印加する」ものであったが、本件補正発明は、「消去動作」の対象である前記「消去ブロック」に加えて、前記「消去動作」の対象でない「選択されていないセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタのウェル」にも「漏れ防止電圧を印加する」と限定したものである。逆にいえば、本願発明においては、本件補正発明の「消去」対象の「ブロック」が「選択された」ものであるという限定、及び、本件補正発明の「消去動作」の対象でない「選択されていないセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタのウェル」にも「漏れ防止電圧を印加する」という限定が削除されている。イ.加えて、前記「第2.平成23年3月9日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定」の「2.補正目的の適否」の項における、イ、エで検討したように、本願発明は、本件補正発明の「漏れ防止電圧」に相当する「漏洩防止電圧」が「負の電圧」であると限定したものである。ウ.そうすると、前記「第2.平成23年3月9日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定」の「3.独立特許要件を満たすかどうかの検討」の「(4)対比」における検討を踏まえれば、本願発明と引用発明の一致点と相違点は、次のとおりとなる。《一致点》「多数のセルストリングを含む多数のセルブロックと、前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタから構成された多数のXデコーダとを含むNANDフラッシュメモリ素子において、前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際に、当該消去ブロックにおける前記Xデコーダ内の前記高電圧トランジスタの素子形成領域に漏洩防止電圧を印加することを特徴とするNANDフラッシュメモリ素子の消去方法。」《相違点》本願発明は、当該消去ブロックにおける前記Xデコーダ内の前記高電圧トランジスタの「ウエルに漏洩防止電圧として負の電圧」を印加するのに対して、引用発明は、メモリセル部のNウェル、Pウェルとは分離されている前記トランスファゲート用トランジスタの「P型基板の電位をVss」とする点。 4.相違点についての判断ア.引用発明は、「選択しなかったブロックのトランスファーゲート用トランジスタを、等価的に、ソース電位を0V、ゲート電圧を-0.7V、P型基板を-0.7Vにした状態にしてカットオフ特性を向上させることで、前記選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止してメモリセルの誤消去を防止する」ために、「メモリセル部のNウェル、Pウェルとは分離されている前記トランスファゲート用トランジスタのP型基板の電位をVssと」するものである。また、引用発明の「トランスファーゲート用トランジスタ」は、「前記トランスファゲート用トランジスタのP型基板」を素子形成領域としており、引用例1の図1における記号は「トランスファーゲート用トランジスタ」がMOSトランジスタであることを示しているから、NチャンネルMOSトランジスタであることは、明らかである。イ.ここで、NチャンネルMOSトランジスタは、その基板電位が負になると、その閾値が上昇することは、技術常識である。要すれば、 a.特開平03-273665号公報の、第4図、第3頁下右欄第9?14行、第4頁下右欄第17?20行、及び、第5頁上右欄第1?4行、 b.和田佳樹、他5名、“ボディバイアス可変形SOI-CMOSドライバー回路”、電子情報通信学会技術研究報告ED97-52?64、社団法人電子情報通信学会、1997年6月20日、Vol.97、No.107、p.23?29における、p.25の図3、 c.原田友親、他1名、“バックゲートバイアス制御発振器(BG-VCO)を用いたCMOS PLLクロックパルス発生器”、電子情報通信学会技術研究報告ICD2001-65?78、社団法人電子情報通信学会、2001年8月24日、Vol.101、No.266、p.9?14における、p.11の図2、をそれぞれ参照のこと。そして、MOSトランジスタの閾値が上昇すれば、そのカットオフ特性が向上することも、技術常識である。ウ.さらに、引用文献3には、前記「(2)引用文献の記載と引用発明」の項において摘記したように、「NAND型フラッシュメモリ装置」において、「ポケットPウェル領域内に形成され」たMOSトランジスタ、すなわち、NチャンネルMOSトランジスタに関して、当該NチャンネルMOSトランジスタの素子形成領域である「ポケットPウェル領域」を「マイナス電圧」で「バイアス」することによって、当該NチャンネルMOSトランジスタの「しきい値電圧」を「増加」させ、当該NチャンネルMOSトランジスタを「シャットオフ状態に維持」させること、が記載されている。エ.してみれば、引用発明において、「選択しなかったブロックのトランスファーゲート用トランジスタを、等価的に、ソース電位を0V、ゲート電圧を-0.7V、P型基板を-0.7Vにした状態」にさせるために「メモリセル部のNウェル、Pウェルとは分離されている前記トランスファゲート用トランジスタ」の素子形成領域の「電位をVssと」することに代えて、前記「メモリセル部のNウェル、Pウェルとは分離されている前記トランスファゲート用トランジスタ」の素子形成領域の電位を、実際に「-0.7V」に設定するとともに、「選択しなかったブロックのトランスファーゲート用トランジスタ」のソース電位を0V、ゲート電圧を-0.7Vに実際に設定することで、「選択しなかったブロックのトランスファーゲート用トランジスタの導通を防止してメモリセルの誤消去を防止する」ことは、当業者であれば、当然になし得たものと認められる。オ.そして、引用発明は、「選択されたブロック」と「選択しなかったブロック」の両方について前記「P型基板」の「電位をVssと」するのであるから、前記「第2.平成23年3月9日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定」における「3.独立特許要件を満たすかどうかの検討」の「(5)相違点についての判断」の項において、ア?ウで検討したと同じ理由により、上記のように、前記「メモリセル部のNウェル、Pウェルとは分離されている前記トランスファゲート用トランジスタ」の素子形成領域の電位を実際に「-0.7V」に設定するとき、「選択されたブロック」についても、「選択しなかったブロック」についても、「メモリセル部のNウェル、Pウェル」とは独立した前記「複数のトランスファーゲート用トランジスタ」という周辺回路の領域形成用のウェルの「電位」を実際に「-0.7V」に設定することは、当業者が容易に想到し得たものと認められる。カ.以上のア?オから、引用発明において、「トランスファゲート用トランジスタ」を「メモリセル部のNウェル、Pウェルとは分離されている」ウェルに形成するとともに、「選択されたブロック」すなわち引用発明の「ブロック消去」の対象「ブロック」について、前記ウェルに漏洩防止電圧として「負の電圧」を印加することは、当業者が容易に想到し得たものと認められる。よって、本願発明は、引用発明、引用文献3に記載の公知技術及び周知慣用の技術に基づいて当業者が容易に発明をすることができたものと認められる。キ.なお、審判請求人は、平成24年1月13日に提出した回答書において、請求項1を、「多数のセルストリングを含む多数のセルブロックと、前記セルブロック内のワードラインに所定の電圧を印加するために多数の高圧トランジスタから構成された多数のXデコーダとを含むNANDフラッシュメモリ素子において、いずれか一つのメモリブロックを消去するための消去動作の際に選択されたセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタのウェルおよび選択されていないセルブロックに対応する前記Xデーコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧として負の電圧を印加することを特徴とするNANDフラッシュメモリ素子の消去方法。」、と補正する用意がある旨を表明している。すなわち、本件補正発明の「漏れ防止電圧」が「負の電圧」であるとする補正案を提示している。しかしながら、前記「第2.平成23年3月9日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定」における「3.独立特許要件を満たすかどうかの検討」における「(5)相違点についての判断」の項、及び、「第3.本願発明について」の「4.相違点についての判断」の項において検討したように、仮に、本願の特許請求の範囲の請求項1が前記補正案のとおりに補正されたとしても、前記補正案の請求項1に係る発明は、引用発明、引用文献3に記載の公知技術及び周知慣用の技術に基づいて当業者が容易に発明をすることができたものと認められる。第4.結言以上のとおり、本願発明は、引用発明、引用文献3に記載の公知技術及び周知慣用の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。よって、結論のとおり審決する。
審理終結日	2012-05-31
結審通知日	2012-06-05
審決日	2012-06-18
出願番号	特願2004-367444(P2004-367444)
審決分類	P 1 8・ 575- Z (G11C) P 1 8・ 121- Z (G11C)
最終処分	不成立
前審関与審査官	外山毅
特許庁審判長	鈴木匡明
特許庁審判官	小野田誠加藤浩一
発明の名称	NANDフラッシュメモリ素子の消去方法
代理人	長谷照一
代理人	神谷牧
代理人	藤田考晴
代理人	上田邦生
代理人	川上美紀

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