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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1265784
審判番号 不服2011-3590  
総通号数 156 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-12-28 
種別 拒絶査定不服の審決 
審判請求日 2011-02-17 
確定日 2012-11-07 
事件の表示 特願2000-569438「ホットエレクトロン注入が減少された大電力RF電界効果トランジスタを製造する方法及びそれから得られる構造」拒絶査定不服審判事件〔平成12年 3月16日国際公開、WO00/14791、平成15年 3月18日国内公表、特表2003-510796〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成11年8月17日(パリ条約による優先権主張外国庁受理1998年9月2日、アメリカ合衆国)を国際出願日とする出願であって、平成22年4月9日付けの拒絶理由通知に対して、同年8月18日に意見書及び手続補正書が提出されたが、同年11月2日付けで拒絶査定がなされた。
これに対し、平成23年2月17日に拒絶査定に対する審判請求がされるとともに手続補正書が提出され、その後、平成24年1月18日付けで審尋がなされ、同年4月24日に回答書が提出された。

第2 平成23年2月17日に提出された手続補正書による補正についての却下の決定
[補正の却下の決定の結論]
平成23年2月17日に提出された手続補正書による補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は、補正前の特許請求の範囲の請求項1ないし16を、補正後の特許請求の範囲の請求項1ないし15と補正するものであり、補正前後の請求項1は各々次のとおりである。

(補正前)
「【請求項1】 信頼性の高い大電力RF側方拡散MOSトランジスタ(LDMOS)を製造する方法であって、
主面を有し、前記主面の上に第1の伝導型のエピタキシャル層を有する前記第1の伝導型の基板を設けるステップと、
前記エピタキシャル層の表面のデバイス領域の周りにフィールド酸化物を形成するステップと、
前記フィールド酸化物を形成した後に、前記表面に第2の伝導型のドーピングされたウェルを形成するステップであって、前記ドーピングされたウェルは、前記LDMOSのドレーンに対して軽くドーピングされたドレーン・ドリフト領域を形成するものであるステップと、
前記ドーピングされたウェルを形成した後に、前記表面において前記ドーピングされたウェルの上にゲート酸化物を形成するステップと、
前記ゲート酸化物を形成した後に、前記ドーピングされたウェルの一部分の上において、前記ゲート酸化物の上にゲートを形成するステップと、
ドーパント・インプラント及び熱的ドライブインにより前記ゲートの下で延在する前記第1の伝導型のチャネル領域を形成するステップと、
前記チャネル領域に前記ゲートと整列する前記第2の伝導型のソース領域を形成すると共に、前記ドーピングされたウェルに前記ゲートから間隔を置くドレーン領域を形成するステップと
を含むことを特徴とする方法。」

(補正後)
「【請求項1】
信頼性の高い大電力RF側方拡散MOSトランジスタ(LDMOS)を製造する方法であって、
主面を有し、前記主面の上に第1の伝導型のエピタキシャル層を有する前記第1の伝導型の基板を設けるステップと、
前記エピタキシャル層の表面のデバイス領域の周りにフィールド酸化物を形成するステップと、
前記フィールド酸化物を形成した後に、前記表面に第2の伝導型のドーピングされたウェルを形成するステップであって、前記ドーピングされたウェルは、前記LDMOSのドレーンに対して軽くドーピングされたドレーン・ドリフト領域を形成するものであるステップと、
前記表面に前記第1の伝導型のシンカー領域を形成し、前記ドーピングされたウェルの表面ドーパント集中を減少させるためにドライブを実行するステップと、
前記ドーピングされたウェルを形成した後に、前記表面において前記ドーピングされたウェルの上にゲート酸化物を形成するステップと、
前記ゲート酸化物を形成した後に、前記ドーピングされたウェルの一部分の上において、前記ゲート酸化物の上にゲートを形成するステップと、
ドーパント・インプラント及び熱的ドライブインにより前記ゲートの下で延在する前記第1の伝導型のチャネル領域を形成するステップと、
前記チャネル領域に前記ゲートと整列する前記第2の伝導型のソース領域を形成すると共に、前記ドーピングされたウェルに前記ゲートから間隔を置くドレーン領域を形成するステップと
を含み、
前記チャネル領域及び前記ソース領域は、少なくとも部分的に前記シンカー領域内に形成されることを特徴とする方法。」

2 本件補正についての検討
(1)新規事項の追加の有無及び補正の目的の適否についての検討
本件補正を整理すると次のとおりである。
[補正事項1]
補正前の請求項1に記載された「ドレーン・ドリフト領域を形成するものであるステップと、 前記ドーピングされたウェルを形成した後に、」を、「ドレーン・ドリフト領域を形成するものであるステップと、 前記表面に前記第1の伝導型のシンカー領域を形成し、前記ドーピングされたウェルの表面ドーパント集中を減少させるためにドライブを実行するステップと、 前記ドーピングされたウェルを形成した後に、」とする。

[補正事項2]
補正前の請求項1に記載された「ドレーン領域を形成するステップとを含む」を、「ドレーン領域を形成するステップとを含み、 前記チャネル領域及び前記ソース領域は、少なくとも部分的に前記シンカー領域内に形成される」とする。

[補正事項3]
補正前の請求項13を削除するとともに、補正前の請求項14?16を、それぞれ請求項13?15として項番号を繰り上げる。

以下、補正事項1ないし3について検討する。
ア 補正事項1について
補正事項1により補正された事項は、本願の願書に最初に添付された明細書(以下「当初明細書」という。また、本願の願書に最初に添付された明細書又は図面をまとめて「当初明細書等」という。)の特許請求の範囲の請求項14、段落【0016】及び図3Bに記載されているから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たしている。

次に補正の目的について検討すると、補正事項1は、補正前の請求項1に係る発明に「前記表面に前記第1の伝導型のシンカー領域を形成し、前記ドーピングされたウェルの表面ドーパント集中を減少させるためにドライブを実行するステップ」を新たに付加するものとなっている。そして、補正前の請求項1においてはシンカー領域について言及されておらず、補正事項1は、補正前の請求項に記載された発明特定事項のいずれの事項の限定でもないから、特許請求の範囲の限定的減縮に該当せず、更に、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
したがって、補正事項1は、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第1号ないし第4号に掲げるいずれの事項を目的とするものにも該当しないから、特許法第17条の2第4項に規定する要件を満たしていない。

イ 補正事項2について
補正事項2により補正された事項は、当初明細書等の段落【0019】及び図3Eに記載されているから、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項2は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。

また、補正事項2は、補正前の請求項1に係る発明の発明特定事項である「チャネル領域」及び「ソース領域」について、「前記チャネル領域及び前記ソース領域は、少なくとも部分的に前記シンカー領域内に形成される」という構成を追加して「前記チャネル領域及び前記ソース領域」を限定する補正であり、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。

ウ 補正事項3について
補正事項3は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たしている。
また、補正事項3が、特許法第17条の2第3項に規定する要件を満たすことは明らかである。

エ まとめ
以上のとおり、本件補正は、上記補正事項1を含むから、特許法第17条の2第4項に規定する要件を満たしていない。しかしながら、仮に、本件補正が、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正であるとした場合に、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について、以下において検討する。

(2)独立特許要件について
ア 本件補正後の発明
本件補正後の請求項1に係る発明は、上記「1 本件補正の内容」の「(補正後)」に記載したとおりである。

イ 引用例の記載と引用発明
(ア)引用例1:国際公開第98/11609号
原査定の拒絶の理由で引用された、本願の優先権の主張の日前に外国において頒布された刊行物である国際公開第98/11609号(以下「引用例1」という。)には、「LATELAL DMOS TRANSISTOR FOR RF/MICROWAVE APPLICATIONS」(発明の名称)に関して、FIGS. 1A-1BないしFIG. 4とともに以下の事項が記載されている(下線は当審で付加した。以下同じ。)。

(a)「BACKGROUND OF THE INVENTION
This invention relates generally to semiconductor insulated gate field effect transistors (IGFETS) , and more particularly the invention relates to an IGFET device having a grounded source and applicable for RF/Microwave applications.
IGFET devices such as the lateral DMOS transistor are known to have applicability in RF and microwave applications. One such device is an N-channel transistor formed on a P+ substrate in a P- epitaxial layer. A P+ ground contact is formed in the N+ source region and extends to the substrate. A common contact interconnects the source to the ground contact. The grounded source device is particularly applicable to low side switching applications. However, the cell structure has a large pitch due to the lateral diffusion of the deep P+ Sinker ground contact between the source and channel regions.
The present invention provides a lateral DMOS transistor with reduced cell dimensions (pitch) , increased output power, and reduced output capacitance.」(第1ページ第7?25行)
(「発明の背景
この発明は、概して半導体絶縁ゲート電界効果トランジスタ(IGFETS)に関し、特に、発明は、接地されたソースを有し、RF/マイクロ波の利用に適用できるIGFETデバイスに関する。
横型DMOSトランジスタのようなIGFETデバイスは、RF及びマイクロ波の利用において適用できることが知られている。一例としてP+基板上のP-エピタキシャル層内に形成されたNチャネルトランジスタがある。P+接地コンタクトがN+ソース領域内に形成され、基板へ延長される。共通コンタクトがソースを接地コンタクトに互いに連結する。ソースを接地されたデバイスは、低い側のスイッチの適用に特に利用される。しかしながら、セル構造は、ソースとチャネル領域の間の深いP+シンカー接地コンタクトの横への拡散により大きなピッチを有する。
本発明は、セルの大きさ(ピッチ)を減少し、出力パワーを増加し、そして出力容量を減少させる横型DMOSトランジスタを提供する。」)(合議体にて翻訳。以下同じ。)

(b)「DETAILED DESCRIPTION OF ILLUSTRATED EMBODIMENTS
Referring now to the drawings, Fig. 1A is a plan view of a DMOS transistor in accordance with the prior art, and Fig. 1B is a section view taken along the line B-B of Fig. 1A. The device is formed on a P+ silicon substrate 10 in a surface of a P- epitaxial silicon layer 12. The device includes N+ source region 14 and N+ drain region 16 spaced from the source region, with a P- channel region 18 therebetween. A gate 20 is formed on a silicon oxide layer 22 overlying channel region 18. As shown in the plan view of Fig. 1A, a metal contact 24 is made to the source region and a metal contact 26 is made to the drain region.
In accordance with the prior art, a P+ Sinker contact region 28 is formed through the source region 14 and provides a contact to the underlying P+ substrate 10 which in circuit operation is grounded. The metal contact 24 (Fig. 1A) is in contact with both the N+ source region 14 and the P+ Sinker 28 thus providing a contact from the source to the grounded substrate.

Fig. 2 is a plan view of a DMOS transistor in accordance with the present invention. The layout is similar to the layout of Fig. 1A, and like elements have the same reference numerals. However, in this embodiment the Sinker contact 28 to the underlying substrate is aligned with the source contact and metal 24 but spaced beyond the width of the gate 20. Advantageously, the ground contact 28 can be made to a ring (shown by a dotted line) which surrounds the active device cells. By removing the Sinker contact region from between the source and channel regions, the lateral diffusion of the Sinker contact 28 does not affect the pitch of the active portion of the cell structure. ….
Figs. 3A-3D are side views in section taken along the line 3-3 of Fig. 2 and illustrate steps in fabricating the device of Fig. 2. Initially, as shown in Fig. 3A a P+ substrate 40 and P- epitaxial layer 42 are provided as starting material. Alternatively, the substrate and epitaxial layers can be different conductivity types. A deep P+ Sinker Mask and Implant (Boron at 5E15 dose) is performed for source grounding. For a P- or P+ substrate an N- drift region 46 is formed (Arsenic, 5E10-5E12 dose). A thin oxide growth (150 to 1,500Å) 48 followed by silicon nitride deposition (0.05 to 0.2 micron) 50 are formed. An active area mask is formed by etching the nitride where the field oxide 52 will be present. The doped sinker region 44 is driven in at 1,000 - 1,270℃ for 60-800 minutes and the field oxide 52 is grown to a thickness of 0.5 to 3 microns.
Thereafter, as illustrated in Fig. 3B, the nitride and thin oxide are stripped and a bump oxide 54 is grown to a thickness of 0.3 to 1.0 micron to reduce gate to drain capacitance. Thereafter the oxide is etched over all regions where contacts will be formed, including the source, body, and drain. A deep P+ Mask and Boron Implant (Boron, 1E15 - 5E15) 56 is typically used to eliminate parasitic bipolar transistor action from the N+ source, P- channel, N- drift region. Following wafer cleaning and gate oxidation (100 to 700 Å) and polysilicon deposition (0.1 to 0.4 micron) the polysilicon gate 58 is formed by etching.
Referring to Fig. 3C, channel doping Boron, 1E13 to 5E14 dose) creates the channel region after drive-in of the channel doping laterally under the gate (950 to 1,150℃, 60 minutes to 800 minutes), …. An N+ doping Mask then exposes all regions which will be N+ (drain contact, gate contact, source region) and covers the P+ regions (P+ Sinker, P body) . N+ doping (arsenic or phosphorous, 1E15 to 1E16 dose) then forms the drain region 60 and the source region 62.
Finally, as shown in Fig. 3D, the device is completed by depositing doped glass (nitride/oxide, BPSG, PSG) with optional reflow for planarization prior to etalization and then metal contact deposition and etch to the exposed source, gate and drain contacts. 」(第2ページ第23行?第5ページ第1行)
(「図示された実施例の詳細な説明
図面を参照すると、図1Aは、先行技術のDMOSトランジスタの平面図であり、図1Bは、図1AのB-B線に沿った断面図である。デバイスは、P+シリコン基板10上のP-エピタキシャルシリコン層12の表面内に形成される。デバイスは、N+ソース領域14及び該ソース領域から離れたN+ドレイン領域16を含み、それらの間にP-チャネル領域18を有する。ゲート20はチャネル領域18上に延びるシリコン酸化膜22上に形成される。図1Aの平面図に示されるように、金属コンタクト24はソース領域を作り、金属コンタクト26はドレイン領域を作る。
先行技術では、P+シンカーコンタクト領域28は、ソース領域14を貫通して形成され、そして、下にあり、回路動作で接地されるP+基板10へのコンタクトとなる。金属コンタクト24(図1A)は、N+ソース領域14及びP+シンカー28の両者と接触して、接地された基板へのソースからのコンタクトを提供する。

図2は、本発明におけるDMOSトランジスタの平面図である。レイアウトは図1Aと同様であり、同一要素には同じ参照番号を付す。しかしながら、この実施例では、下にある基板へのシンカーコンタクト28は、ソースコンタクト及び金属24に整列しており、ゲート20の幅だけ離れている。望ましくは、接地コンタクト28は、活性デバイスセルを取り囲む環状のもの(ドット線で示される)として形成される。ソースとチャネル領域の間からシンカーコンタクト領域を除去することにより、シンカーコンタクト28が横方向へ拡散しても、セル構造の活性部分のピッチに影響しなくなる。…。
図3A-3Dは、図2の線3-3に沿った断面図であり、図2のデバイスを製造するステップを説明する。先ず、図3Aに示されるように、P+基板及びP-エピタキシャル層42が開始材料として提供される。あるいはまた、基板とエピタキシャル層は異なる導電型であってもよい。深いP+シンカーマスク及びインプラント(5E15ドーズ量のホウ素)がソースを接地するためになされる。P-又はP+基板に、N-ドリフト領域46が形成される(ヒ素、5E10-5E12ドーズ量)。薄い酸化物の成長したもの(150から1,500Å)が形成され、窒化シリコンの堆積(0.05から0.2ミクロン)が続く。フィールド酸化物52が存在することとなる場所の窒化物をエッチングすることによって、活性領域のマスクが形成される。ドープされたシンカー領域44が1,000-1,270℃で60-800分間ドライブインされて、フィールド酸化物52が厚み0.5から3ミクロン成長される。
その後、図3Bに示されるように、窒化物と薄い酸化物はストリップとされ、ゲートからドレインへの容量を減少させるために、バンプ酸化物54が厚み0.3から1.0ミクロン成長される。その後酸化物は、ソース、ボディ、及びドレインを含むコンタクトが形成されるところのすべての領域上でエッチングされる。N+ソース、P-チャネル、N-ドリフト領域からの寄生バイポーラトランジスタ動作を排除するために、深いP+マスク及びホウ素インプラント(ホウ素、1E15-5E15)56が通常は使用される。ウエハクリーニングとゲート酸化(100から700Å)とポリシリコン堆積(0.1から0.4ミクロン)の後、ポリシリコンゲート58がエッチングにより形成される。
図3Cを参照すると、チャネルのドーパントホウ素、1E13から5E14のドーズ量)は、ゲート下方における横方向へのチャネルドーパントのドライブイン後にチャネル領域を形成する(950から1,150℃、60分から800分)、…。N+ドープマスクが、次に、N+(ドレインコンタクト、ゲートコンタクト、ソース領域)となるすべての領域を露出し、P+領域(P+シンカー、Pボディ)を覆う。N+ドーピング(ヒ素又はリン、1E15から1E16のドーズ量)が、次にドレイン領域60とソース領域62を形成する。
最後に、図3Dに示されるように、ドープされたガラス(窒化物/酸化物、BPSG、PSG)を堆積し、金属化前の平坦化のためのリフローを必要に応じて行い、次に金属コンタクトの堆積及びソース、ゲート及びドレインコンタクトを露出するためのエッチングをすることにより、デバイスが完成される。」)

(c)引用例1の上記記載事項(b)及びFIG. 1Bを参照すると、FIG. 1Bにおいて、P- body(P- channel region18、P-チャネル領域18)及びsource region14(ソース領域14)は、少なくとも部分的にP+ Sinker28(P+シンカー28)内に形成されていることが見てとれる。

(d)引用例1のFIG. 3Bにおいて、GATE58(ゲート58)は、N-drift region(N-ドリフト領域)の一部分の上に形成されていることが見てとれる。

(e)引用例1のFIG. 3Cにおいて、右側のN+領域60は、N-drift region(N-ドリフト領域)にGATE(ゲート)から間隔を置いて形成されていることが見てとれる。

(イ)引用発明
引用例1の上記記載事項(b)には、「チャネルのドーパントホウ素、1E13から5E14のドーズ量)は、ゲート下方における横方向へのチャネルドーパントのドライブイン後にチャネル領域を形成する」ことが開示されているから、「ドーパントホウ素をインプラントし、ゲート下方における横方向へのチャネルドーパントのドライブインによりチャネル領域を形成する」ことが明らかである。
したがって、FIG. 2ないしFIGS. 3A-3Dを参酌してまとめると、引用例1には以下の発明(以下「引用発明」という。)が記載されている。

「接地されたソースを有し、RF/マイクロ波の利用に適用できる横型DMOSトランジスタを製造する方法であって、
P+基板及びP-エピタキシャル層42を開始材料として提供し、
深いP+シンカーマスク及びインプラント(5E15ドーズ量のホウ素)をソースを接地するためになし、
P-又はP+基板に、N-ドリフト領域46を形成し、
活性領域のマスクを形成して、ドープされたシンカー領域44をドライブインし、フィールド酸化物52を成長し、
ゲート酸化とポリシリコン堆積の後、ポリシリコンゲート58をエッチングにより形成し、
ドーパントホウ素をインプラントし、ゲート下方における横方向へのチャネルドーパントのドライブインによりチャネル領域を形成し、
N+ドープマスクで、N+(ドレインコンタクト、ゲートコンタクト、ソース領域)となるすべての領域を露出させ、P+領域(P+シンカー、Pボディ)を覆い、次にドレイン領域60とソース領域62を形成する方法。」

ウ 対比
本件補正後の請求項1に係る発明(以下「補正発明」という。)と引用発明とを対比する。
(ア)引用発明の「RF/マイクロ波の利用に適用できる横型DMOSトランジスタ」、「P+」と「P-」、「N-」と「N+」、「活性領域」、及び「ドレイン領域60」は、それぞれ補正発明の「信頼性の高い大電力RF側方拡散MOSトランジスタ(LDMOS)」、「第1の伝導型」、「第2の伝導型」、「デバイス領域」、及び「ドレーン領域」に相当する。

(イ)引用発明の「P+基板及びP-エピタキシャル層42を開始材料として提供し」が、補正発明の「主面を有し、前記主面の上に第1の伝導型のエピタキシャル層を有する前記第1の伝導型の基板を設けるステップ」に相当することは明らかである。

(ウ)引用発明の「『活性領域のマスクを形成して』、『フィールド酸化物52を成長し』」は、補正発明の「前記エピタキシャル層の表面のデバイス領域の周りにフィールド酸化物を形成するステップ」に相当することは明らかである。

(エ)引用発明では、「P-又はP+基板に、N-ドリフト領域46を形成し」、「N+ドープマスクで、N+(ドレインコンタクト、ゲートコンタクト、ソース領域)となるすべての領域を露出させ、P+領域(P+シンカー、Pボディ)を覆い、次にドレイン領域60とソース領域62を形成する」から、FIG. 3A及び3Cも参照すると、引用発明の「N-ドリフト領域46」は、補正発明の「第2の伝導型のドーピングされたウェル」に相当する。
更に、引用発明では、「ドリフト領域46」は「N-」領域であり、「ドレイン領域60」は「N+ドープマスク」で形成されるから、引用発明の「N-ドリフト領域46」は、補正発明の「前記LDMOSのドレーンに対して軽くドーピングされたドレーン・ドリフト領域」にも相当するといえる。
したがって、補正発明と引用発明とは、「前記表面に第2の伝導型のドーピングされたウェルを形成するステップであって、前記ドーピングされたウェルは、前記LDMOSのドレーンに対して軽くドーピングされたドレーン・ドリフト領域を形成するものであるステップ」を含む点で一致する。

(オ)引用発明の「深いP+シンカーマスク及びインプラント(5E15ドーズ量のホウ素)をソースを接地するためになし」は、補正発明の「前記表面に前記第1の伝導型のシンカー領域を形成し」に相当することが明らかである。
更に、引用発明では、「『N-ドリフト領域46を形成し』、『ドープされたシンカー領域44をドライブイン』」する。
したがって、補正発明と引用発明とは、「前記表面に前記第1の伝導型のシンカー領域を形成し、前記ドーピングされたウェルを形成した後に、ドライブを実行するステップ」を含む点で共通している。

(カ)引用発明の「ゲート酸化」は補正発明の「ゲート酸化物を形成するステップ」に相当することが明らかであるから、FIG. 3Bも勘案すると、補正発明と引用発明とは、「前記ドーピングされたウェルを形成した後に、前記表面において前記ドーピングされたウェルの上にゲート酸化物を形成するステップ」と、「前記ゲート酸化物を形成した後に、前記ドーピングされたウェルの一部分の上において、前記ゲート酸化物の上にゲートを形成するステップ」とを含む点で一致する。

(キ)引用発明の「ドーパントホウ素をインプラントし」は補正発明の「ドーパント・インプラント」に相当し、引用発明の「チャネルドーパントのドライブイン」は「熱的ドライブイン」に相当するから、FIG. 3Cも勘案すると、補正発明と引用発明とは、「ドーパント・インプラント及び熱的ドライブインにより前記ゲートの下で延在する前記第1の伝導型のチャネル領域を形成するステップ」を含む点で一致する。

(ク)引用発明では、「ポリシリコンゲート58」を形成し、N+となるすべての領域を露出させ、P+領域を覆い、「ソース領域」を形成するから、FIG. 3Cも勘案すると、補正発明と引用発明とは、「前記チャネル領域に前記ゲートと整列する前記第2の伝導型のソース領域を形成すると共に、前記ドーピングされたウェルに前記ゲートから間隔を置くドレーン領域を形成するステップ」を含む点で一致するといえる。

(ケ)以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
<一致点>
「信頼性の高い大電力RF側方拡散MOSトランジスタ(LDMOS)を製造する方法であって、
主面を有し、前記主面の上に第1の伝導型のエピタキシャル層を有する前記第1の伝導型の基板を設けるステップと、
前記エピタキシャル層の表面のデバイス領域の周りにフィールド酸化物を形成するステップと、
前記表面に第2の伝導型のドーピングされたウェルを形成するステップであって、前記ドーピングされたウェルは、前記LDMOSのドレーンに対して軽くドーピングされたドレーン・ドリフト領域を形成するものであるステップと、
前記表面に前記第1の伝導型のシンカー領域を形成し、前記ドーピングされたウェルを形成した後に、ドライブを実行するステップと、
前記ドーピングされたウェルを形成した後に、前記表面において前記ドーピングされたウェルの上にゲート酸化物を形成するステップと、
前記ゲート酸化物を形成した後に、前記ドーピングされたウェルの一部分の上において、前記ゲート酸化物の上にゲートを形成するステップと、
ドーパント・インプラント及び熱的ドライブインにより前記ゲートの下で延在する前記第1の伝導型のチャネル領域を形成するステップと、
前記チャネル領域に前記ゲートと整列する前記第2の伝導型のソース領域を形成すると共に、前記ドーピングされたウェルに前記ゲートから間隔を置くドレーン領域を形成するステップとを含む方法。」

<相違点1>
「フィールド酸化物」と「第2の伝導型のドーピングされたウェル」それぞれを形成する順序について、補正発明では「前記フィールド酸化物を形成した後」に、「ドーピングされたウェルを形成する」のに対し、引用発明では、「『N-ドリフト領域46を形成し』、『フィールド酸化物52を成長し』」ており、ステップの順序が異なる点。

<相違点2>
「第2の伝導型のドーピングされたウェルを形成するステップ」、及び「『前記第1の伝導型のシンカー領域を形成し』、『ドライブを実行する』ステップ」について、補正発明では、当該「ウェルを形成するステップ」と、「前記表面に前記第1の伝導型のシンカー領域を形成し、前記ドーピングされたウェルの表面ドーパント集中を減少させるためにドライブを実行するステップ」とを含むのに対し、引用発明では、「深いP+シンカーマスク及びインプラント(5E15ドーズ量のホウ素)をソースを接地するためになし、 P-又はP+基板に、N-ドリフト領域46を形成し、 活性領域のマスクを形成して、ドープされたシンカー領域44をドライブインし、フィールド酸化物52を成長し」ている点。

<相違点3>
補正発明では、「前記チャネル領域及び前記ソース領域は、少なくとも部分的に前記シンカー領域内に形成される」ものであるのに対し、引用発明では、少なくともFIG. 3A-3Dに示される断面図においては、チャネル領域及びソース領域62が、P+シンカー領域44内に形成されていない点。

エ 判断
(ア)相違点1について
高耐圧MIS型半導体装置を製造する方法において、低濃度のドレイン・ドリフト領域を形成する前に、フィールド酸化物を形成することは、例えば、下記の周知例1ないし周知例3に記載されているように周知技術である。
そして、DMOSトランジスタが高耐圧トランジスタであることは当業者において知られていることであるから、引用発明において、N-ドリフト領域46を形成する前に、フィールド酸化物52を形成することに、格別の困難性は認められない。
よって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(a)周知例1:特開昭62-274767号公報
・「第3図(a)参照
本発明の方法により高耐圧MOS半導体装置を形成するに際しては、先ず、例えば数10Ωcm程度の比抵抗を有するp^(-)型シリコン基板(p^(-)sub)面に通常の方法によりn型不純物を選択的に導入して…程度のキャリア濃度を有するn^(-)型ウェル1を形成し、例えば通常の選択イオン注入技術と選択酸化技術を用いて素子形成領域21を画定するフィールド酸化膜2とその下部のn型チャネルストッパ3を形成する。」(第4ページ左下欄第3?12行)
・「第3図(d)参照
次いで第2のレジストマスク24でソース形成領域の上部を覆い、ゲート電極5に整合してドレイン側素子形成領域全面にB^(+)を所定の低ドーズ量で浅くイオン注入する。106はB^(+)低濃度注入領域を示す。」(第5ページ左上欄第10?15行)
・「第3図(f)参照
次いで第3のレジストマスク26を除去した後、所定の熱処理を行って前記B^(+)低濃度注入領域106、第1のB^(+)高濃度注入領域107、及び第2のB^(+)高濃度注入領域108を活性化せしめて、前記n^(+)型領領域15内、ゲート電極5に整合し、且つ該領域を反転して…程度のキャリア濃度を有する深さ6000Å程度のp^(+)型ソース領域7を、またドレイン側素子形成領域に、ゲート電極5にチャネル側端部が整合するp^(-)型オフセット領域6、及び前記第3のレジストマスクの開孔25に整合し、…程度のキャリア濃度を有する深さ6000Å程度のp^(+)型ドレイン領域8をそれぞれ形成する。」(第5ページ右上欄第8行?左下欄第1行)

(b)周知例2:特開昭50-11789号公報
・「以下、本発明をpチヤンネルMIS電界効果トランジスタに適用した場合の例をその製造工程にそつて第1図を参照し具体的に述べる。
(a) n型のSi半導体基板1を用意し、…、例えばSi_(3)N_(4)膜Aを形成する。
(b) 膜Aをマスクとして熱酸化処理により他の部分に厚く酸化膜Bを形成する。…。

(d) ソース側の基板表面にホトレジスト膜のマスク3を形成し、ドレイン側の基板表面1dに対してボロンのイオン(B^(+))打ち込みを行い、表面にボロン打ち込み層4をつくる。…
(e) ホトレジスト膜のマスク3を除去し、ドレイン側の前記ボロン打ち込み層4のボロンを基板内に引延し拡散してp^(-)領域5を形成すると同時に露出する基板(ソース・ドレイン)表面に薄い熱酸化膜6を形成する。

(g) 露出する基板表面よりボロンを高濃度に拡散してp^(+)ソース領域8およびp^(+)ドレイン領域9を形成する。」(第2ページ左下欄第3行?右下欄第18行」

(c)周知例3:特開昭52-117081号公報
・「第1図?第7図は、本発明の一実施例であるシリコンゲート構造の高耐圧MOS IC およびその製法を工程順に示す断面図である。
同図を用いて上記の高耐圧MOS IC およびその製法を工程順に詳述する。
(ア) N型シリコン基板1全面を熱酸化して1?1.5 μm程度のフイールド酸化シリコン膜2を形成し、これをフオトエツチングにより選択除去して素子活性領域の基板1表面を露出させる(第1図)。ついで、上記基板1表面を熱酸化して1000Å程度のゲート絶縁膜としての酸化シリコン膜3を形成したのち、…ゲート電極用多結晶シリコン層4を5000Å程度形成する(第2図)。
(イ) 二重拡散形式のドレイン層を形成するために、ドレイン層を形成すべき基板1上を除いた基板1上にフオトレジスト膜5を形成する。このフオトレジスト膜5をマスクとして、基板1上から酸化シリコン膜3を介してドレイン領域の基板1にボロン等のアクセプタ不純物6をイオン注入する(第3図)。…
(ウ) 熱処理を行うことにより、上記不純物6を基板1中に拡散して、…低濃度の第1ドレイン層6aを形成する(第4図)。
(エ) …かつ同一導電型のボロン等の不純物をイオン注入し、しかる後熱処理を行って、前記第1ドレイン層6aよりも浅くしかもそれよりも高濃度の第2ドレイン層7並びにソース層7aを形成する。この際同時に、…(第6図)。

上述したように本発明にかかるシリコンゲート構造の高耐圧MOS IC およびその製法は、下記に述べるような種々の利点を有するものである。
(1) ドレイン領域は、第1ドレイン層6a内にこれよりも高濃度の第2ドレイン層7が内包された構造のいわゆる二重拡散形式のものである。」(第2ページ左上欄第14行?右下欄第18行)

(イ)相違点2について
a 上記<相違点2>を次のように<相違点2-1>及び<相違点2-2>に分けて、以下で検討する。
<相違点2-1>
「第2の伝導型のドーピングされたウェルを形成するステップ」、及び「『前記第1の伝導型のシンカー領域を形成』し、『ドライブを実行する』ステップ」について、補正発明では、当該「ウェルを形成」し、「シンカー領域を形成」し、「ドライブを実行する」、すなわち先に「ドレーン・ドリフト領域を形成」するのに対し、引用発明では、「深いP+シンカーマスク及びインプラント」をなし、「N-ドリフト領域46を形成」し、「シンカー領域44をドライブイン」しており、両者において工程順序が異なる点。
<相違点2-2>
当該「ドライブを実行する」について、補正発明では、「前記ドーピングされたウェルの表面ドーパント集中を減少させるため」に実行するのに対し、引用発明では「ドープされたシンカー領域44をドライブイン」するものの、当該ドライブインが「N-ドリフト領域46の表面ドーパント集中を減少させるため」であるのか明らかでない点。

b 先ず、相違点2-1について検討する。
共通コンタクトによりソース領域と互いに連結されて接地されるとともに、基板内に延長される領域を有する横型DMOSを製造する方法において、先にドレイン・ドリフト領域の形成をし、その後に、当該基板内に延長される領域の形成を行うことは、例えば、下記の周知例4ないし周知例6に記載されているように周知技術である。
引用発明の「シンカー領域44」は、「共通コンタクトによりソース領域と互いに連結されて接地されるとともに、基板内に延長される領域」であるといえるから、引用発明において、ドリフト領域46の形成後にシンカー領域のインプラントとドライブインを行い、補正発明のような工程順序を採用することは当業者であれば容易になし得たことである。
よって、相違点2-1は、当業者が容易になし得た範囲に含まれる程度のものである。

(a)周知例4:特開平9-139438号公報
・「【0019】
【発明の実施の形態】以下、本発明を図に示す実施例について説明する。図1に本発明の一実施例を示す表面電界緩和型LDMOSの断面構成を示す。この図1に示すように、本実施例においては、N型基板1にPウェル16を形成し、その中にNウェル2を形成する2重ウェル構造としており、さらにソース電極10とN型基板1とが同電位になるように構成されている。なお、Nウェル2のドリフト領域は、いわゆるRESURF条件を満たすようにドーパント濃度が設定されている。また、図中の符号で図8、図9に示すものと同一のものは、同一もしくは均等の構成を示している。」
・「【0022】また、ソース領域4を含んでPウェル16に達するベース17が設けられており、Pウェル16からソース側に電流Iを流すようにしている。このことによりチャネル形成部分には電流が一層流れにくくなる。…」
・「【0023】次に、上記した表面電界緩和型LDMOSをCMOSおよびNPNTrとともに、同一基板上に形成した構成を図4に示す。この図4に示すものは、SOI(Silicon On Insulator)構造としたものである。すなわち、N^(+) 基板21b上にN^(- )層(図1のN型基板1に相当する層)21aを形成したN型基板21とP型基板20とをSiO_(2 )等の絶縁膜22を介して貼り合わせた貼り合わせ基板に、トレンチ溝23を形成するとともにその溝内に酸化膜を形成して、素子分離された複数の素子領域を形成し、それぞれの素子領域にLDMOS、CMOS、NPNTrを形成している。
【0024】この図4に示すものの製造方法を、図5、図6に示す工程図を基に説明する。まず、上記した貼り合わせ基板を用意し、それにトレンチ溝23を形成するとともに、その溝内に酸化膜を形成し、さらに多結晶シリコン24を埋設する。なお、この状態ではN型基板21表面に酸化膜25が形成されている。そして、図5(A)に示すように、LDMOSの形成領域にディープN^(+ )層26を形成し、その後、Pウェル16、Nウェル2を形成するためのイオン注入を行い、それらを同時拡散させる。この場合、Pウェルにはボロン(B)、Nウェルには砒素(As)を用い、両者の拡散係数の相違により、Pウェルを深く、Nウェルを浅く形成する。この工程においては、ボロンと砒素の同時拡散を行っているため、それに必要なマスクを1枚のみとすることができる。」
・「【0027】ここで、N_(d) (x)は、単位体積当たりの不純物濃度を表し、xは深さを表し、x_(j )は、Nウェル層2とPウェル層16とのPN接合深さを表す。次に、図5(B)に示すように、CMOSの形成領域にPウェル27、Nウェル28を形成するためのイオン注入を行い、拡散させる。その後、図5(C)に示すように、NPNTrの形成領域にイオン注入を行い、ドライブインしてベース28を形成する。この時、必要であればLDMOS領域にも同様にしてベース17を形成する。
【0028】次に、図6(A)に示すように、LOCOS酸化を行う。この工程により、LDMOSの形成領域にLOCOS酸化膜9が形成される。この後、LDMOSのゲート酸化膜6を形成するために、基板表面の酸化を行う。そして、基板表面にPoly Siを形成し、リンをドープした後、フォトエッチングしてパターニングを行いLDMOSのゲート電極7を形成する。
【0029】この後は、通常の素子形成工程により、LDMOS、CMOS、NPNTrを順次形成していき、最終的に図4に示すものを構成する。なお、LDMOSの形成領域においては、ゲートをマスクとしてNウェル2内にチャネルPウェル8およびソース領域4を拡散形成する。…」

(b)周知例5:特開平5-343675号公報
・「【0001】
【産業上の利用分野】本発明は一般的には電子パワーデバイスに関するものであり、更に詳細には横型二重拡散絶縁ゲート電界効果トランジスタとそれの製造方法に関するものである。」
・「【0009】
【実施例】図1を参照すると、製造工程の初期段階にあるRESURF LDMOSトランジスタ10の断面図が示されている。図示されていないが、通常は端11に隣接して同様なトランジスタが作製される。トランジスタ10は比較的低濃度にドープされた(P-)半導体基板12を含んでいる。基板12上に、薄く比較的低濃度にドープされた(N-)エピタキシャル層14が成長される。エピタキシャル層14は約10,000オングストロームから約20,000オングストロームの範囲にある厚さを有するのが望ましい。層14は基板12上に成長させたエピタキシャル層として説明しているが、層14は別の方法として基板12中へ打ち込みして作製することも可能である。」
・「【0011】次に図3を参照すると、IGFET本体28のための打ち込みエリアを定義するために、第3のマスク(図示されていない)が用いられる。IGFET本体28は(P)ドーパントを打ち込まれた領域を含む。好適実施例ではホウ素が用いられ、約40keVのエネルギー、約1.7×10^(13)原子/cm^(2)から3×10^(13)原子/cm^(2)の範囲にあるドーズで打ち込まれる。この打ち込まれたドーパントは次にドライブインされてIGFET本体28が形成される。この拡散ドライブインは望ましくは約1100℃で、約500-700分間行われる。第3のマスクは次に除去される。
【0012】トランジスタ10の全表面を覆って第3のゲート絶縁体30が成長される。この第3のゲート絶縁体は約200オングストロームから約500オングストロームの範囲にある好適厚さを有する。エッチングが行われて、IGFET本体28の上に厚い絶縁体層26まで広がる薄いゲート絶縁体30が得られる。次にトランジスタ10の全表面を覆って導電性ゲート32が形成される。導電性ゲート32は約3000オングストロームから約5000オングストロームの範囲にある厚さを有することが望ましく、多結晶シリコンを含む。導電性ゲート32は望ましくは約1×10^(21)原子/cm^(3)の濃度を持つようにPOC13をドープされる。導電性ゲート32は次にエッチされ、薄いゲート絶縁体30の上にIGFET本体28を覆うように、また厚い絶縁体層26の上をも覆うように加工される。薄いゲート絶縁体30は導電性ゲート32がIGFET本体28から絶縁されることを保証する。
【0013】製造工程の残る重要な段階が図4に示されている。第4のマスク工程(図示されていない)によってIGFET本体28内部のソース領域34のための打ち込みエリアが定義される。ドレイン領域36の打ち込みは厚い酸化物領域26および27のマージンと揃えて行われる。これらの領域は高濃度に(N)ドーパントを打ち込まれる。好適実施例では砒素が用いられ、約180keVのエネルギー、約4×10^(15)原子/cm^(2)から5×10^(15)原子/cm^(2)の範囲にある好適ドーズで打ち込まれる。次に第4のマスクが剥離される。ソース領域34とドレイン領域36の形成は、それぞれの領域で異なるドーパント濃度が必要であれば独立した工程で行われる。第5のマスク工程(図示されていない)によってバックゲート接続領域38を形成するための打ち込みエリアがIGFET本体28中に定義される。バックゲート接続領域38は高濃度に(P)ドーパントを打ち込まれる。好適実施例ではホウ素が用いられ、約180keVのエネルギー、約2×10^(15)原子/cm^(2)から3×10^(15)原子/cm^(2)の範囲にあるドーズで打ち込まれる。この打ち込まれたドーパントは次にドライブインされ、ソース領域34、ドレイン領域36、そしてバックゲート接続領域38が形成される。この拡散ドライブインは望ましくは約900℃で約90分間行われる。ソース領域34の形成は、ソース領域34とドリフト領域24との間のIGFET本体28内にチャネル領域40を定義する。チャネル領域40のドーパント濃度は、IGFET本体28へ別の打ち込みを行うことによって増大させることができ、それによってデバイス10の特性を向上させることができる。導電性ゲート32はチャネル領域40中の伝導度を制御する。当業者には良く知られた工程によって次にバックゲート接続領域38、ソース領域34、導電性ゲート32、そしてドレイン領域36へ金属コンタクト(図示されていない)が形成される。」

(c)周知例6:特開昭59-117269号公報
・「第3図に示すDMOSトランジスタは、第5図?第9図に基づいて以下に説明するように製造することができる。
出発部材(第5図参照)は、基板10であり、この場合、例えば、…p形導電性シリコン基板である。この基板内に、…のドーピング濃度を有するn形層3を、ヒ素イオンの注入によって形成する。…次に、熱酸化物層8を表面2上に形成し、窒化シリコン層20をこの層上に半導体技術において既知のように形成する。…多結晶シリコン層11をデポジツトする。この層は、…第2のゲート電極の形状に形成される。…
次に、ゲート電極11を熱酸化し(第6図参照)、約0.4μmの厚さを有する酸化シリコン層21を形成する。ホトラツカーマスク22を、ドレイン電極が形成される側に設けた後、ホウ素イオン23を、窒化物層20の覆われていない部分および酸化物層8を経てシリコン内へ注入する。このようにして、イオン注入p形層4が形成される。
ホトラツカーマスク22を除去した後、p形層4を、加熱により、シリコン内をシリコン層11の下側まで、および基板10の内部までさらに拡散させる。その後に、ヒ素イオンの注入によつてソース区域5およびドレイン区域7を形成する(第7図参照)。この場合、酸化物層(…)は、注入マスクとして役立つ。」(第6ページ右下欄第15行?第7ページ右上欄第12行)

c 次に、相違点2-2について検討する。
(c-1)「前記ドーピングされたウェル」の形成、すなわち「ドレーン・ドリフト領域」の形成、及び「『シンカー領域を形成』し、『ドライブを実行する』」ことについて、本願の明細書には、次のように記載されている。
「【0015】
図3A-3Fは、本発明の他の実施態様に従ってLDMOSを製造するステップを示す断面図である。この場合にも、P+シリコン基板40は、デバイス領域の周りに形成されたフィールド酸化物44を伴う1表面上にP-エピタキシャル層42を有する。N-ドリフト領域を形成するときにブランケット拡散を用いるのではなくて、N-ドリフト領域を限定するためにマスクが用いられる。N-ドリフト領域46は、スクリーン酸化物48及び窒化物層50を通ってのN-ウェル・インプラント(砒素40-160KeV、1E11?5E13ドーズ量)によって形成される。
【0016】
図3Bにおいて、P+シンカー52がマスク及びインプラントにより形成され(ホウ素又はBF2,>5E15ドーズ量)、該シンカーは上側グランド・コンタクトでソース接地を提供する。シンカー・ドライブは60分間から800分間にわたる、1000-1270℃である。活性領域の上に500-2,000Åの窒化物層が蒸着されてパターン化される。その後に厚みが0.5-3.0μのフィールド酸化物が成長される。」

(c-2)他方、引用例1の上記「イ (ア)」の記載事項(b)には、「N-ドリフト領域46」の形成、並びに「P+シンカー44」の形成及びドライブインについて、次のように記載されている。
「深いP+シンカーマスク及びインプラント(5E15ドーズ量のホウ素)がソースを接地するためになされる。P-又はP+基板に、N-ドリフト領域46が形成される(ヒ素、5E10-5E12ドーズ量)。薄い酸化物の成長したもの(150から1,500Å)が形成され、窒化シリコンの堆積(0,05から0.2ミクロン)が続く。フィールド酸化物52が存在することとなる場所の窒化物をエッチングすることによって、活性領域のマスクが形成される。ドープされたシンカー領域44が1,000-1,270℃で60-800分間ドライブインされて、フィールド酸化物52が厚み0.5から3ミクロン成長される。」(再掲)

(c-3)本願の明細書に記載された「N-ドリフト領域46」を形成する際の、「N-ウェル・インプラント」の砒素の「ドーズ量1E11?5E13」と、引用例1に記載された「N-ドリフト領域46」を形成する際のヒ素の「ドーズ量5E10-5E12」とは、数値範囲が重なること、及び本願の明細書に記載された「シンカー・ドライブ」の「60分から800分間にわたる、1000-1270℃」と、引用例1に記載された「シンカー領域44」のドライブインの「1,000-1,270℃で60-800分間」とは、両者の条件の数値範囲が重なることを勘案すると、引用例1に記載の技術においても、本願明細書に開示の技術と同様な、シンカー領域44のドライブを行っているから、引用発明は、補正発明の「前記ドーピングされたウェルの表面ドーパント集中を減少させるためにドライブを実行する」という構成を実質的に備えているといえる。

仮に、引用発明が当該構成を実質的に備えているといえないとしても、本願の明細書の発明の詳細な説明には、「前記ドーピングされたウェルの表面ドーパント集中を減少させるため」についての直接的に説明する記載はなく、本願の明細書等全般を精査しても、補正発明の当該構成の技術的意義は記載されていない。
したがって、引用発明において、「ドライブを実行する」について、補正発明のように、「前記ドーピングされたウェルの表面ドーパント集中を減少させるため」に実行するものとすることは、当業者であれば適宜なし得たことである。

(c-4)よって、引用発明において、上記相違点2-2に係る補正発明の構成を採用することは、当業者が容易になし得たことである。

d 以上のとおりであるから、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

(ウ)相違点3について
a ソース接地をするためのシンカー領域を有する横型DMOSトランジスタにおいて、シンカー領域を、チャネル領域及びソース領域が、少なくとも部分的に当該シンカー領域内に形成されるように配置することは、引用例1の上記「イ (ア)」の記載事項(b)及びFIG. 1Bの先行技術のDMOSトランジスタについての説明箇所、並びに下記の周知例7に記載されているように周知技術である。

(a)周知例7:特開平7-50413号公報
・「【0019】
【実施例】図5は、本発明の1つの実施例に基づいて提供されたLDDラテラルDMOSトランジスタ500の断面図である。LDDラテラルDMOSトランジスタ500は、ゲート509、ドリフト領域522及びP+埋込み層501が、ドレイン領域の周囲を取り囲む概ね環状の構造を有する。
【0020】この実施例では、図5に示すように、LDDラテラルDMOSトランジスタ500は、P-基層505上の低濃度にドープされたP-エピタキシャル層512によって形成されている。…」
・「【0022】図5は、Pボディ領域503とP-基層505の間の良好な接続を提供する高濃度P+領域504を示す。もしイオン注入が高濃度P+領域504を形成するために用いられるならば、イオン加速電圧60KeV、ドーズ量10^(15)/cm^(2)以上のボロンの注入が行われる。代わりに、P+領域504は、気体または固体のボロンソースからのP+プレデポジションを用いることによって形成される。Pボディ領域503はLDDラテラルDMOSトランジスタ500の閾値電圧を決定する。Pボディ領域503を形成するために用いられるドーズ量は、イオン加速電圧60KeVでは、閾値電圧に依存して1.0×10^(13)/cm^(2)?9.0×10^(13)/cm^(2)の範囲ないにあるが、ドーズ量は概ね5.0×10^(13)/cm^(2)である。共通N+/Pボディ領域の接合の深さの閾値電圧は、N+ソース領域502とPボディ領域503の間の接合での相互作用によって決定される正味の断面に依存して、0.7Vから3.0Vに変化する。…
【0023】N+ソース領域502及びN+ドレイン領域507は、5.0×10^(15)/cm^(2)またはそれ以上のドーズ量による通常の技術を用いて形成される。…。本発明の以下に述べる利点のために、ドリフト領域は、…」
・「【0025】所望に応じてもうけられるP+領域513(例えばホウ素をドープされた領域)は、ソース-Pボディ間の分路を提供し、Pボディ領域503との良好な接触を提供する。もしP+領域513が提供されなければ、Pボディ領域503は、ソース・ボディ結合520に直接または高濃度P+領域504と共に接触する。トランジスタ500のゲート酸化層510及びゲート509は、通常の方法を用いて形成される。」

・周知例7の図5から、Pボディ領域503及びN+ソース領域502は、少なくとも部分的に高濃度P+領域504内に形成されていることが見てとれる。また、周知例7に記載の「高濃度P+領域504」は補正発明の「シンカー領域」に相当するといえる。

b そして、引用発明においても、そのDMOSトランジスタの製造方法を、シンカー領域の配置として、上記周知技術のような、チャネル領域及びソース領域が、少なくとも部分的に当該シンカー領域内に形成される構造を採用することに格別の困難性も、阻害要因もない。
したがって、引用発明では、チャネル領域の形成及びソース領域62の形成を、いずれもシンカー領域44のドライブイン後に行っているから、引用発明において、上記検討のとおり、シンカー領域の配置として、周知技術のような配置を採用し、補正発明のように、「前記チャネル領域及び前記ソース領域は、少なくとも部分的に前記シンカー領域内に形成される」ものとすることは、当業者であれば当然想到し得たことである。

c よって、相違点3は、当業者が容易になし得た範囲に含まれる程度のものである。

(エ)判断についてのまとめ
以上検討したとおり、相違点1ないし相違点3は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
したがって、補正発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。

オ 独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

3 補正の却下の決定についてのむすび
以上のとおり、本件補正は、特許法第17条の2第4項に規定する要件を満たしておらず、また、仮に当該要件を満たすものであったとしても、同法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものでもあるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
本件補正は上記のとおり却下されたので、本願の請求項1ないし16に係る発明は、平成22年8月18日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし16に記載された事項により特定されるものであり、その請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載された事項により特定されるとおりのものである。

2 引用例の記載と引用発明
原査定の拒絶の理由で引用された、本願の優先権主張の日前に外国において頒布された刊行物である国際公開第98/11609号(引用例1、再掲)には、「LATELAL DMOS TRANSISTOR FOR RF/MICROWAVE APPLICATIONS」(発明の名称)に関して、FIGS. 1A-1BないしFIG. 4とともに上記「第2 2(2)イ(ア)引用例1」に記載した事項が記載されており、引用例1には上記「第2 2(2)イ(イ)引用発明」に記載したとおりの引用発明が記載されている。

3 対比・判断
本願発明は、上記「第2 2 本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
そうすると、上記「第2 2 本件補正についての検討」において検討したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により、特許を受けることができない。

第4 むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-06-18 
結審通知日 2012-06-19 
審決日 2012-06-26 
出願番号 特願2000-569438(P2000-569438)
審決分類 P 1 8・ 572- Z (H01L)
P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 松本 陶子  
特許庁審判長 齋藤 恭一
特許庁審判官 恩田 春香
早川 朋一
発明の名称 ホットエレクトロン注入が減少された大電力RF電界効果トランジスタを製造する方法及びそれから得られる構造  
代理人 特許業務法人 谷・阿部特許事務所  
復代理人 勝本 龍二  
復代理人 濱中 淳宏  

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