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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1266387
審判番号 不服2011-5389  
総通号数 157 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-01-25 
種別 拒絶査定不服の審決 
審判請求日 2011-03-09 
確定日 2012-11-14 
事件の表示 特願2006- 42627「アクティブマトリックス回路基板、この製造方法及びこれを備えたアクティブマトリックスディスプレイ装置」拒絶査定不服審判事件〔平成18年11月 2日出願公開、特開2006-303449〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成18年2月20日(パリ条約による優先権主張2005年4月21日、欧州特許庁、2005年8月31日、大韓民国)の出願であって、平成22年1月15日に手続補正がなされ、同年11月2日付けで拒絶査定がなされ、それに対して、平成23年3月9日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後、平成24年1月30日付けで審尋がなされ、同年4月27日に回答書が提出されたものである。

2.補正の却下の決定
【補正の却下の決定の結論】
平成23年3月9日になされた手続補正を却下する。

【理由】
(1)補正の内容
平成23年3月9日になされた手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1ないし28を、補正後の特許請求の範囲の請求項1ないし15に補正するものであり、補正前後の請求項は、以下のとおりである。

(補正前)
「【請求項1】
第1及び第2のピクセル電極と、
複数のデータラインと、
複数のセレクトラインと、
それぞれが前記データラインのうちの一つに電気的に連結され、前記セレクトラインのうちの互いに隣接した二本のセレクトラインに電気的に連結された複数のピクセル回路と、を備え、
前記各ピクセル回路は、
ゲート電極が一本のセレクトラインと連結され、ソース/ドレーン電極のうちのいずれか一つが前記データラインと連結された有機薄膜からなる薄膜トランジスタと、
第1の電極は、前記ソース/ドレーン電極のうちの他の一つに連結され、第2の電極は、前記ゲート電極が連結されたセレクトラインに隣接した他のセレクトラインに連結されたストレージキャパシタと、を備え、
前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第2の電極とが、線状の同一構造物であり、
前記第1及び第2ピクセル電極のうちの一つと、前記ストレージキャパシタの第2の電極と、ソース/ドレーン電極のうちのいずれか一つとが一体に、単一層で形成されることを特徴とするアクティブマトリックス回路基板。
【請求項2】
前記各ピクセル回路のゲート電極と、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項1に記載のアクティブマトリックス回路基板。
【請求項3】
前記各ピクセル回路のゲート電極および前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第2の電極とが、線状の同一構造物であることを特徴とする請求項1に記載のアクティブマトリックス回路基板。
【請求項4】
前記各ピクセル回路のゲート電極および前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項3に記載のアクティブマトリックス回路基板。
【請求項5】
前記各ピクセル回路のゲート電極及び前記ピクセル回路の薄膜トランジスタに重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第2の電極とが、線状の同一構造物であることを特徴とする請求項1に記載のアクティブマトリックス回路基板。
【請求項6】
前記各ピクセル回路のゲート電極及び前記ピクセル回路の薄膜トランジスタに重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項5に記載のアクティブマトリックス回路基板。
【請求項7】
前記ソース電極と前記ドレーン電極は、インターデジタルに組み合っていることを特徴とする請求項1乃至6のうちのいずれか一つの項に記載のアクティブマトリックス回路基板。
【請求項8】
前記各ピクセル回路の薄膜トランジスタと、前記隣接した他のピクセル回路のストレージキャパシタは、互いに隣接して設けられることを特徴とする請求項1乃至6のうちのいずれか一つの項に記載のアクティブマトリックス回路基板。
【請求項9】
前記各ピクセル回路のセレクトラインは、前記隣接した他のピクセル回路のストレージキャパシタの第2の電極を形成することを特徴とする請求項1乃至6のうちのいずれか一つの項に記載のアクティブマトリックス回路基板。
【請求項10】
第1の基板上に、第1及び第2のピクセル電極、複数のデータライン、複数のピクセル回路のストレージキャパシタの複数の第1の電極、及び前記複数のピクセル回路の薄膜トランジスタの複数のソース及びドレーン電極を形成する段階と、
前記各ソース電極と各ドレーン電極との間に有機薄膜からなる半導体層を形成する段階と、
前記ソース電極、ドレーン電極、前記半導体層及び第1の電極を覆うように絶縁膜を形成する段階と、
前記絶縁膜上に、複数のセレクトライン、前記複数のピクセル回路のストレージキャパシタの複数の第2の電極、及び前記複数のピクセル回路の薄膜トランジスタの複数のゲート電極を形成する段階と、を含み、
前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第2の電極とが、導電性物質で形成される線状の同一構造物であり、
前記第1及び第2ピクセル電極のうちの一つと、前記ストレージキャパシタの第2の電極と、ソース/ドレーン電極のうちのいずれか一つとが一体に、単一層で形成されることを特徴とするアクティブマトリックス回路基板の製造方法。
【請求項11】
前記各ピクセル回路のゲート電極と、前記隣接した他のピクセル回路の第2の電極とが、導電性物質で形成される直線状の同一構造物であることを特徴とする請求項10に記載のアクティブマトリックス回路基板の製造方法。
【請求項12】
前記各ピクセル回路のゲート電極と、前記隣接した他のピクセル回路の第2の電極は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって形成されることを特徴とする請求項10又は11に記載のアクティブマトリックス回路基板の製造方法。
【請求項13】
前記各ピクセル回路のゲート電極と、前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第2の電極とが、線状の同一構造物であることを特徴とする請求項10に記載のアクティブマトリックス回路基板の製造方法。
【請求項14】
前記各ピクセル回路のゲート電極と、前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項13に記載のアクティブマトリックス回路基板の製造方法。
【請求項15】
前記各ピクセル回路のゲート電極と、前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第2の電極は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって形成されることを特徴とする請求項13又は14に記載のアクティブマトリックス回路基板の製造方法。
【請求項16】
前記各ピクセル回路の薄膜トランジスタと重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項10に記載のアクティブマトリックス回路基板の製造方法。
【請求項17】
前記各ピクセル回路の薄膜トランジスタと重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項10に記載のアクティブマトリックス回路基板の製造方法。
【請求項18】
前記各ピクセル回路の薄膜トランジスタと重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第2の電極は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって形成されることを特徴とする請求項16又は17に記載のアクティブマトリックス回路基板の製造方法。
【請求項19】
前記絶縁膜は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって直線上にパターニングされて形成されることを特徴とする請求項10、11、13、14、16及び17のうちのいずれか一つの項に記載のアクティブマトリックス回路基板の製造方法。
【請求項20】
第1及び第2のピクセル電極と、
複数のデータラインと、
複数のセレクトラインと、
それぞれが前記データラインのうちの一つに電気的に連結され、前記セレクトラインのうちの互いに隣接した二本のセレクトラインに電気的に連結された複数のピクセル回路と、
前記各ピクセル回路に電気的に連結され、それぞれが第1のピクセル電極及び第2のピクセル電極を備える複数のディスプレイ素子と、を備え、
前記各ピクセル回路は、
ゲート電極が一本のセレクトラインと連結され、ソース/ドレーン電極のうちのいずれか一つが前記データラインと連結された有機薄膜からなる薄膜トランジスタと、
第1の電極は、前記ソース/ドレーン電極のうちの他の一つに連結され、第2の電極は、前記ゲート電極が連結されたセレクトラインに隣接した他のセレクトラインに連結されたストレージキャパシタと、を備え、
前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第2の電極とが、線状の同一構造物であり、
前記第1及び第2ピクセル電極のうちの一つと、前記ストレージキャパシタの第2の電極と、ソース/ドレーン電極のうちのいずれか一つとが一体に、単一層で形成されることを特徴とするアクティブマトリックスディスプレイ装置。
【請求項21】
前記各ピクセル回路のゲート電極と、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項20に記載のアクティブマトリックスディスプレイ装置。
【請求項22】
前記各ピクセル回路のゲート電極および前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第2の電極とが、線状の同一構造物であることを特徴とする請求項20に記載のアクティブマトリックスディスプレイ装置。
【請求項23】
前記各ピクセル回路のゲート電極および前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項22に記載のアクティブマトリックスディスプレイ装置。
【請求項24】
前記各ピクセル回路のゲート電極及び前記ピクセル回路の薄膜トランジスタに重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第2の電極及び前記隣接した他のピクセル回路の第1のピクセル電極とが、線状の同一構造物であることを特徴とする請求項20に記載のアクティブマトリックスディスプレイ装置。
【請求項25】
前記各ピクセル回路のゲート電極及び前記ピクセル回路の薄膜トランジスタに重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第2の電極及び前記隣接した他のピクセル回路の第1のピクセル電極とが、直線状の同一構造物であることを特徴とする請求項24に記載のアクティブマトリックスディスプレイ装置。
【請求項26】
前記ソース電極と前記ドレーン電極は、インターデジタルに組み合っていることを特徴とする請求項20乃至25のうちのいずれか一つの項に記載のアクティブマトリックスディスプレイ装置。
【請求項27】
前記各ピクセル回路の薄膜トランジスタと、前記隣接した他のピクセル回路のストレージキャパシタは互いに隣接して設けられることを特徴とする請求項20乃至25のうちのいずれか一つの項に記載のアクティブマトリックスディスプレイ装置。
【請求項28】
前記ディスプレイ素子は、電気発色ディスプレイ素子、電気泳動ディスプレイ素子又は液晶ディスプレイ素子であることを特徴とする請求項20乃至25のうちのいずれか一つの項に記載のアクティブマトリックスディスプレイ装置。」

(補正後)
「【請求項1】
第1及び第2のピクセル電極と、
複数のデータラインと、
複数のセレクトラインと、
それぞれが前記データラインのうちの一つに電気的に連結され、前記セレクトラインのうちの互いに隣接した二本のセレクトラインに電気的に連結された複数のピクセル回路と、を備え、
前記各ピクセル回路は、
ゲート電極が一本のセレクトラインと連結され、ソース/ドレーン電極のうちのいずれか一つが前記データラインと連結された有機薄膜からなる薄膜トランジスタと、
第1の電極は、前記ソース/ドレーン電極のうちの他の一つに連結され、第2の電極は、前記ゲート電極が連結されたセレクトラインに隣接した他のセレクトラインに連結されたストレージキャパシタと、を備え、
前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第2の電極とが、線状の同一構造物であり、
前記第1及び第2ピクセル電極のうちの一つと、前記ストレージキャパシタの第2の電極と、ソース/ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、
前記各ピクセル回路のゲート電極及び隣接した他のピクセル回路の第2の電極と、前記各ピクセル回路のソース電極、ドレイン電極、半導体層及び隣接した他のピクセル回路の第1の電極との間に介在されて直線状に形成された絶縁膜を更に備えることを特徴とするアクティブマトリックス回路基板。
【請求項2】
前記各ピクセル回路のゲート電極と、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項1に記載のアクティブマトリックス回路基板。
【請求項3】
前記各ピクセル回路のゲート電極および前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第2の電極とが、線状の同一構造物であることを特徴とする請求項1に記載のアクティブマトリックス回路基板。
【請求項4】
前記各ピクセル回路のゲート電極および前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項3に記載のアクティブマトリックス回路基板。
【請求項5】
前記各ピクセル回路のゲート電極及び前記ピクセル回路の薄膜トランジスタに重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第2の電極とが、線状の同一構造物であることを特徴とする請求項1に記載のアクティブマトリックス回路基板。
【請求項6】
前記各ピクセル回路のゲート電極及び前記ピクセル回路の薄膜トランジスタに重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項5に記載のアクティブマトリックス回路基板。
【請求項7】
前記ソース電極と前記ドレーン電極は、インターデジタルに組み合っていることを特徴とする請求項1乃至6のうちのいずれか一つの項に記載のアクティブマトリックス回路基板。
【請求項8】
前記各ピクセル回路の薄膜トランジスタと、前記隣接した他のピクセル回路のストレージキャパシタは、互いに隣接して設けられることを特徴とする請求項1乃至6のうちのいずれか一つの項に記載のアクティブマトリックス回路基板。
【請求項9】
前記各ピクセル回路のセレクトラインは、前記隣接した他のピクセル回路のストレージキャパシタの第2の電極を形成することを特徴とする請求項1乃至6のうちのいずれか一つの項に記載のアクティブマトリックス回路基板。
【請求項10】
第1の基板上に、第1及び第2のピクセル電極、複数のデータライン、複数のピクセル回路のストレージキャパシタの複数の第1の電極、及び前記複数のピクセル回路の薄膜トランジスタの複数のソース及びドレーン電極を形成する段階と、
前記各ソース電極と各ドレーン電極との間に有機薄膜からなる半導体層を形成する段階と、
前記ソース電極、ドレーン電極、前記半導体層及び第1の電極を覆うように絶縁膜を形成する段階と、
前記絶縁膜上に、複数のセレクトライン、前記複数のピクセル回路のストレージキャパシタの複数の第2の電極、及び前記複数のピクセル回路の薄膜トランジスタの複数のゲート電極を形成する段階と、を含み、
前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第2の電極とが、導電性物質で形成される線状の同一構造物であり、
前記第1及び第2ピクセル電極のうちの一つと、前記ストレージキャパシタの第2の電極と、ソース/ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、
前記絶縁膜は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって直線上にパターニングされて形成されることを特徴とするアクティブマトリックス回路基板の製造方法。
【請求項11】
前記各ピクセル回路のゲート電極と、前記隣接した他のピクセル回路の第2の電極とが、導電性物質で形成される直線状の同一構造物であることを特徴とする請求項10に記載のアクティブマトリックス回路基板の製造方法。
【請求項12】
前記各ピクセル回路のゲート電極と、前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第2の電極とが、線状の同一構造物であることを特徴とする請求項10に記載のアクティブマトリックス回路基板の製造方法。
【請求項13】
前記各ピクセル回路のゲート電極と、前記ゲート電極に連結されたセレクトラインと、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項12に記載のアクティブマトリックス回路基板の製造方法。
【請求項14】
前記各ピクセル回路の薄膜トランジスタと重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項10に記載のアクティブマトリックス回路基板の製造方法。
【請求項15】
前記各ピクセル回路の薄膜トランジスタと重畳されるセレクトラインの部分と、前記隣接した他のピクセル回路の第2の電極とが、直線状の同一構造物であることを特徴とする請求項10に記載のアクティブマトリックス回路基板の製造方法。」

(2)補正事項の整理
(補正事項a)
補正前の請求項1の「前記第1及び第2ピクセル電極のうちの一つと、前記ストレージキャパシタの第2の電極と、ソース/ドレーン電極のうちのいずれか一つとが一体に、単一層で形成される」を、補正後の請求項1の「前記第1及び第2ピクセル電極のうちの一つと、前記ストレージキャパシタの第2の電極と、ソース/ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、前記各ピクセル回路のゲート電極及び隣接した他のピクセル回路の第2の電極と、前記各ピクセル回路のソース電極、ドレイン電極、半導体層及び隣接した他のピクセル回路の第1の電極との間に介在されて直線状に形成された絶縁膜を更に備える」と補正したこと。

(補正事項b)
補正前の請求項10の「前記第1及び第2ピクセル電極のうちの一つと、前記ストレージキャパシタの第2の電極と、ソース/ドレーン電極のうちのいずれか一つとが一体に、単一層で形成される」を、補正後の請求項10の「前記第1及び第2ピクセル電極のうちの一つと、前記ストレージキャパシタの第2の電極と、ソース/ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、前記絶縁膜は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって直線上にパターニングされて形成される」と補正したこと。

(補正事項c)
補正前の請求項12、15、18ないし28を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正したこと。

(3)新規事項追加の有無及び補正の目的の適否についての検討
(3-1)補正事項aについて
補正事項aは、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の【0031】、【0037】ないし【0039】段落及び図3、5、6、8ないし10の記載に基づく補正である。
したがって、補正事項aは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)に規定された新規事項の追加禁止の要件を満たしている。
しかしながら、この補正は、補正前の請求項1に、「前記各ピクセル回路のゲート電極及び隣接した他のピクセル回路の第2の電極と、前記各ピクセル回路のソース電極、ドレイン電極、半導体層及び隣接した他のピクセル回路の第1の電極との間に介在されて直線状に形成された絶縁膜を更に備える」という新たな発明特定事項を追加する補正であり、補正前の請求項1に係る発明の発明特定事項を限定するものでないから、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)第2号に掲げる特許請求の範囲の減縮を目的とするものには該当しない。また、補正事項aが、特許法第17条の2第4項のその他のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
したがって、補正事項aは、特許法第17条の2第4項に規定する要件を満たしていない。

(3-2)補正事項bについて
補正事項bは、補正前の請求項10に係る発明の発明特定事項である「前記ソース電極、ドレーン電極、前記半導体層及び第1の電極を覆うように絶縁膜を形成する段階」について、「前記絶縁膜は、インクジェットプリンティング、スクリーンプリンティング、オフセットプリンティング又はシャドウマスクを通じた蒸着によって直線上にパターニングされて形成される」と限定的に減縮する事項を付加する補正である。
そして、この補正は、当初明細書の【0034】、【0035】段落の記載に基づく補正である。
したがって、補正事項bは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、同法同条第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-3)補正事項cについて
補正事項cは、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。

(3-4)新規事項追加の有無及び補正の目的の適否についてのまとめ
以上、検討したとおりであるから、本件補正は、特許法第17条の2第3号に規定する要件を満たす。
しかしながら、本件補正のうちの補正事項aは、特許法第17条の2第4項に規定する要件を満たしていないから、本件補正は、同法同条同項に規定する要件を満たしていない。

(4)独立特許要件について
(4-1)検討の前提
上記(3-1)において検討したとおり、補正事項aは、特許法第17条の2第4項に規定する要件を満たしていないが、仮に、この補正が、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものであった場合において、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか否かについて、一応検討する。

(4-2)補正後の請求項1に係る発明
本件補正による補正後の請求項1ないし15に係る発明は、本件補正により補正された明細書、請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1ないし15に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項1に係る発明(以下「補正後の発明」という。)は、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正後の請求項1として記載したとおりのものである。
なお、上記2.(1)の補正後の請求項1における「前記第1及び第2ピクセル電極のうちの一つと、前記ストレージキャパシタの第2の電極と、ソース/ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、」は、「前記第1及び第2ピクセル電極のうちの一つと、前記ストレージキャパシタの第1の電極と、ソース/ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、」の誤記であると認められるので、以降、補正後の請求項1を、以下のように認定する。

「【請求項1】
第1及び第2のピクセル電極と、
複数のデータラインと、
複数のセレクトラインと、
それぞれが前記データラインのうちの一つに電気的に連結され、前記セレクトラインのうちの互いに隣接した二本のセレクトラインに電気的に連結された複数のピクセル回路と、を備え、
前記各ピクセル回路は、
ゲート電極が一本のセレクトラインと連結され、ソース/ドレーン電極のうちのいずれか一つが前記データラインと連結された有機薄膜からなる薄膜トランジスタと、
第1の電極は、前記ソース/ドレーン電極のうちの他の一つに連結され、第2の電極は、前記ゲート電極が連結されたセレクトラインに隣接した他のセレクトラインに連結されたストレージキャパシタと、を備え、
前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第2の電極とが、線状の同一構造物であり、
前記第1及び第2ピクセル電極のうちの一つと、前記ストレージキャパシタの第1の電極と、ソース/ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、
前記各ピクセル回路のゲート電極及び隣接した他のピクセル回路の第2の電極と、前記各ピクセル回路のソース電極、ドレイン電極、半導体層及び隣接した他のピクセル回路の第1の電極との間に介在されて直線状に形成された絶縁膜を更に備えることを特徴とするアクティブマトリックス回路基板。」

(4-3)引用刊行物
(4-3-1)特開2002-151522号公報
(4-3-1-1)原査定の拒絶の理由に引用され、本願の優先日前である平成14年5月24日に日本国内で頒布された刊行物である特開2002-151522号公報(以下「引用刊行物1」という。)には、図1ないし3及び41ないし44とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。(以下同様。)

「【0001】
【発明の属する技術分野】本発明は、アクティブマトリクス基板およびその製造方法、ならびに、当該アクティブマトリクス基板を用いた表示装置およびその製造方法に関する。」
「【0004】まず、図43および図44を参照しながら、従来のアクティブマトリクス型表示装置を説明する。図43は液晶表示装置の概略構成を示しており、図44は典型的な液晶パネルの断面構成を示している。
【0005】液晶表示装置は、図43に示されるように、光を空間的に変調する液晶パネル50、液晶バネル内のスイッチング素子を選択的に駆動するためのゲートドライブ回路51、液晶パネル50内の各画素電極に信号を与えるソースドライブ回路52、ゲートドライバ/ソースドライバ53などから構成されている。
【0006】液晶パネル50は、図44に示されるように、ガラスから形成された一対の透明絶縁基板54および55と、これらの基板54および55に挟まれた液晶層(例えばツイステッド・ネマティック液晶層)38と、これらの外側に配置された一対の偏光子56とを備えている。
【0007】基板54の液晶層側面には複数の画素電極114がマトリクス状に配列されており、画素電極114および対向基板55上の共通透明電極36により、液晶層38の選択された部分に所望の電圧を印加することができる。画素電極114は、基板54上に形成された薄膜トランジスタ110および信号配線(不図示)を介してソースドライブ回路52に接続されている。薄膜トランジスタ110のスイッチング動作は、基板54上に形成された走査配線によって制御される。この走査配線は、ゲートドライバ回路51に接続されている。
【0008】一方、基板55の液晶層側の面には、ブラックマトリクス35、カラーフィルタ(R、G、B)、および共通透明電極36が設けられている。
【0009】基板54および基板55の液晶層側は、いずれも配向膜37によって覆われ、液晶層38中には数μm径のスペーサ40が分散されている。
【0010】上述の構成を備えた基板54は、全体として「アクティブマトリクス基板」と称されている。これに対して、基板55は「対向基板」と称されている。
【0011】以下、従来のアクティブマトリクス基板について、その構造を説明する。」
「【0040】本発明の他の目的は、プラスチック基板上に薄膜トランジスタアレイを集積したアクティブマトリクス基板を提供することにある。
【0041】本発明の更に他の目的は、上記アクティブマトリクス基板を用いて製造した表示装置を提供することにある。」
「【0103】
【発明の実施の形態】(第1の実施形態)図1?図3を参照しながら、本発明によるアクティブマトリクス基板の第1の実施形態を説明する。
【0104】まず、図1を参照する。図1は、本実施形態におけるアクティブマトリクス基板100のレイアウト構成を模式的に示した平面図である。
【0105】このアクティブマトリクス基板100は、ポリエーテルスルホン(PES)等のプラスチック材料から形成された絶縁性基板(以下、「プラスチック基板」と称する。)1と、プラスチック基板1上に形成された薄膜トランジスタアレイ構造を備えている。
【0106】プラスチック基板1の上には、複数の走査配線2および信号配線5が互いに直交するように配列されている。走査配線2および信号配線5は、異なるレイヤに属しており、中間レイヤに設けられた絶縁膜によって電気的に絶縁分離されている。図1では、簡明化のため、7本の走査配線2と8本の信号配線5が示されているが、実際には多数の走査配線2および信号配線5が配列されている。
【0107】走査配線2と信号配線5とが交差する領域には、図1において不図示の薄膜トランジスタが形成されている。この薄膜トランジスタを介して信号配線5と電気的に接続される画素電極14が走査配線2を乗り越えるように配置されている。
【0108】次に、図2を参照する。図2は、アクティブマトリクス基板100の表示領域の一部を拡大したレイアウト図であり、同一の画素列に属する2つの画素領域を示している。
【0109】走査配線2を乗り越えるように配置された画素電極14からは、信号配線5に対して平行な方向(Y軸方向)に導電部材9が長く延伸している。導電部材9は薄膜トランジスタ10のドレイン電極として機能するものであり、画素電極14と薄膜トランジスタ10とを電気的に相互接続する。
【0110】本実施形態では、各薄膜トランジスタ10を構成する半導体層が走査配線2に対して自己整合的に形成されており、この半導体層を乗り越えるようにして信号配線5および導電部材(ドレイン電極)9が配置されている。或る任意の薄膜トランジスタ10に接続されるドレイン電極9と、そのドレイン電極9に接続される画素電極14とは、隣接する別々の走査配線2を横切っている。図1および図2に示されている例においては、+Y側から-Y側に向かって走査配線2が選択的に順次駆動される場合、先に選択駆動される走査配線2と交差する位置に画素電極14が配置されており、この画素電極14から延びるドレイン電極9は、その次に選択駆動される走査配線2と交差するように配されている。この場合、画素電極14と、これに重なる走査配線2との間で補助容量が形成される。走査配線の駆動方法は+Y側から-Y側に向かって進行する線順次駆動に限定されず、例えば、+Y側から-Y側に向かって進行するインタレース駆動や、-Y側から+Y側に向かって進行する線順次駆動を採用してもよい。
【0111】次に、図3(a)?(c)を参照する。図3(a)は、図2のA-A’線断面図であり、図3(b)は、図2のB-B’線断面図である。図3(c)は、走査配線2と、その上に位置している薄膜トランジスタ10の半導体層6および7を模式的に示す斜視図である。
【0112】本実施形態の薄膜トランジスタ10は、図3(a)に示されるように、下層レベルから順番に、ゲート電極として機能する走査配線2、ゲート絶縁膜4、真性半導体層6、および、不純物添加半導体層7を含む積層構造を有している。本実施形態の真性半導体層6は、ノンドープのアモルファスシリコンから形成されており、不純物添加半導体層7はリン(P)などのn型不純物が高濃度にドープされたn^(+)微結晶シリコンから形成されている。信号配線5およびドレイン電極9は、それぞれ、コンタクト層として機能する不純物添加半導体層7を介して、半導体層6のソース領域およびドレイン領域と電気的に接続されている。このことから明らかなように、本実施形態では、直線状に延びる信号配線5の一部(走査配線2と交差している部分)が薄膜トランジスタ10のソース電極8として機能している。
【0113】図3(c)に示されるように、半導体層6のうち、ソース領域Sとドレイン領域Dとの間の領域31はチャネル領域として機能し、チャネル領域31の上面には不純物添加半導体層7が存在していない。本実施形態では、チャネルエッチ型のボトムゲート薄膜トランジスタを採用しており、半導体層6のチャネル部の上面は、不純物添加半導体層7を除去する際に、薄くエッチングされている。」
「【0117】本実施形態では、信号配線5、ドレイン電極9、および画素電極14のすべてが1枚の透明電極膜をパターニングすることにより得られた透明導電層から構成され、信号配線5、ドレイン電極9、および画素電極14のすべてが同一レイヤに属している。信号配線5、ドレイン電極9、および画素電極14は、保護絶縁膜11によって覆われ、その上にはカラーフィルタ33が設けられている。」
「【0310】(第10の実施形態)以上の実施形態では、いずれも走査配線を下層レベルに形成し、薄膜トランジスタの半導体層を上層レベルに形成する構成を採用している。この構成のトランジスタは、ゲート電極として機能する走査配線がトランジスタの最下層レベルに位置するため、「ボトムゲート型トランジスタ(逆スタガー型トランジスタ)」と称されている。本実施形態では、ゲート電極として機能する走査配線がトランジスタの最上層の設けられている「トップゲート型トランジスタ(正スタガー型トランジスタ)」を用いてアクティブマトリクス基板を構成する。
【0311】本実施形態のアクティブマトリクス基板1100では、図41(c)および図42(d)に示されるように、走査配線2が、信号配線5、ドレイン電極9、および画素電極14の上層レベルに形成され、これら信号配線5、ドレイン電極9、および画素電極14と交差している。
【0312】また、半導体層6は、信号配線5、ドレイン電極9、および画素電極14の下層レベルに配置されており、信号配線5、ドレイン電極9、および画素電極14によって覆われている。走査配線2の真下には必ずゲート絶縁膜4が存在し、走査配線2と画素電極14との間に補助容量が形成される。
【0313】以下、図41および図42を参照しながら、本実施形態にかかるアクティブマトリクス基板500の製造方法を説明する。
【0314】まず、図42(a)に示すように、プラスチック基板1上に、ノンドープのアモルファスシリコンからなる真性半導体層6、P(リン)等がドープされた不純物添加半導体層7、およびAPC(Ag-Pd-Cｕ:銀合金)からなる反射金属膜96を積層した後、レジストマスク92を形成する。真性半導体層6、不純物添加半導体層7、および反射金属膜96の厚さは、それぞれ、例えば150nm、50nm、150nmである。レジストマスク92は、第1の実施形態の場合と同様に、信号配線5、ドレイン電極9、画素電極14を規定する相対的に厚い部分92aと、信号配線5とドレイン電極9との間の領域を規定する相対的に薄い部分92bとを有している。
【0315】次に、レジストマスク92を用いて、反射金属膜96、不純物添加半導体層7および真性半導体層6を順次エッチングする。図41(a)および図42(b)は、このエッチングが完了した段階の構成を示している。この段階において、薄膜トランジスタ10のチャネル領域はレジストマスク92の相対的に薄い部分92bによって覆われているため、チャネル領域の金属膜96、および不純物添加半導体層7は全くエッチングされていない。すなわち、反射金属膜96において信号配線5となるべき部分とドレイン電極9となるべき部分とは未分離のままである。
【0316】次に、例えば酸素プラズマアッシングなどにより、薄膜トランジスタのチャネル領域を覆っていたレジスト部分92bを除去した後、再び、反射金属膜96、および不純物添加半導体層7のエッチングを行なう。レジストマスク92を除去することより、図41(b)および図42(c)に示される構造を作製することができる。この段階では、図41(b)に示されるように、信号配線5とドレイン電極9との隙間領域において、それらの下層レベルに位置する真性半導体層6が部分的に露出している。
【0317】次に、CVD法を用いて、厚さ400nmのSiN_(x)からなるゲート絶縁膜4、厚さ200nmのAlNd膜を積層した後、第2マスクを用いて、AlNdをパターニングし、図41(b)および図42(d)に示されるように、走査配線2を形成する。
【0318】この後、走査配線2をマスクとするエッチング工程を行ない、走査配線2によって覆われていない領域に位置するゲート絶縁膜4および真性半導体層6を除去する。その結果、図41(c)および図42(e)に示される構造が得られる。このエッチングにより、真性半導体層6のうち、薄膜トランジスタとして機能する部分を除き、信号配線5とドレイン電極9との間の領域に位置していた部分は除去される。なお、画素電極14およびドレイン電極9の下層レベルには、最終的に、画素電極14およびドレイン電極9と同様の形状を有する半導体層6および7が存在し、また、信号配線5の下層レベルにも、信号配線5と同様の形状を有する導体層6および7が存在する。」

(4-3-1-2)引用刊行物1の図41において、「走査配線2」及び「信号配線5」は、直線状に延び、複数形成されていることは明らかである。

(4-3-1-3)引用刊行物1の「【0103】
【発明の実施の形態】(第1の実施形態)図1?図3を参照しながら、本発明によるアクティブマトリクス基板の第1の実施形態を説明する。」
「【0112】本実施形態の薄膜トランジスタ10は、図3(a)に示されるように、下層レベルから順番に、ゲート電極として機能する走査配線2、ゲート絶縁膜4、真性半導体層6、および、不純物添加半導体層7を含む積層構造を有している。・・・本実施形態では、直線状に延びる信号配線5の一部(走査配線2と交差している部分)が薄膜トランジスタ10のソース電極8として機能している。」
「【0310】(第10の実施形態)以上の実施形態では、いずれも走査配線を下層レベルに形成し、薄膜トランジスタの半導体層を上層レベルに形成する構成を採用している。この構成のトランジスタは、ゲート電極として機能する走査配線がトランジスタの最下層レベルに位置するため、「ボトムゲート型トランジスタ(逆スタガー型トランジスタ)」と称されている。本実施形態では、ゲート電極として機能する走査配線がトランジスタの最上層の設けられている「トップゲート型トランジスタ(正スタガー型トランジスタ)」を用いてアクティブマトリクス基板を構成する。
【0311】本実施形態のアクティブマトリクス基板1100では、図41(c)および図42(d)に示されるように、走査配線2が、信号配線5、ドレイン電極9、および画素電極14の上層レベルに形成され、これら信号配線5、ドレイン電極9、および画素電極14と交差している。
【0312】また、半導体層6は、信号配線5、ドレイン電極9、および画素電極14の下層レベルに配置されており、信号配線5、ドレイン電極9、および画素電極14によって覆われている。走査配線2の真下には必ずゲート絶縁膜4が存在し、走査配線2と画素電極14との間に補助容量が形成される。」という記載及び図41、42から、引用刊行物1には、「走査配線2の一部がゲート電極として機能し、「直線状に延びる信号配線5」の一部(走査配線2と交差している部分)がソース電極として機能している「薄膜トランジスタ」と「走査配線2」の真下に「ゲート絶縁膜4」が形成され、前記「走査配線2」と「画素電極14」との間に形成された「補助容量」が記載されているものと認められる。

(4-3-1-4)図42(c)からは、2本の走査配線2のうち紙面上方の走査配線2と2個の画素電極14のうち紙面上方の画素電極14とによって形成される「補助容量」に着目すると、当該「補助容量」は、紙面下方の走査配線2の一部がゲート電極として機能する「薄膜トランジスタ」の「ドレイン電極」として機能する「導電部材9」と接続される紙面上方の画素電極14と、紙面上方の走査配線2(すなわち、前記「薄膜トランジスタ」の「ゲート電極として機能する」紙面下方の「走査配線2」に隣接する「走査配線2」)とにより構成されていることが見て取れる。

(4-3-1-5)引用刊行物1の「【0317】次に、CVD法を用いて、厚さ400nmのSiNxからなるゲート絶縁膜4、厚さ200nmのAlNd膜を積層した後、第2マスクを用いて、AlNdをパターニングし、図41(b)および図42(d)に示されるように、走査配線2を形成する。
【0318】この後、走査配線2をマスクとするエッチング工程を行ない、走査配線2によって覆われていない領域に位置するゲート絶縁膜4および真性半導体層6を除去する。・・・」という記載から、「ゲート絶縁膜4」は、「走査配線2」の真下のみに形成されていることは明らかである。

(4-3-1-6)引用刊行物1の「【0006】液晶パネル50は、図44に示されるように、ガラスから形成された一対の透明絶縁基板54および55と、これらの基板54および55に挟まれた液晶層(例えばツイステッド・ネマティック液晶層)38と、これらの外側に配置された一対の偏光子56とを備えている。」
「【0008】一方、基板55の液晶層側の面には、ブラックマトリクス35、カラーフィルタ(R、G、B)、および共通透明電極36が設けられている。」
「【0010】上述の構成を備えた基板54は、全体として「アクティブマトリクス基板」と称されている。これに対して、基板55は「対向基板」と称されている。
【0011】以下、従来のアクティブマトリクス基板について、その構造を説明する。」
「【0041】本発明の更に他の目的は、上記アクティブマトリクス基板を用いて製造した表示装置を提供することにある。」という記載から、引用文献1の実施形態に記載された各「アクティブマトリクス基板」は、「共通透明電極36が設けられ」た「対向基板」と称される「基板55」とともに「液晶パネル50」を構成することは明らかである。

(4-3-1-7)そうすると、引用刊行物1には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。

「画素電極14が形成されたアクティブマトリクス基板と、
共通透明電極が形成された対向基板と、
から構成される液晶表示パネルであって、
前記アクティブマトリクス基板は、
画素電極14と、
直線状に延びる複数の信号配線5と、
直線状に延びる複数の走査配線2と、
前記走査配線2の一部がゲート電極として機能し、前記信号配線5の一部(前記走査配線2と交差している部分)がソース電極として機能している薄膜トランジスタであって、前記画素電極14から延伸した導電部材9が、前記薄膜トランジスタのドレイン電極として機能し、前記導電部材9は、前記画素電極14と前記薄膜トランジスタとを電気的に相互接続している薄膜トランジスタと、
前記走査配線2と前記画素電極14との間に形成された補助容量であって、前記薄膜トランジスタのドレイン電極として機能する導電部材9と電気的に相互接続している前記画素電極14と前記薄膜トランジスタのゲート電極として機能する前記走査配線2に隣接する前記走査配線2とから形成され、前記走査配線2の真下にのみゲート絶縁膜4が形成された補助容量を備え、
前記薄膜トランジスタを構成する半導体層6は、前記信号配線5、ドレイン電極として機能する前記導電部材9、および前記画素電極14の下層レベルに配置されている、
液晶表示パネル。」

(4-3-2)特表2003-508807号公報
原査定の拒絶の理由に引用され、本願の優先日前である平成15年3月4日に日本国内で頒布された刊行物である特表2003-508807号公報(以下「引用刊行物2」という。)には、図3とともに、以下の事項が記載されている。

「【0002】
(発明の分野)
本発明は、トランジスタの設計に関し、より詳細には、電子ディスプレイをアドレス指定するための、プリントされた有機トランジスタの設計に関する。」
「【0009】
(発明の要旨)
本開示において、新規なトランジスタの設計を含むピクセルのレイアウトについて詳述する。この新規な設計を用いれば、各ピクセルを駆動する際に大量の電流を必要とする特定の種類のディスプレイにおいてバックプレーンを作成し、アクティブマトリクスバックプレーンの使用を可能にする別の処理方式を可能にすることができるようになる。
【0010】
一局面において、本発明は、複数のピクセルを含む電子ディスプレイと共に用いられるトランジスタを特徴とする。上記トランジスタは、基板と、ゲート電極および上記ゲート電極と接触するゲート誘電体と、半導体層と、ピクセル電極および上記半導体層と接触するデータ線電極とを含む。上記ピクセル線電極および上記データ線電極はチャネルを規定し、上記チャネルは、上記ピクセル線電極と上記データ線電極との間の距離として規定される長さ(約10ミクロンより大きく、好適には約25ミクロン)を有する。
【0011】
一実施形態において、上記ゲート電極は上記基板に隣接し、上記ゲート誘電体は上記ゲート電極に隣接し、上記半導体層は上記ゲート誘電体に隣接し、上記ピクセル線電極および上記データ線電極は上記半導体層に隣接する。別の実施形態において、上記ゲート電極は上記基板に隣接し、上記ゲート誘電体は上記ゲート電極に隣接し、上記ピクセル線電極および上記データ線電極は上記ゲート誘電体に隣接し、上記半導体は上記ピクセル線電極および上記データ線電極に隣接する。さらに別の実施形態において、上記ピクセル線電極および上記データ線電極は上記基板に隣接し、上記半導体層は上記ピクセル線電極および上記データ線電極に隣接し、上記ゲート誘電体は上記半導体層に隣接し、上記ゲート電極は上記ゲート誘電体に隣接する。さらに別の実施形態において、上記半導体層は上記基板に隣接し、上記ピクセル線電極および上記データ線電極は上記半導体層に隣接し、上記ゲート誘電体は上記半導体層に隣接し、上記ゲート電極は上記ゲート誘電体に隣接する。
【0012】
一実施形態において、上記ピクセル電極は、上記トランジスタのソース電極およびドレイン電極から選択された1つの電極である。一実施形態において、上記ピクセル線電極および上記データ線電極は内部ディジタル構造である。一実施形態において、上記データ線電極は上記ディスプレイのデータ線を含む。
【0013】
別の実施形態において、上記ピクセル線電極および上記データ線電極は、両者の間に螺旋形状を規定するように構成される。別の実施形態において、上記ピクセル線電極および上記データ線電極は、非直線形状であるトランジスタチャネルを規定する。一実施形態において、上記トランジスタは電界効果トランジスタである。
【0014】
一実施形態において、上記半導体層は有機半導体層を含む。例えば、上記半導体層は、レジオレギュラー ポリ(ｒegiｏｒegｕlaｒ ｐｏlｙ)(3-ヘキシル チオフェン)、ポリチオフェン、ポリ(3-アルキルチオフェン)、アルキル置換したオリゴチオフェン、ポリチエニレンビニレン(ｐｏlｙｔhienｙleneｖinｙlene)、ポリ(パラ-フェニレンビニレン(ｐｏlｙ(ｐaｒa-ｐhenｙleneｖinｙlene))およびこれらのポリマーをドープしたもの、ならびにアルファ-ヘキサチエニレンなどのオリゴマー半導体を含み得る。
【0015】一実施形態において、スクリーンプリント、ステンシルプリント、インクジェットプリント、フレキソ-グラビアプリントおよびオフセットプリントから選択された堆積技術によって寸法Lの値が規定された場合、上記チャネルの形状から所定のW/L比が得られる。上記チャネルの形状から、半導体の多数キャリアの導電率に基づいて選択されるW/L比を得ることができる。あるいは、上記チャネルの形状から、半導体の少数キャリアの導電率に基づいて選択されるW/L比も得ることができる。」
「【0053】
図3は、アクティブマトリクスディスプレイ内のピクセル200の従来の設計を示す。この設計において、TFTはピクセル電極に近接している。図3において、ピクセル領域は、ピクセル電極320またはディスプレイ電極320と呼ばれ得る電極によって規定される。図3において、ディスプレイ電極320の左上部分は、TFTのソース120電極である。TFTのドレイン130電極はデータ線330に接続され、TFTのゲート110電極は選択線310に接続される。動作中、ピクセルが表示しようとする情報(「データ」)は、データ線330上の電圧信号として表される。データ線330とピクセル320電極またはディスプレイ320電極との接続は、制御(「選択」)電圧を選択線310に印加することによって達成され、この電圧はゲート110電極に伝えられる。選択線310の電圧は、TFTスイッチを閉じさせて、ドレイン130およびソース120を介してデータ線330信号をディスプレイ電極320に伝えるか、または、TFTを開けさせて、ピクセル電極320またはディスプレイ電極320に全く信号を伝えないかのいずれかである。」

(4-4)対比
(4-4-1)刊行物発明の「画素電極14」及び「対向電極」は、補正後の発明の「第1及び第2のピクセル電極」に相当する。

(4-4-2)刊行物発明の「直線状に延びる複数の走査配線2」、及び「直線状に延びる複数の信号配線5」は、各々補正後の発明の「複数のセレクトライン」及び「複数のデータライン」に相当する。

(4-4-3)刊行物発明の「薄膜トランジスタ」においても、「ゲート電極」が「走査配線2」と連結され、「ソース電極」が「信号配線5」と連結されていることは明らかである。したがって、刊行物発明の「走査配線2の一部がゲート電極として機能し、直線状に延びる」「信号配線5の一部(前記走査配線2と交差している部分)がソース電極として機能している薄膜トランジスタ」と、補正後の発明の「ゲート電極が一本のセレクトラインと連結され、ソース/ドレーン電極のうちのいずれか一つが」「データラインと連結された有機薄膜からなる薄膜トランジスタ」とは、「ゲート電極が一本のセレクトラインと連結され、ソース/ドレーン電極のうちのいずれか一つが」「データラインと連結された」「薄膜トランジスタ」という点で共通する。

(4-4-4)刊行物発明の「薄膜トランジスタのドレイン電極として機能する導電部材9と電気的に相互接続している」「画素電極14」において、「補助容量」の電極として機能する部分は、補正後の発明の「ソース/ドレーン電極のうちの他の一つに連結され」た「第1の電極」に相当し、刊行物発明の「前記薄膜トランジスタのゲート電極として機能する前記走査配線2に隣接する前記走査配線2」において、「補助容量」の電極として機能する部分は、補正後の発明の「ゲート電極が連結されたセレクトラインに隣接した他のセレクトラインに連結された」「第2の電極」に相当する。
したがって、刊行物発明の「補助容量」は、補正後の発明の「ストレージキャパシタ」に相当する。

(4-4-5)刊行物発明の「薄膜トランジスタ」及び「補助容量」から構成される回路は、1つの「信号線5」と互いに隣接した2本の「走査配線2」に接続されているから、補正後の発明の「ピクセル回路」に相当する。また、このような「回路」は、複数個形成されていることは明らかである。

(4-4-6)図42(e)から、刊行物発明の「薄膜トランジスタ」の「その一部がゲート電極として機能」する「走査配線2」と、刊行物発明の「補助容量」に隣接して形成された「補助容量」の電極を構成する「走査配線2」は、直線状の同一構造物であることは明らかである。

(4-4-7)前述のように、刊行物発明の「「画素電極14」において、「補助容量」の電極として機能する部分は、補正後の発明の「第1の電極」に相当する。
また、引用刊行物1の「【0117】本実施形態では、信号配線5、ドレイン電極9、および画素電極14のすべてが1枚の透明電極膜をパターニングすることにより得られた透明導電層から構成され、信号配線5、ドレイン電極9、および画素電極14のすべてが同一レイヤに属している。・・・」という記載から、刊行物発明の「画素電極14」は、「薄膜トランジスタのドレイン電極として機能」する「導電部材9」と一体に、単一層で形成されていることは明らかである。
したがって、刊行物発明の「画素電極14」は、補正後の発明の「ストレージキャパシタの第1の電極と、ソース/ドレーン電極のうちのいずれか一つと」「一体に、単一層で形成され」た「第1及び第2ピクセル電極のうちの一つ」に相当する。

(4-4-8)刊行物発明の「薄膜トランジスタ」の「その一部がゲート電極として機能」する「走査配線2の真下のみに」「形成され」た「ゲート絶縁膜4」は、当該「薄膜トランジスタ」の「その一部がゲート電極として機能」する「走査配線2」及び刊行物発明の「補助容量」に隣接して形成された「補助容量」の電極を構成する「走査配線2」と、刊行物発明の「薄膜トランジスタ」の「ソース電極として機能している」「信号配線5」、「ドレイン電極として機能し」ている「導電部材9」及び「薄膜トランジスタを構成する半導体層6」の間に介在されており、「走査配線2」と同じく「直線状に」形成されていることは明らかである。

(4-4-9)刊行物発明の「液晶表示パネル」は、補正後の発明の「アクティブマトリックス回路基板」に相当する。

(4-4-10)そうすると、補正後の発明と刊行物発明とは、
「第1及び第2のピクセル電極と、
複数のデータラインと、
複数のセレクトラインと、
それぞれが前記データラインのうちの一つに電気的に連結され、前記セレクトラインのうちの互いに隣接した二本のセレクトラインに電気的に連結された複数のピクセル回路と、を備え、
前記各ピクセル回路は、
ゲート電極が一本のセレクトラインと連結され、ソース/ドレーン電極のうちのいずれか一つが前記データラインと連結された薄膜トランジスタと、
第1の電極は、前記ソース/ドレーン電極のうちの他の一つに連結され、第2の電極は、前記ゲート電極が連結されたセレクトラインに隣接した他のセレクトラインに連結されたストレージキャパシタと、を備え、
前記各ピクセル回路のゲート電極と、隣接した他のピクセル回路の第2の電極とが、線状の同一構造物であり、
前記第1及び第2ピクセル電極のうちの一つと、前記ストレージキャパシタの第2の電極と、ソース/ドレーン電極のうちのいずれか一つとが一体に、単一層で形成され、
前記各ピクセル回路のゲート電極及び隣接した他のピクセル回路の第2の電極と、前記各ピクセル回路のソース電極、ドレイン電極、半導体層及び隣接した他のピクセル回路の第1の電極との間に介在されて直線状に形成された絶縁膜を更に備えることを特徴とするアクティブマトリックス回路基板。」である点で一致し、次の点で相違する。

(相違点)補正後の発明の「薄膜トランジスタ」は、「有機薄膜からなる」のに対し、刊行物発明の「薄膜トランジスタ」は、そのような特定がなされていない点。

(4-5)判断
以下、上記相違点について、検討する。
引用刊行物2には、アクティブマトリクスディスプレイにおけるTFT(薄膜トランジスタ)の半導体層として有機半導体層を用いることが記載されているとともに、当該引用刊行物2の【0015】段落には、有機半導体層からなる層をプリント技術を用いて作成することが記載されている。そして、プリント技術を用いることにより、シリコンを材料として用いる場合と比較して、製造工程が簡単にできることは、当業者にとって自明であるから、刊行物発明及び引用刊行物2に記載された発明の両方に接した当業者であれば、製造工程を簡単にすることを目指し、刊行物発明の「薄膜トランジスタ」の「半導体層6」として、引用刊行物2に記載されている「有機半導体層」を用いることにより、補正後の発明のように「有機薄膜からなる薄膜トランジスタ」とすることは、当業者が容易になし得たことである。
よって、上記相違点は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-6)独立特許要件についてのまとめ
以上検討したとおり、補正後の発明と刊行物発明との相違点は、引用刊行物2に記載された発明を勘案することにより、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際、独立して特許を受けることができない。

(5)補正の却下についてのむすび
本件補正は、特許法第17条の2第4項に規定する要件を満たさないものであり、また、仮に、そのような違反がなく、本件補正が特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するとした場合においても、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。
したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成23年3月9日になされた手続補正は上記のとおり却下されたので、本願の請求項1ないし28に係る発明は、平成22年1月15日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1ないし28に記載されている事項により特定されるとおりのものであって、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正前の請求項1として記載したとおりのものである。

4.刊行物に記載された発明
これに対して、原査定の拒絶の理由に引用された刊行物には、上記2.(4-3-1-1)及び(4-3-2)に記載したとおりの事項及び(4-3-1-7)において認定した発明(刊行物発明)が記載されているものと認められる。

5.判断
上記2.(3-1)において検討したとおり、補正後の請求項1は、補正前の請求項1に、「前記各ピクセル回路のゲート電極及び隣接した他のピクセル回路の第2の電極と、前記各ピクセル回路のソース電極、ドレイン電極、半導体層及び隣接した他のピクセル回路の第1の電極との間に介在されて直線状に形成された絶縁膜を更に備える」という新たな発明特定事項を追加したものである。逆に言えば本件補正前の請求項1に係る発明(本願発明)は,補正後の発明から上記新たな発明特定事項をなくしたものである。
そうすると、上記2.(4)において検討したように、補正後の発明が,引用刊行物1及び2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物1及び2に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-06-14 
結審通知日 2012-06-19 
審決日 2012-07-03 
出願番号 特願2006-42627(P2006-42627)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 棚田 一也  
特許庁審判長 北島 健次
特許庁審判官 小野田 誠
西脇 博志
発明の名称 アクティブマトリックス回路基板、この製造方法及びこれを備えたアクティブマトリックスディスプレイ装置  
代理人 村山 靖彦  
代理人 渡邊 隆  
代理人 渡邊 隆  
代理人 村山 靖彦  

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