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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1266398
審判番号 不服2011-18809  
総通号数 157 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-01-25 
種別 拒絶査定不服の審決 
審判請求日 2011-08-31 
確定日 2012-11-14 
事件の表示 特願2005-154962「炭化ケイ素半導体装置」拒絶査定不服審判事件〔平成18年12月 7日出願公開、特開2006-332401〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成17年5月27日の出願であって、平成23年2月18日付けの拒絶理由通知に対して、同年4月19日に手続補正書及び意見書が提出されたが、同年6月22日付けで拒絶査定がなされ、それに対して、同年8月31日に拒絶査定に対する審判請求がなされたものである。

2.本願発明
本願の請求項1を引用する請求項3に係る発明(以下「本願発明」という。)は、平成22年4月19日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1及び3に記載されている事項により特定される以下のとおりのものである。

「【請求項1】
第1導電型の高濃度炭化ケイ素基板表面上に形成され第1導電型の低濃度炭化ケイ素下部堆積膜と、
第1導電型の低濃度炭化ケイ素が残されている第1の領域を有するように前記低濃度炭化ケイ素下部堆積膜内に選択的に形成された第2導電型の高濃度ゲート領域と、
前記第1の領域上に形成され、前記第1の領域の幅未満の幅を持つとともに前記第1の領域よりも高い濃度の第2の領域からなる第1導電型の低濃度ベース領域と第2導電型の低濃度ゲート領域と該第2導電型の低濃度ゲート領域内に形成された第1導電型の高濃度ソース領域とからなる炭化ケイ素上部堆積膜と、
前記上部堆積膜の表面上に形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極と、
前記第1導電型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、
前記第1導電型の高濃度ソース領域及び第2導電型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、
から構成されている炭化ケイ素半導体装置。」
「【請求項3】
前記第2導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第1導電型の埋め込みチャネル領域を有することを特徴とする請求項1又は2に記載の炭化ケイ素半導体装置。」

なお、請求項3は、他の請求項を引用する形式で記載されているので、独立請求項の形式に書き直すと、請求項1を引用する請求項3に係る発明は、次のとおりである。

「第1導電型の高濃度炭化ケイ素基板表面上に形成され第1導電型の低濃度炭化ケイ素下部堆積膜と、
第1導電型の低濃度炭化ケイ素が残されている第1の領域を有するように前記低濃度炭化ケイ素下部堆積膜内に選択的に形成された第2導電型の高濃度ゲート領域と、
前記第1の領域上に形成され、前記第1の領域の幅未満の幅を持つとともに前記第1の領域よりも高い濃度の第2の領域からなる第1導電型の低濃度ベース領域と第2導電型の低濃度ゲート領域と該第2導電型の低濃度ゲート領域内に形成された第1導電型の高濃度ソース領域とからなる炭化ケイ素上部堆積膜と、
前記上部堆積膜の表面上に形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極と、
前記第1導電型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、
前記第1導電型の高濃度ソース領域及び第2導電型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、
から構成され、
前記第2導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第1導電型の埋め込みチャネル領域を有することを特徴とする炭化ケイ素半導体装置。」

3.引用刊行物に記載された発明
(3-1)原査定の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開2000-82812号公報(以下「引用刊行物」という。)には、図1、4?6及び12とともに、以下の事項が記載されている。(なお、下線は、当審において付与したものである。以下、同じ。)

「【0001】
【発明の属する技術分野】本発明は、炭化珪素半導体装置の製造方法に関し、特に絶縁ゲート型電界効果トランジスタ、とりわけ大電力用の縦型パワーMOSFETに関するものである。
【0002】
【従来の技術】本出願人は、プレーナ型MOSFETにおいて、チャネル移動度を向上させてオン抵抗を低減させたものを、特願平9-259076号で出願している。
【0003】このプレーナ型MOSFETの断面図を図12に示し、この図に基づいてプレーナ型MOSFETの構造について説明する。
【0004】炭化珪素からなるn^(+)型半導体基板1は上面を主表面1aとし、主表面の反対面である下面を裏面1bとしている。このn^(+)型半導体基板1の主表面1a上には、基板1よりも低いドーパント濃度を有する炭化珪素からなるn^(-)型エピタキシャル層(以下、n^(-)型エピ層という)2が積層されている。
【0005】n^(-)型エピ層2の表層部における所定領域には、所定深さを有するp^(-)型ベース領域3が形成されている。このp^(-)型ベース領域3はB(ボロン)やAl(アルミニウム)をドーパントとして形成されている。また、p^(-)型ベース領域3の表層部の所定領域には、該ベース領域3よりも浅いn^(+)型ソース領域4が形成されている。
【0006】さらに、n^(+)型ソース領域4とn^(-)型エピ層2とを繋ぐように、p^(-)型ベース領域3の表面部にはn^(-)型SiC層5が延設されている。このn^(-)型SiC層5は、エピタキシャル成長にて形成されたものであり、エピタキシャル膜の結晶が4H、6H、3Cのものを用いる。尚、このn^(-)型SiC層5はデバイスの動作時にチャネル形成層として機能する。以下、n^(-)型SiC層5を表面チャネル層という。
【0007】表面チャネル層5はN(窒素)をドーパントに用いて形成されており、そのドーパント濃度は、例えば1×10^(15)cm^(-3)?1×10^(17)cm^(-3)程度の低濃度で、かつ、n^(-)型エピ層2及びp^(-)型ベース領域3のドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。
【0008】表面チャネル層5の上面およびn^(+)型ソース領域4の上面には熱酸化にてゲート酸化膜7が形成されている。さらに、ゲート酸化膜7の上にはゲート電極8が形成されている。ゲート電極8は絶縁膜9にて覆われている。絶縁膜9としてLTO(Low Temperature Oxide)膜が用いられている。その上にはソース電極10が形成され、ソース電極10はn^(+)型ソース領域4およびp^(-)型ベース領域3と接している。また、n^(+)型半導体基板1の裏面1bには、ドレイン電極層11が形成されている。
【0009】このように構成されたプレーナ型MOSFETは、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードで動作するため、導電型を反転させる反転モードのMOSFETに比べチャネル移動度を大きくすることができ、オン抵抗を低減させることができる。」
「【0058】(第1実施形態)図1に、本実施の形態におけるノーマリオフ型のnチャネルタイププレーナ型MOSFET(縦型パワーMOSFET)の断面図を示す。本デバイスは、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。
【0059】図1に基づいて縦型パワーMOSFETの構造について説明する。但し、本実施形態における縦型パワーMOSFETは、上述した図11(当審注:「図12」の誤記と認められる。以下、同じ。)に示すMOSFETとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態における縦型パワーMOSFETのうち、図11に示すMOSFETと同様の部分については同様の符号を付してある。
【0060】図11に示すMOSFETでは、p型ベース領域3を1種類のドーパントを用いて形成していたが、本実施形態では2種類のドーパントを用いて形成している。
【0061】p型ベース領域3は、第1のドーパントとしてのAlがドーピングされて形成されたp^(-)型の領域3aと、ドーパントとしてのBがドーピングされて形成されたp^(+)型の領域3bから構成されている。領域3aは、表面チャネル層5と接しており、接合深さが浅くなっている。領域3bは、表面チャネル層5から離間して形成されており、接合深さが深くなっている。
【0062】つまり、p型ベース領域3のうち、接合深さの浅い領域3aを拡散係数が小さいAlで形成してBの表面チャネル層5への拡散を抑制できるようにすると共に、接合深さの深い領域3bをBで形成して飛程を長くし、ソース領域4の下部に活性化エネルギーの小さなAlと共にBを形成することが可能となる。
【0063】これにより、表面チャネル層5へのBの拡散によるしきい値電圧の変動、接合深さが浅くなることによるパンチスルー発生、及びサージ破壊の防止が図られている。
【0064】なお、p型ベース領域3の接合深さは、図11に示すMOSFETと同等となっている。」
「【0099】(第3実施形態)本実施形態は第1実施形態におけるp型ベース領域3の構造を変更したものである。従って、MOSFETの主な構造は第1実施形態と同様であるため、第1実施形態と異なる部分のみ説明する。
【0100】図4に本実施形態におけるMOSFETの断面図を示す。p型ベース領域3は、Alをドーパントとして形成した領域3a、Bをドーパントとして形成した領域3b、及びソース電極10とのコンタクト用の領域3cを有している。
【0101】領域3aは、表面チャネル層5の下部を含んだ所定領域に形成されている。領域3bは、表面チャネル層5の下部を含まないように形成されており、領域3aよりも接合深さが深くなっている。つまり、領域3bが形成された部分だけ部分的に接合深さが深くなっており、この部分においてp型ベース領域3と半導体基板1との距離が短くなっている。
【0102】従って、この領域3bがディープベース層として働き、この部分における電界強度を高くでき、アバランシェブレークダウンし易くなるようにできる。
【0103】なお、図では示されていないが領域3bは領域3aと部分的にオーバラップしており、領域3Bが単独で形成されている場合よりも活性化率を向上させている。
【0104】次に、このように構成されたMOSFETの製造工程について図5、図6を基に説明する。但し、ここでは第1実施形態と異なる部分についてのみ説明する。
【0105】〔図5(a)に示す工程〕n^(-)型エピ層2の上にLTO膜31を配置したのち、LTO膜31の所定領域を開口させる。そして、LTO膜31をマスクとしてBをイオン注入して領域3bを形成する。このときのイオン注入の条件は第1実施形態と同様ととしている。
【0106】このとき、基板表面から見て、LTO膜31の開口部分が後工程で形成される表面チャネル層5とオーバラップしないようにすると共に、n^(+)型ソース領域4とオーバラップするようにしている。これにより、表面チャネル層5の下部にはBが注入されず、n^(+)型ソース領域4の下部にはBが注入されるようにしている。
【0107】〔図5(b)に示す工程〕活性化アニールを行い、注入されたBイオンを活性化する。このとき、表面チャネル層5の下部にはBが注入された領域3bが形成されないようになっているため、Bの表面チャネル層5への拡散を防止することができる。これにより、しきい値電圧の変動を防止することができる。
【0108】また、n^(+)型ソース領域4の下部にはBが注入されるようにしているため、n^(+)型ソース領域4とn^(-)型エピ層2との間におけるピンチ抵抗を小さくできる。
これのより、サージ耐量を高くすることができる。
【0109】なお、このように、表面チャネル層5の下部に領域3bが形成されないようにすれば表面チャネル層5へのBの拡散を防止できるため、領域3bとn^(-)型エピ層2の表面との間隔が短くなっていてもよいが、領域3bを表面チャネル層5から離間して形成することでより効率的に上記拡散を防止できる。
【0110】〔図5(c)に示す工程〕n^(-)型エピ層2の上にLTO膜32を配置すると共に、LTO膜32の所定領域を開口させたのち、LTO膜32をマスクとしてAlをイオン注入する。このとき、n^(-)型エピ層2の上面から見たときに、LTO膜32の開口部分が深い領域3bを含む大きさとなるようにして、後工程で形成する表面チャネル層5の下方にもイオンが注入されるようにする。
【0111】なお、このときのイオン注入の条件は第1実施形態と同様としている。
【0112】これにより、Alが注入された領域3aが形成される。この領域3aがp型ベース領域3のうち接合深さが浅い部分を構成している。領域3aは、n^(-)型エピ層2の上面から見たときに、領域3bよりも広い範囲で形成される。
【0113】〔図5(d)に示す工程〕LTO膜32を除去したのち、n^(-)型エピ層2の上に不純物濃度が1×10^(16)cm^(-3)以下、膜厚が0.3μm以下の表面チャネル層5をエピタキシャル成長させる。
【0114】〔図6(a)に示す工程〕フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜33を配置し、これをマスクとしてN(窒素)等のn型不純物をイオン注入し、n^(+)型ソース領域4を形成する。このときのイオン注入条件は、第1実施形態と同様としている。
【0115】〔図6(b)に示す工程〕そして、LTO膜33を除去した後、フォトレジスト法を用いて表面チャネル層5の上の所定領域にLTO膜34を配置し、これをマスクとしてp型不純物をイオン注入し、p型ベース領域3上の表面チャネル層5を部分的にp型半導体に反転させる。これにより、後工程で形成されるソース電極10とp型ベース領域3との電気的接続が可能となる。
【0116】この後、図14に示す工程を施せば、本実施形態における縦型パワーMOSFETが完成する。」

(3-2)引用刊行物の図4及び
「【0004】炭化珪素からなるn^(+)型半導体基板1は上面を主表面1aとし、主表面の反対面である下面を裏面1bとしている。このn^(+)型半導体基板1の主表面1a上には、基板1よりも低いドーパント濃度を有する炭化珪素からなるn^(-)型エピタキシャル層(以下、n^(-)型エピ層という)2が積層されている。
【0005】n^(-)型エピ層2の表層部における所定領域には、所定深さを有するp^(-)型ベース領域3が形成されている。このp^(-)型ベース領域3はB(ボロン)やAl(アルミニウム)をドーパントとして形成されている。また、p^(-)型ベース領域3の表層部の所定領域には、該ベース領域3よりも浅いn^(+ )型ソース領域4が形成されている。」
「【0059】図1に基づいて縦型パワーMOSFETの構造について説明する。但し、本実施形態における縦型パワーMOSFETは、上述した図11(当審注:「図12」の誤記と認められる。)に示すMOSFETとほぼ同様の構造を有しているため、異なる部分についてのみ説明する。なお、本実施形態における縦型パワーMOSFETのうち、図11に示すMOSFETと同様の部分については同様の符号を付してある。」
「【0061】p型ベース領域3は、第1のドーパントとしてのAlがドーピングされて形成されたp^(-)型の領域3aと、ドーパントとしてのBがドーピングされて形成されたp^(+)型の領域3bから構成されている。領域3aは、表面チャネル層5と接しており、接合深さが浅くなっている。領域3bは、表面チャネル層5から離間して形成されており、接合深さが深くなっている。」
「【0100】図4に本実施形態におけるMOSFETの断面図を示す。p型ベース領域3は、Alをドーパントとして形成した領域3a、Bをドーパントとして形成した領域3b、及びソース電極10とのコンタクト用の領域3cを有している。
【0101】領域3aは、表面チャネル層5の下部を含んだ所定領域に形成されている。領域3bは、表面チャネル層5の下部を含まないように形成されており、領域3aよりも接合深さが深くなっている。つまり、領域3bが形成された部分だけ部分的に接合深さが深くなっており、この部分においてp型ベース領域3と半導体基板1との距離が短くなっている。」
という記載から、図4に記載されたMOSFETにおいて、「p型ベース領域3」のうち、「p^(+)型の領域3b」は、炭化珪素からなる「n^(-)型エピ層2」が残されている第1の領域を有するように、前記「n^(-)型エピ層2」内に選択的に形成されており、前記第1の領域上には、第2の領域からなる前記「n^(-)型エピ層2」が形成されていることが見て取れる。そして、引用刊行物の「領域3aは、n^(-)型エピ層2の上面から見たときに、領域3bよりも広い範囲で形成される。」(【0112】)という記載から、前記第2の領域の幅は、前記第1の領域の幅未満であることは明らかである。
ここで、前記「n^(-)型エピ層2」のうち、前記「第1の領域」と同じか、それよりも深い部分を「n^(-)型エピ下部層」、前記「第2の領域」と同じか、それよりも浅い部分を「n^(-)型エピ上部層」と定義すると、図4に記載されたMOSFETにおいて、前記「n^(-)型エピ下部層」は、前記「n^(-)型エピ層2」が残されている「第1の領域」を有するように、前記「n^(-)型エピ下部層」内に選択的に形成された「p^(+) 型の領域3b」とから構成され、前記「n^(-)型エピ上部層」は、前記「第1の領域」上に形成され、前記「第1の領域」の幅未満の幅を持つとともに、前記「第1の領域」と同じ濃度の「第2の領域」からなる前記「n^(-)型エピ層2」と「p^(-)型の領域3a」と前記「p^(-)型の領域3a」内に形成された「n^(+ )型ソース領域4」から構成されているものといえる。

(3-3)そうすると、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。

「炭化珪素からなるn^(+ )型半導体基板1と
前記n^(+)型半導体基板1の主表面1a上に積層された炭化珪素からなるn^(-)型エピ層2と、
前記n^(-)型エピ層2の表層部における所定領域に形成され、所定深さを有するp型ベース領域3と、
前記p型ベース領域3の表層部の所定領域に形成され、前記p型ベース領域3よりも浅いn^(+)型ソース領域4と、
前記n^(+)型ソース領域4と前記n^(-)型エピ層2とを繋ぐように、前記p型ベース領域3の表面部に延設され、n^(-)型SiC層からなる表面チャネル層5と、
前記表面チャネル層5の上面及び前記n^(+)型ソース領域4の上面に形成されたゲート酸化膜7と、
前記ゲート酸化膜7の上に形成されたゲート電極8と、
前記n^(+)型ソース領域4及び前記p型ベース領域3と接して形成されたソース電極10と、
前記n^(+)型半導体基板1の裏面1bに形成されたドレイン電極層11と、
から構成される縦型パワーMOSFETであって、
前記p型ベース領域3は、p^(-)型の領域3aとp^(+)型の領域3bから構成され、
前記n^(-)型エピ層2は、n^(-)型エピ下部層及びn^(-)型エピ上部層から構成され、
前記n^(-)型エピ下部層は、前記n^(-)型エピ層2が残されている第1の領域を有するように、前記n^(-)型エピ下部層内に選択的に形成された前記p^(+)型の領域3bとから構成され、
前記n^(-)型エピ上部層は、前記第1の領域上に形成され、前記第1の領域の幅未満の幅を持つとともに、前記第1の領域と同じ濃度の第2の領域からなる前記n^(-)型エピ層2と前記p^(-)型の領域3aと前記p^(-)型の領域3a内に形成された前記n^(+)型ソース領域4とから構成される
縦型パワーMOSFET。」

4.対比
(4-1)刊行物発明の「炭化珪素からなるn^(+)型半導体基板1」は、本願発明の「第1導電型の高濃度炭化ケイ素基板」に相当する。

(4-2)刊行物発明の「炭化珪素からなる」「n^(-)型エピ下部層」と、本願発明の「第1導電型の低濃度炭化ケイ素下部堆積膜」とは、「第1導電型の」「下部」「低濃度炭化ケイ素」という点で共通する。また、刊行物発明の「炭化珪素からなる」「n^(-)型エピ上部層」と、本願発明の「炭化ケイ素上部堆積膜」とは、「上部」「炭化ケイ素」という点で共通する。

(4-3)刊行物発明の「n^(-)型エピ層2が残されている第1の領域」は、本願発明の「第1導電型の低濃度炭化ケイ素が残されている第1の領域」に相当する。

(4-4)刊行物発明の「第1の領域上に形成され、」「第1の領域の幅未満の幅を持つとともに、前記第1の領域と同じ濃度の第2の領域からなる」「n^(-)型エピ層2」と、本願発明の「第1の領域上に形成され、前記第1の領域の幅未満の幅を持つとともに前記第1の領域よりも高い濃度の第2の領域からなる第1導電型の低濃度ベース領域」は、「第1の領域上に形成され、前記第1の領域の幅未満の幅を持つ」「第2の領域からなる第1導電型の低濃度ベース領域」という点で共通する。

(4-5)刊行物発明の「p^(+)型の領域3b」、「p^(-)型の領域3a」及び「n^(+)型ソース領域4」は、各々本願発明の「第2導電型の高濃度ゲート領域」、「第2導電型の低濃度ゲート領域」及び「第1導電型の高濃度ソース領域」に相当する。

(4-6)刊行物発明の「ゲート酸化膜7」、「ゲート電極8」、「ドレイン電極層11」及び「ソース電極10」は、各々本願発明の「ゲート絶縁膜」、「ゲート電極」、「ドレイン電極」及び「ソース電極」に相当する。

(4-7)刊行物発明の「n^(+)型ソース領域4と」「n^(-)型エピ層2とを繋ぐように、」「p^(-)型ベース領域3の表面部に延設され、n^(-)型SiC層からなる表面チャネル層5」は、本願発明の「第2導電型の低濃度ゲート領域内の」「ゲート絶縁膜と接する部分に」形成された「第1導電型の埋め込みチャネル領域」に相当する。

(4-8)そうすると、本願発明と刊行物発明とは、
「第1導電型の高濃度炭化ケイ素基板表面上に形成され第1導電型の下部低濃度炭化ケイ素と、
第1導電型の低濃度炭化ケイ素が残されている第1の領域を有するように前記下部低濃度炭化ケイ素内に選択的に形成された第2導電型の高濃度ゲート領域と、
前記第1の領域上に形成され、前記第1の領域の幅未満の幅を持つ第2の領域からなる第1導電型の低濃度ベース領域と第2導電型の低濃度ゲート領域と該第2導電型の低濃度ゲート領域内に形成された第1導電型の高濃度ソース領域とからなる上部炭化ケイ素と、
前記上部堆積膜の表面上に形成されたゲート絶縁膜と、
該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート電極と、
前記第1導電型の炭化ケイ素基板の裏面に低抵抗接続されたドレイン電極と、
前記第1導電型の高濃度ソース領域及び第2導電型の低濃度ゲート領域の一部に低抵抗接続されているソース電極と、
から構成されており、
前記第2導電型の低濃度ゲート領域内の前記ゲート絶縁膜と接する部分には、第1導電型の埋め込みチャネル領域を有する
炭化ケイ素半導体装置。」
である点で一致し、次の2点で相違する。

(相違点1)「第1導電型の高濃度炭化ケイ素基板表面上」の構成について、本願発明では、「第1導電型の低濃度炭化ケイ素下部堆積膜」及び「炭化ケイ素上部堆積膜」と特定されているのに対して、刊行物発明では、「n^(-)型エピ層2は、n^(-)型エピ下部層及びn^(-)型エピ上部層から構成され」と特定されている点。

(相違点2)本願発明では、「第2の領域からなる第1導電型の低濃度ベース領域」は、「第1の領域よりも高い濃度」であるのに対して、刊行物発明では、「第2の領域からなる」「n^(-)型エピ層2」は、「第1の領域と同じ濃度」である点。

5.判断
(5-1)相違点1について
本願発明は、「炭化珪素半導体装置」という物の発明であり、最終的に製造された物として発明の範囲を特定することになるところ、本願発明において、「炭化ケイ素下部堆積膜」及び「炭化ケイ素上部堆積膜」というように、別個の工程で形成された堆積膜であるかのように特定したとしても、最終的な物として見た場合には、「炭化ケイ素下部堆積膜」及び「炭化ケイ素上部堆積膜」とが一体となるように連続して形成したものとの区別はできないものといえる。
そうすると、本願発明の「炭化ケイ素下部堆積膜」及び「炭化ケイ素上部堆積膜」と刊行物発明の「n^(-)型エピ下部層及びn^(-)型エピ上部層から構成され」た「n^(-)型エピ層2」との間に、構造上の実質的な差異は認められない。
したがって、相違点1は、実質的なものでない。

(5-2)相違点2について
縦型MOSFETにおいて、n型ドリフト層の表面に、その一部領域を囲むようにp型ベース領域を形成し、該一部領域の不純物濃度をその下方のn型ドリフト層の不純物濃度よりも高くすることにより、オン抵抗を低くすることは、以下の周知例1、2に記載されているように、従来から周知である。

(ア)周知例1
特開昭64-82564号公報には、第1図とともに、以下の事項が記載されている。
「第1図はこの実施例を適用したパワーMOS FETの概要構成を模式的に示す断面図であり、この第1図実施例構成において、前記した第2図従来例構成と同一符号は同一または相当部分を表わしている。
すなわち、この第1図に示した実施例構成においても、n^(+)形基板21としては、この場合、一般的に約10^(18)atom/cm^(3)程度のn形不純物1例えば、拡散速度の遅いSbなどがドーピングされており、このn^(+)形基板21上には、0.05?0.5Ω-cm程度のリンドープのn形バッファ層10を約20μm程度の厚さにエピタキシャル成長させ、さらに、このn形バッファ層10上に、約30Ω-cm程度の高比抵抗をもつn^(-)形エピタキシャル層22を約20μm程度の厚さに形成させ、その後、熱処理することにより、同n形バッファ層10をn^(-)形エピタキシャル層22側に浮き上がらせて浮き上り領域11を形成させ、これらのn^(+)形基板21とn^(-)形エピタキシャル層22間に緩るやかな不純物濃度分布を与える。
次に、前記n^(-)形エピタキシャル層22の第2主表面に、イオン注入法とか選択拡散法などによって約6?10μm程度の深さで対向される各p形ベース層23の第1領域部分23aを選択的にそれぞれ形成させ、かつ各第1領域部分23a間でのn^(-)形エピタキシャル層22の表面に、イオン注入法とか選択拡散法などによって比較的低抵抗のn形半導体層30を形成させる。
ついで、これらの上にゲート絶縁膜26を形成させ、かつこのゲート絶縁膜26を介してのちにゲート電極27となるポリシリコン層を選択的に形成させると共に、このポリシリコン層をマスクにして各p形ベース層23の第2領域部分23bを選択的にそれぞれ形成させる。つまり、この場合、前記n形半導体層30は、これらの各第2領域部分23b間に挟まれることになる。そしてこれらの各第2領域部分23bは、のちにチャネル領域25となるために、しきい値電圧Vthとの関係で、その不純物濃度、および拡散深さを選定する必要があって、通常の場合、その値としては、5×10^(13)?5×10^(14)程度の範囲内で、深さが4?8μm程度であればよい。」(第3頁左下欄第8行?第4頁左上欄第8行)
「また、各p形ベース層23の第2領域部分23b間に挟まれる従来例での高抵抗のn^(-)形エピタキシャル層22を、この実施例の場合には、低抵抗のn形半導体層30によって形成してあるために、同n形半導体層30でのJFET効果が弱められると共に、従来例に比較するとき、各p形ベース層23間の間隔Lpを短くし得て、単位面積当りのMOSユニットセル密度を高めることができ、その結果、抵抗RjおよびRchの値についても、約35?40%程度まで改善できる。」(第4頁左下欄第1?10行)

(イ)周知例2
特開昭57-42164号公報には、第3、4図とともに、以下の事項が記載されている。
「本発明は半導体装置、特に半導体基板をドレイン領域とした絶縁ゲート電界効果トランジスタ(以下縦型MOSFETと云う)に関する。」(第1頁右下欄第6?8行)
「以下実施例にそつて本発明を説明する。
第3図は本発明によるnチャネル縦型MOSFETの一つの例の要部断面を示す。このMOSFETにおいてはドレインとなる領域、すなわち、p型チヤネル領域9に囲まれ上から下へ末ひろがりとなりn^(+)型基板10に接続するn型エピタキシヤル層が表面より底部に向つて不純物濃度が大から小となる濃度勾配を有するものである。第4図は第3図のY-Y´断面におけるエピタキシャル半導体層の階段状の不純物濃度勾配を示す。」(第2頁右上欄第6?15行)
「以上の実施例で述べた本発明によれば、ドレイン領域となるn型エピタキシャル半導体層において、チヤンネル部p層に囲まれた表面の狭い面積の不純物濃度が大で、面積が次第に広がる底部の不純物濃度を小さくすることで全体のオン抵抗の低減ができ、p型の底部は低濃度のn^(-)エピタキシヤル層と接しているため耐圧は保持できることで前記発明の目的を達成できる。」(第2頁右下欄第18行?第3頁左上欄第5行)

そうすると、刊行物発明に対して上記周知の技術を適用して、「第2の領域からなる」「n^(-)型エピ層2」の不純物濃度を、「第1の領域」の不純物濃度よりも高くすることにより、本願発明のように「前記第1の領域よりも高い濃度の第2の領域からなる第1導電型の低濃度ベース領域」という構成とすることは、当業者が容易になし得たことである。
したがって、相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

(5-3)まとめ
以上検討したとおり、本願発明と刊行物発明との相違点は、いずれも実質的なものでないか、周知技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-09-13 
結審通知日 2012-09-19 
審決日 2012-10-03 
出願番号 特願2005-154962(P2005-154962)
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 安田 雅彦  
特許庁審判長 池渕 立
特許庁審判官 小野田 誠
西脇 博志
発明の名称 炭化ケイ素半導体装置  
代理人 内野 雅子  
代理人 内野 春喜  

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