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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1267366
審判番号 不服2011-16236  
総通号数 158 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-02-22 
種別 拒絶査定不服の審決 
審判請求日 2011-07-27 
確定日 2012-12-12 
事件の表示 特願2008-511217「プログラミングメモリデバイス」拒絶査定不服審判事件〔平成18年11月23日国際公開、WO2006/124352、平成20年12月11日国内公表、特表2008-545213〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、2006年5月8日(パリ条約に基づく優先権主張外国庁受理 2005年5月11日、アメリカ合衆国)を国際出願日とする出願であって、平成20年1月4日に手続補正書が提出され、平成22年7月22日付けの拒絶理由通知に対して、平成23年1月25日に意見書及び手続補正書が提出されたが、同年3月25日付けで拒絶査定がなされたところ、これに対して、同年7月27日に拒絶査定不服審判が請求されたものである。

第2.本願発明
本願の請求項1?31に係る発明は、平成23年1月25日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?31に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載されている事項により特定される次のとおりのものである。

「メモリデバイスの対象メモリセルをプログラミングする方法であって、
前記メモリデバイスの製造後に前記メモリデバイスへ、複数の最初のプログラミング電圧の値をプログラミングすることと、
前記メモリデバイスの製造後に前記メモリデバイスへ電圧ステップの値をプログラミングすることと、
前記複数の、前記プログラムされた最初のプログラミング電圧の前記値のうちの一つを選択することと、
前記対象メモリセルを含むワード線へ印加される電圧及び前記対象メモリセルを含まないワード線へ印加される電圧が、最初のレベルから、メモリセルをプログラミングするのには不十分でありかつ前記対象メモリセルを含まない前記ワード線のメモリセルを活性化するパス電圧まで増加可能な時間の長さを設定することと、
前記対象メモリセルを含むワード線へ、前記複数の前記プログラムされた最初のプログラミング電圧の前記値のうちの前記選択された一つにほぼ等しいプログラミング電圧を印加することと、
前記対象メモリセルを含まない前記ワード線へ、前記パス電圧を印加することと、
前記対象メモリセルがプログラムされているかどうかを決定することと、
前記対象メモリセルがプログラムされていないことが決定された場合には、前記プログラミング電圧を前記プログラムされた電圧ステップの前記値だけ増加させることと、を含む方法。」

第3.引用刊行物の記載及び引用発明
1.引用例1の記載
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知において引用された刊行物である特開2000-076878号公報(以下「引用例1」という。)には、図1、4、5、9、10、11及び12とともに、次の記載がある(なお、下線は当合議体が付加したものである。以下同じ。)。

a.「【請求項7】 電気的書き換えが可能で且つデータを不揮発に記憶するメモリセルがマトリクス配列されたメモリセルアレイと、
このメモリセルアレイのデータを読み出すセンスアンプ回路と、
前記メモリセルアレイへの書き込みデータを保持するデータラッチ回路と、
前記メモリセルアレイのメモリセル選択を行うデコーダと、
前記メモリセルアレイの選択されたメモリセルに書き換え電圧を与えてしきい値電圧を変動させるための書き換え電圧発生回路と、
前記書き換え電圧を初期値から順次ステップアップされるパルス電圧として選択されたメモリセルに対して所望のしきい値に達するまで供給する書き換え制御手段と、
前記順次ステップアップされるパルス電圧のステップアップ分を可変設定するための書き換え電圧設定回路と、を備えたことを特徴とする不揮発性半導体記憶装置。」

b.「【0001】
【発明の属する技術分野】この発明は、電源電圧より高い書き込み/消去電圧を用いてデータ書き込み/消去制御を行う不揮発性半導体記憶装置に関する。」

c.「【0011】この発明は、上記事情を考慮してなされたもので、用途に応じて最適のデータ書き込み/消去条件を選択できるようにした不揮発性半導体記憶装置を提供することを目的としている。」

d.「【0026】
【発明の実施の形態】以下、図面を参照して、この発明の実施例を説明する。図1は、この発明の一実施例に係るNANDセル型EEPROMのブロック構成を示す。メモリセルアレイ101は後述するように、不揮発性のメモリセルを直列接続したNANDセルを配列して構成される。このメモリセルアレイ101のビット線データをセンスし、或いは書き込みデータを保持するためにビット線制御回路(センスアンプ兼データラッチ)102が設けられている。センスアンプ兼データラッチ102は、データ書き込み後のベリファイ読み出し及び書き込み不十分のメモリセルに対する再書き込みを行う際のビット線電位制御をも行うもので、例えばCMOSフリップフロップを主体として構成される。
【0027】センスアンプ兼データラッチ102は、データ入出力バッファ106に接続されている。センスアンプ兼データラッチ102とデータ入出力バッファ106の間の接続は、アドレスバッファ105からのアドレス信号を受けるカラムデコーダ103の出力により制御される。
【0028】メモリセルアレイ101に対して、メモリセルの選択を行うため、より具体的には制御ゲート及び選択ゲートを制御するために、ロウデコーダ104が設けられている。基板電位制御回路107は、メモリセルアレイ101が形成されるｐ型基板(又はｐ型ウェル)の電位を制御するために設けられている。
【0029】メモリセルアレイ101の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧Vpgmを発生するために、書き込み電圧(Vpgm)発生回路108が設けられている。このVpgm発生回路108とは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Vpassを発生するための書き込み用中間電圧(Vpass)発生回路109、及びデータ読出時(ベリファイ読み出し時を含む)に非選択のメモリセルに与えられる読み出し用中間電圧Vreadを発生するための読み出し用中間電圧(Vread)発生回路110が設けられている。
【0030】書き込み用中間電圧Vpass、読み出し用中間電圧Vreadは、書き込み電圧Vpgmよりは低いが、電源電圧VCCより昇圧された電圧である。これらのVpgm発生回路108、Vpass発生回路109、及びVread発生回路110を制御するために、制御信号発生回路111が設けられている。
【0031】Vpgm発生回路108には、その出力を監視して、データ書き込みモードで順次ステップアップされる書き込み電圧パルスを発生する場合の初期電圧やステップアップ分を可変設定するために、電圧設定回路112が設けられている。この実施例では更に、書き込み電圧Vpgmの可変設定に応じて、書き込み用中間電圧Vpass、読み出し用中間電圧Vreadをそれぞれ可変設定するための電圧設定回路113及び114も設けられている。
……(中略)……
【0033】NANDセルのドレイン、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート14_(9),16_(9)及び14_(10),16_(10)が設けられている。素子形成された基板上はCVD酸化膜17により覆われ、この上にビット線18が配設されている。ビット線18はNANDセルの一端のドレイン側拡散層19にコンタクトさせている。行方向に並ぶNANDセルの制御ゲート14は共通に制御ゲート線CG1,CG2,…,CG8として配設されて、これがワード線となる。選択ゲート14_(9),16_(9)及び14_(10),16_(10)もそれぞれ行方向に連続に配設されて選択ゲート線SG1,SG2となる。」

e.「【0034】図4は、この様なNANDセルがマトリクス配列されたメモリセルアレイ101の等価回路を示している。同一の制御ゲート線(ワード線)及び選択ゲート線を共有する、破線で囲んだ範囲のNANDセル群をブロックと称し、読み出し、書き込みの動作は通常、複数のブロックのうち一つを選択して行われる。
【0035】図5は、図1におけるVpgm発生回路108及びこれから発生される書き込み電圧Vpgmのステップアップ分を可変設定する電圧設定回路112の部分の構成を示している。Vpgm発生回路112は、昇圧回路201とこれを制御駆動する昇圧制御回路202により構成される。」

f.「【0038】電圧設定回路112は、書き込み電圧Vpgmのレベルを制限する一種の電圧リミット回路。具体的に電圧設定回路112は、図5に示すように、Vpgm発生回路108の出力端子に負荷抵抗RLを介して接続される2系統の可変抵抗回路203及び204を有する。また、負荷抵抗RLとこれらの可変抵抗回路203,20の接続ノードN1が基準電圧発生回路206の出力基準電圧Vrefに達したことを検出して制御信号VXXFLAG=“H”を出力する差動増幅器205が設けられている。
【0039】第1の可変抵抗回路204は、負荷抵抗RLに流れる電流I_(10)+I_(20)のうち、書き込み電圧パルスの初期値(図9に示すV0)を決定するための主要な電流分I_(20)が流れる回路部である。この可変抵抗回路204は、抵抗R20,R21の直列回路と、抵抗R21の両端を制御端子PINにより選択的に短絡するためのNMOSトランジスタQ5とから構成されている。即ち、制御端子PINに入る信号によりNMOSトランジスタQ5を制御することで、電流I20を可変設定できる。
【0040】第2の可変抵抗回路203は、書き込み電圧のステップアップ分(図9に示すΔV)を決定する電流分I_(10)が流れる回路部であり、直列接続された抵抗R1?R4(いずれも抵抗値R)と、これらの抵抗R1?R4の各端子に取り付けられたタップ抵抗R5?R7(いずれも抵抗値2R)からなるR/2Rラダー回路207と、これに直列に接続された抵抗RD1,RD2,RD3を有する。抵抗RD1,RD2,RD3の直列回路部が書き込み電圧パルスのステップ分ΔVの大きさを設定する部分である。抵抗RD1,RD2には並列に、制御端子Paｒam1,Paｒam2にゲートがつながるNMOSトランジスタQ41,Q42が接続されている。即ち、制御端子Paｒam1,Paｒam2の“H”,“L”の組み合わせにより、電圧ステップ分を決定する電流2I1が決まる。この抵抗RD1,RD2,RD3の部分を流れる電流が2I1であるとき、R/2Rラダー回路207には、図示のように、ノードA,B,Cにそれぞれ、I1,I1/2,I1/4の電流が流れることになる。
【0041】タップ抵抗R5,R6,R7の端子に共通ソースを接続したNMOSトランジスタ対(Q11,Q12),(Q21,Q22),(Q31,Q32)は、タップ抵抗R5,R6,R7の電流を切り替える電流切り替え回路208を構成している。即ち、各トランジスタ対の一方Q11,Q21,Q31のドレインは、負荷抵抗RL側のノードN1に接続され、他方Q12,Q22,Q32のドレインは基準電圧発生回路206の出力ノードN2に接続されて、これらのゲートが制御端子B1,B2,B3により制御される。
【0042】制御端子B1,B2,B3の“H”,“L”により、NMOSトランジスタ対(Q11,Q12),(Q21,Q22),(Q31,Q32)の一方がオン、他方がオフとなる。従って、タップ抵抗R5,R6,R7の端子は、選択的にノードN1又はN2に接続されることになる。これにより、制御端子B1,B2,B3に入る3ビットの制御信号の組み合わせにより、第2の可変抵抗回路203側の電流I_(10)は8ステップで切り替えられ、この結果書き込みパルス電圧Vpgmのレベルを8ステップに切り替えることが可能になる。
……(中略)……
【0046】数2において、可変抵抗回路203に流れる電流I_(10)は、制御端子Paｒam1,Paｒam2及び制御端子B1,B2,B2により切り替えられる。具体的に例えば、第1の動作モードでは、コマンドあるいはフューズ回路により、制御端子Paｒam1,Paｒam2が、Paｒam1=Paｒam2=“L”に設定される。このとき、ノードAと接地間に抵抗RD1,RD2,RD3が全て接続される。制御端子B1,B2,B3には、図1に示す制御信号発生回路111から順次インクリメントされる3ビットの信号が与えられる。このとき制御端子B1,B2,B3より切り替えられる書き込み電圧Vpgmのステップアップ分ΔV1は、下記数3のようになる。
……(中略)……
【0050】下記表1は、上述の二つの動作モードにおける、制御端子B1,B2,B3と書き込みパルス電圧Vpgmのステップアップの関係を示した。
……(中略)……
【0055】コマンド或いはフューズ回路等により、書き込み電圧パルスVpgmの初期値V0(上の表1の例におけるV1)を変更することができる。下記表2は、初期値を切り替えた二つの動作モードを示している。」

g.「【0058】書き込み電圧のステップアップ分を外部から設定するコマンドの例を図10に示す。図10(a)に示すように、書き込みを行うアドレス及び書き込みデータを入力するためのコマンド“80”を入力し、続いてアドレスデータADRを入力し、その後書き込み電圧ステップを0.5Vに設定すると共に書き込み開始を指示するコマンド“15”を入力する。書き込み電圧のステップを1Vに設定する場合には、コマンド“15”に代わって、図10(b)示すようにコマンド“11”を入力する。チップ内部にはコマンドデコーダを備えて、取り込んだコマンドをデコードすることにより、図5に示す制御端子Paｒam1,2の“H”,“L”が可逆的に設定される。書き込み電圧パルスの初期値を決める制御端子PINの“H”,“L”も同様にコマンドにより設定することができる。
【0059】図11は、書き込み電圧のステップアップ分データをもコマンドと共に外部から与える場合の例を示している。図11(a)は、従来の一般的な動作であり、アドレス及び書き込みデータ入力用コマンド“80”を入力し、続いてアドレスデータADRを入力し、次に書き込み介しコマンド“10”を入力することによりデータ書き込みが行われる。これに対して、図11(b)に示すように、通常のコマンドに先だって、或いは図11(c)に示すように通常のコマンドの後に続けて、書き込み電圧のステップアップ分の設定を指示する“05”コマンドを入力し、続いて設定データを入力する。
【0060】これにより、例えば書き込み電圧のステップアップ分ΔVは、0.2Vから1.0Vまで0.1V刻みの任意の値に設定することも可能になる。ステップアップ分ΔVをこの様にフレキシブルに設定可能とすることにより、最適の書き込み特性を得ることができる。」

h.「【0064】この実施例のNAND型EEPROMのデータ書き込み、読み出し及び消去の基本的な動作は従来と同様である。その動作を、図12を参照して簡単に説明する。
【0065】データ書き込みでは、ビット線BLにデータに応じて0V(“0”書き込みの場合)又はV_(CC)(“1”書き込みの場合)を印加する。ビット線側の選択ゲートはV_(CC)、ソース線側の選択ゲートは0Vである。このとき、“0”書き込みのNANDセルのチャネルには0Vが伝達され、“1”書き込みのNANDセルのチャネルは、V_(CC)-Vthsg(Vthsg:選択ゲートのしきい値)のフローティングになる。或いは書き込みを行うメモリセルよりもビット線側にしきい値が正電圧Vthcellのセルがある場合には、書き込みメモリセルのチャネルは、V_(CC)-Vthcellになる。
【0066】その後、選択されたメモリセル(図12では○で囲んだセル)の制御ゲートに書き込み電圧Vpgmを印加し、非選択のメモリセルの制御ゲートに中間電圧Vpassを印加する。その結果、データ“0”のときは、チャネル電位が0Vであるので、選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されて、しきい値電圧が正方向に移動する。データが“1”のときは、フローティングのチャネルは制御ゲートとの容量結合により中間電位になり、電子の注入は行われない。
【0067】書き込みパルス電圧の印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われる。ベリファイ読み出しにより書き込み不十分と判定されたメモリセルについて、書き込みを繰り返す。」

2.引用発明1
a.前記「1.引用例1の記載」のaから、引用例1には「メモリセルアレイ」の「選択されたメモリセル」に「ラッチ」した「書き込みデータ」を書き込むために用いる「不揮発性半導体記憶装置」に関する発明が記載されているが、引用例1の記載を全体としてみれば、引用例1には、「不揮発性半導体記憶装置」における「メモリセルアレイ101」の「選択されたメモリセル」にデータを書き込む方法に関する発明も記載されているものと認められる。

b.0038段落の「【0038】電圧設定回路112は、書き込み電圧Vpgmのレベルを制限する一種の電圧リミット回路。具体的に電圧設定回路112は、図5に示すように、Vpgm発生回路108の出力端子に負荷抵抗RLを介して接続される2系統の可変抵抗回路203及び204を有する。」という記載、0039段落の「【0039】第1の可変抵抗回路204は、負荷抵抗RLに流れる電流I_(10)+I_(20)のうち、書き込み電圧パルスの初期値(図9に示すV0)を決定するための主要な電流分I_(20)が流れる回路部である。この可変抵抗回路204は、抵抗R20,R21の直列回路と、抵抗R21の両端を制御端子PINにより選択的に短絡するためのNMOSトランジスタQ5とから構成されている。」という記載、及び、0058段落の「書き込み電圧パルスの初期値を決める制御端子PINの“H”,“L”も同様にコマンドにより設定することができる。」という記載から、引用例1には、「書き込み電圧Vpgm」の「初期値(図9に示すV0)」を「決定する」ための制御信号である“H”または“L”が、「コマンドにより」、「電圧設定回路112」内の「制御端子PIN」に「設定」されることが記載されている。
そして、このコマンドによる前記制御信号の設定は、前記「電圧設定回路112」を備える「不揮発性半導体記憶装置」の製造後に行われることは、当業者にとって明らかである。
したがって、引用例1には、「不揮発性半導体記憶装置」の製造後に、「電圧設定回路112」内の「制御端子PIN」に、「書き込み電圧Vpgm」の「初期値(図9に示すV0)」を決定するための制御信号である“H”または“L”を、「コマンドにより」「設定する」ことが記載されている。

c.また、0038段落の前記「【0038】電圧設定回路112は、書き込み電圧Vpgmのレベルを制限する一種の電圧リミット回路。具体的に電圧設定回路112は、図5に示すように、Vpgm発生回路108の出力端子に負荷抵抗RLを介して接続される2系統の可変抵抗回路203及び204を有する。」という記載、0040段落の「【0040】第2の可変抵抗回路203は、書き込み電圧のステップアップ分(図9に示すΔV)を決定する電流分I_(10)が流れる回路部であり」、「抵抗RD1,RD2,RD3の直列回路部が書き込み電圧パルスのステップ分ΔVの大きさを設定する部分である。抵抗RD1,RD2には並列に、制御端子Paｒam1,Paｒam2にゲートがつながるNMOSトランジスタQ41,Q42が接続されている。即ち、制御端子Paｒam1,Paｒam2の“H”,“L”の組み合わせにより、電圧ステップ分を決定する電流2I1が決まる。」という記載、及び、0058段落の「【0058】書き込み電圧のステップアップ分を外部から設定するコマンドの例を図10に示す。……その後書き込み電圧ステップを0.5Vに設定すると共に書き込み開始を指示するコマンド“15”を入力する。書き込み電圧のステップを1Vに設定する場合には、コマンド“15”に代わって、図10(b)示すようにコマンド“11”を入力する。チップ内部にはコマンドデコーダを備えて、取り込んだコマンドをデコードすることにより、図5に示す制御端子Paｒam1,2の“H”,“L”が可逆的に設定される。」という記載から、引用例1には、「電圧設定回路112」内の「制御端子Paｒam1,Paｒam2」に、「書き込み電圧Vｐgm」の「ステップアップ分(図9に示すΔV)」を「決定する」ための制御信号である“H”または“L”が、「コマンド」により「設定」されることが記載されている
そして、このコマンドによる前記制御信号の設定は、前記「電圧設定回路112」を備える「不揮発性半導体記憶装置」の製造後に行われることは、当業者にとって明らかである。
したがって、引用例1には、「不揮発性半導体記憶装置」の製造後に、「電圧設定回路112」内の「制御端子Paｒam1,Paｒam」2に、「書き込み電圧Vpgm」の「ステップアップ分(図9に示すΔV)」をその「組み合わせにより」決定するための制御信号である“H”または“L”を、それぞれ「コマンド」により「設定」することが記載されている。

d.また、0042段落の「【0042】制御端子B1,B2,B3の“H”,“L”により、NMOSトランジスタ対(Q11,Q12),(Q21,Q22),(Q31,Q32)の一方がオン、他方がオフとなる。従って、タップ抵抗R5,R6,R7の端子は、選択的にノードN1又はN2に接続されることになる。これにより、制御端子B1,B2,B3に入る3ビットの制御信号の組み合わせにより、第2の可変抵抗回路203側の電流I_(10)は8ステップで切り替えられ、この結果書き込みパルス電圧Vpgmのレベルを8ステップに切り替えることが可能になる。」という記載、0046段落の「制御端子B1,B2,B3には、図1に示す制御信号発生回路111から順次インクリメントされる3ビットの信号が与えられる。」という記載、及び、図5から、引用例1には、「電圧設定回路112」内の「制御端子B1,B2,B3」に、前記「書き込み電圧Vpgm」を「8ステップ」の「書き込みパルス電圧Vpgmのレベル」のいずれか一つの「レベル」に切り替えさせるための制御信号を、「制御信号発生回路111から」「与え」ることが記載されている。

e.0066段落には、「【0066】その後、選択されたメモリセル(図12では○で囲んだセル)の制御ゲートに書き込み電圧Vpgmを印加し、非選択のメモリセルの制御ゲートに中間電圧Vpassを印加する。」という記載がある。ここで、前記「選択されたメモリセル」の「制御ゲート」に「印加」される「書き込み電圧Vpgm」は、図5におけるVpgm発生回路108の出力であるから、上記dの「8ステップ」の「書き込みパルス電圧Vpgmのレベル」から切り替えられたいずれか一つの「レベル」の電圧である、と解される。
また、0050段落の「【0050】下記表1は、上述の二つの動作モードにおける、制御端子B1,B2,B3と書き込みパルス電圧Vpgmのステップアップの関係を示した。」という記載、0055段落の「書き込み電圧パルスVpgmの初期値V0(上の表1の例におけるV1)」という記載から、上記bの「書き込み電圧Vpgm」の「初期値(図9に示すV0)」は、上記dの「8ステップ」の「書き込みパルス電圧Vpgm」の中の1つの「ステップ」の電圧であると認められる。
したがって、引用例1には、「選択されたメモリセル」の「制御ゲート」には、「書き込み電圧Vpgmの初期値(図9に示すV0)」を含む「8ステップ」の「書き込みパルス電圧Vpgmのレベル」から切り替えられたいずれか一つの「レベル」の電圧が、「書き込み電圧Vpgm」として印加されることが記載されていると認められる。

f.0066段落の「【0066】その後、選択されたメモリセル(図12では○で囲んだセル)の制御ゲートに書き込み電圧Vpgmを印加し、非選択のメモリセルの制御ゲートに中間電圧Vpassを印加する。」という記載から、引用例1の「非選択のメモリセルの制御ゲート」へ「書き込み用中間電圧Vpass」が印加されることが記載されている。

g.0067段落の「【0067】書き込みパルス電圧の印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われる。ベリファイ読み出しにより書き込み不十分と判定されたメモリセルについて、書き込みを繰り返す。」という記載を、0011段落の「【0011】この発明は、上記事情を考慮してなされたもので、用途に応じて最適のデータ書き込み/消去条件を選択できるようにした不揮発性半導体記憶装置を提供することを目的としている。」という記載、請求項7の「メモリセルがマトリクス配列されたメモリセルアレイ」と「このメモリセルアレイのデータを読み出すセンスアンプ回路」と「前記メモリセルアレイへの書き込みデータを保持するデータラッチ回路」と「前記メモリセルアレイのメモリセル選択を行うデコーダ」と「前記メモリセルアレイの選択されたメモリセルに書き換え電圧を与えてしきい値電圧を変動させるための書き換え電圧発生回路」と「前記書き換え電圧を初期値から順次ステップアップされるパルス電圧として選択されたメモリセルに対して所望のしきい値に達するまで供給する書き換え制御手段」と「前記順次ステップアップされるパルス電圧のステップアップ分を可変設定するための書き換え電圧設定回路と、を備えた」という記載、0026段落の「このメモリセルアレイ101のビット線データをセンスし、或いは書き込みデータを保持するためにビット線制御回路(センスアンプ兼データラッチ)102が設けられている。」という記載、0027段落の「センスアンプ兼データラッチ102とデータ入出力バッファ106の間の接続は、アドレスバッファ105からのアドレス信号を受けるカラムデコーダ103の出力により制御される。」という記載、0028段落の「【0028】メモリセルアレイ101に対して、メモリセルの選択を行うため、より具体的には制御ゲート及び選択ゲートを制御するために、ロウデコーダ104が設けられている。」という記載、及び、0029段落の「【0029】メモリセルアレイ101の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧Vpgmを発生するために、書き込み電圧(Vpgm)発生回路108が設けられている。」という記載、の各記載に基づいて解すれば、引用例1は、「書き込み電圧Vpgm」の「印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われ」、「ベリファイ読み出しにより書き込み不十分と判定された」「選択されたメモリセル」について、「書き込み電圧Vpgm」の「ステップアップ分(図9に示すΔV)」だけ、「書き込み電圧Vpgm」を増加させて再度書き込みを繰り返す動作を行っていることは明らかである。

以上a?gを総合すると、引用例1には、次の発明(以下「引用発明1」という。)が記載されているものと認められる。

「不揮発性半導体記憶装置のメモリセルアレイ101の選択されたメモリセルにデータを書き込む方法であって、
前記不揮発性半導体記憶装置の製造後に、電圧設定回路112内の制御端子PINに、書き込み電圧Vｐgmの初期値を決定するための制御信号である“H”または“L”を、コマンドにより設定することと、
前記不揮発性半導体記憶装置の製造後に、前記電圧設定回路112内の制御端子Paｒam1、Paｒam2に、前記書き込み電圧Vｐgmのステップアップ分をその組み合わせにより決定するための制御信号である“H”または“L”を、コマンドにより設定することと、
前記電圧設定回路112内の制御端子B1,B2,B3に、前記書き込み電圧Vｐgmを8ステップの書き込みパルス電圧Vｐgmのレベルのいずれか一つのレベルに切り替えさせるための制御信号を、制御信号発生回路111から与えることと、
前記選択されたメモリセルの制御ゲートには、前記書き込み電圧Vｐgmの初期値を含む8ステップの書き込みパルス電圧Vｐgmのレベルから切り替えられたいずれか一つのレベルの電圧を、前記書き込み電圧Vｐgmとして印加することと、
非選択のメモリセルの制御ゲートへ、書き込み用中間電圧Vｐaｓｓを印加することと、
前記書き込み電圧Vｐgmの印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われ、ベリファイ読み出しにより書き込み不十分と判定された前記選択されたメモリセルについて、前記書き込み電圧Vｐgmのステップアップ分だけ、前記書き込み電圧Vｐgmを増加させて再度書き込みを繰り返すこと、
を備えたことを特徴とする選択されたメモリセルにデータを書き込む方法。」

3.引用例2の記載
本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶理由通知において引用された刊行物である特開2000-057784号公報(以下「引用例2」という。)には、図1、20、21、25及び26とともに、次の記載がある。

a.「【0001】
【発明の属する技術分野】この発明は、半導体記憶装置に係り、特に昇圧された書き込み電圧を用いてデータ書き込み制御を行うEEPROM等に適用して有用な半導体記憶装置に関する。
【0002】
【従来の技術】従来より、半導体記憶装置の一つとして、電気的書き換えを可能としたEEPOMが知られている。中でも、メモリセルを複数個直列接続してNANDセルを構成するNANDセル型EEPROMは、高集積化できるものとして注目されている。NAND型EEPROMのメモリセルには、半導体基板上に電荷蓄積層(浮遊ゲート)と制御ゲートとを積層形成したFETMOS構造が用いられる。このメモリセルは、浮遊ゲートに蓄積された電荷量によって、データ“0”,“1”を記憶する。
【0003】図25は、隣接する2個のNAND型セルを示している。直列接続された8個のメモリセルM1?M8の一端は選択ゲートS1を介してビット線BLに接続され、他端は別の選択ゲートS2を介して共通ソース線に接続される。NAND型セル内の各メモリセルの制御ゲートは横方向に制御ゲート線CG1,CG2,…,CG8として共通に配設されてこれがワード線となる。選択ゲートS1,S2のゲート電極も横方向に選択ゲート線SG1,SG2として共通接続される。
【0004】この様なNAND型セルでのデータ書き込みは、選択されたワード線(制御ゲート線)に20V程度の昇圧された書き込み電圧を印加し、非選択ワード線には8?10V程度の中間電圧を印加し、データ“0”,“1”に応じて選択メモリセルのチャネル電圧をコントロールする。例えば、図25では、ビット線BL1,BL2にそれぞれデータ“1”,“0”を与え、制御ゲート線CG2に書き込み電圧VPGM、その他の非選択制御ゲート線CG1,CG3?CG8に中間電圧VMWLを与えて、メモリセルM21に“1”書き込みを行う場合を示している。
……(中略)……
【0007】データ読み出しは、選択されたワード線に0V、残りのワード線にデータ“0”,“1”に拘わらずメモリセルがオンする中間電圧を与えて、NAND型セルが導通するか否かをビット線で検出することにより行われる。」

b.「【0008】
【発明が解決しようとする課題】上述した従来のEEPROMでは、データ書き込みのための書き込み電圧VPGM及び中間電圧VMWLを発生するために別々の昇圧回路を必要とする。しかし、書き込み電圧昇圧回路と中間電圧昇圧回路の昇圧時間には、製造条件、温度その他の条件でバラツキが生じる。この昇圧時間のバラツキは、誤書き込みの原因となる。
【0009】具体的に誤書き込みの生じる理由を、図26を参照して説明する。図26では、上述のデータ書き込みの例で、タイミングｔ0で昇圧が開始されて、制御ゲート線CG2に書き込み電圧VPGMが与えられ、残りの制御ゲート線に中間電圧VMWLが与えられる場合に、中間電圧VMWLの立ち上がりが書き込み電圧VPGMに比べて遅い場合を示している。この様な中間電圧VMWLの昇圧時間の遅れは、上述した製造条件のバラツキだけでなく、各昇圧回路の負荷の大きさの差が大きな理由となる。即ち、書き込み電圧VPGMが与えられるのは選択された一本の制御ゲート線であり、中間電圧VMWLが与えられるのは残り全ての制御ゲート線であるため、中間電圧用の昇圧回路の方が負荷が大きく、この結果、図26のような中間電圧の昇圧の遅れが生じる。」

c.「【0012】この発明は、上記事情を考慮してなされたもので、書き込み所要時間を長くすることなく、誤書き込みを防止できるようにした半導体記憶装置を提供することを目的としている。」

d.「【0017】この発明によると、選択メモリセルに与えられる書き込み電圧に対して、非選択メモリセルに与えられる中間電圧の差が、中間電圧が所定レベルに達するまで出力制御回路によって制限されるようにしている。具体的には、中間電圧を一定レベルに達するまで書き込み電圧に追従させる。これにより、中間電圧の立ち上がりが書き込み電圧に比べて遅れることに起因する誤書き込みが防止される。
【0018】
【発明の実施の形態】以下、図面を参照して、この発明の実施例を説明する。図1は、この発明の一実施例に係るNANDセル型EEPROMのブロック構成を示す。メモリセルアレイ101は後述するように、不揮発性のメモリセルを直列接続したNANDセルを配列して構成される。このメモリセルアレイ101のビット線データをセンスし、或いは書き込みデータを保持するためにセンスアンプ兼データラッチ102が設けられている。センスアンプ兼データラッチ102は、データ書き込み後のベリファイ読み出し及び書き込み不十分のメモリセルに対する再書き込みを行う際のビット線電位制御をも行うもので、例えばCMOSフリップフロップを主体として構成される。」

e.「【0020】メモリセルアレイ101の選択されたメモリセルにデータ書き込みを行う際に、電源電圧より昇圧された書き込み電圧を発生するために、書き込み電圧発生回路108が設けられている。この書き込み電圧発生回路108とは別に、データ書き込み時に非選択のメモリセルに与えられる中間電圧を発生するための中間電圧発生回路109が設けられている。中間電圧発生回路109は、上述の書き込み電圧よりは低いが、電源電圧より昇圧された中間電圧を発生するものである。
【0021】これらの書き込み電圧発生回路108及び中間電圧発生回路109を制御するために、駆動信号制御回路110が設けられている。また、書き込み電圧発生回路108の出力に対して中間電圧発生回路109の出力電圧を一定条件で追従させる制御を行うために、出力制御回路111が設けられている。この出力制御回路111は、具体的には、中間電圧発生回路109の出力電圧と書き込み電圧発生回路108の出力電圧の差の最大値を、中間電圧発生回路109の出力電圧が所定レベルに達するまで制限し、その後上記最大値が制限されない状態で書き込み電圧発生回路108の出力電圧の上昇を継続させる制御を行うものである。」

f.「【0025】図5は、図1における書き込み電圧発生回路108及び中間電圧発生回路109の構成を示している。書き込み電圧発生回路108は、電源VCCから書き込み用高電圧VPGMを得るためのVPGM昇圧回路51を有し、同様に中間電圧発生回路109は、書き込み時に非選択ワード線に与える中間電圧VMWLを得るためのVMWL昇圧回路53を有する。これらのVPGM昇圧回路51の出力ノードN1と、VMWL昇圧回路53の出力ノードN2の間に接続される出力制御回路111は、後に具体例を説明するが、一定条件の下で出力ノードN1,N2間の短絡,開放を制御する。
【0026】VPGM昇圧回路51の出力には、その上限を設定し、上限になるとリミット信号VPGMLMTを出力するリミット回路52が設けられている。VMWL昇圧回路53の出力にも同様にその上限を設定してリミット信号VMWLLMTを出力するリミット回路54が設けられている。
【0027】VPGM昇圧回路51及びVMWL昇圧回路53には、図6に示すようなよく知られた昇圧回路が用いられる。各段のキャパシタC1,C2,…,C5の一端はそれぞれ、ダイオード接続されたプルアップ用NMOSトランジスタQ11,Q12,…,Q15を介して電源VCCに接続され、他端はポンピング用インバータI01,I02,…,I05を介して、図7に示す相補的な駆動クロックCK1,CK2の供給端子に接続されている。また各段のキャパシタC1,C2,…,C5とプルアップ用NMOSトランジスタQ11,Q12,…,Q15の接続ノードの間には、ダイオード接続された電荷転送用NMOSトランジスタQ21,Q22,…,Q25が接続されている。
【0028】この昇圧回路は、駆動クロックCK1,CK2により駆動されて、各キャパシタに電源VCCから充電された電荷は、駆動クロックCK1,CK2が極性反転すると次段のキャパシタに転送されるという動作が繰り返され、これにより電源V_(CC)より昇圧された電圧VPGM,VMWLを発生する。一般に昇圧段数が多いほど、高い昇圧電圧が得られるため、20V程度の書き込み電圧VPGMを発生するVPGM昇圧回路51は、10V程度の中間電圧VMWLを発生するVMWL昇圧回路52より段数が多く設定される。
……(中略)……
【0035】図11は、図1の出力制御回路111の構成例である。この出力制御回路111は、書き込み電圧発生回路108の出力ノードN1と、中間電圧発生回路109の出力ノードN2の間を選択的に短絡接続するための短絡回路134として、これらのノードN1,N2間に介在させたDタイプNMOSトランジスタQ100を持つ。この短絡用NMOSトランジスタQ100の導通度を制御するために、昇圧制御信号BOOSTの立ち上がりエッジを検出するエッジ検出回路131と、このエッジ検出回路131の出力によりセットされるフリップフロップ132と、このフリップフロップ132の出力により短絡用NMOSトランジスタQ100のゲートを制御するバイアス回路133とが設けられている。
……(中略)……
【0038】この様に構成された出力制御回路111では、制御信号BOOSTが立ち上がって、フリップフロップ132の出力Qaが“L”になると、NMOSトランジスタQ131がオン、従ってPMOSトランジスタQ134がオン、またNMOSトランジスタQ132がオフになる。これにより、短絡用MOSトランジスタQ100のゲートノードCON1Hは、VPGM昇圧回路51の出力ノードN1と短絡され、出力ノードN1と共に上昇する。このとき短絡用MOSトランジスタQ100はオンであるから、本来書き込み電圧VPGMの立ち上がりに比べて緩い立ち上がりを示す中間電圧VMWLが、書き込み電圧VPGMに追従して立ち上がる。
【0039】中間電圧発生回路109内のリミット回路54から得られるリミット信号VMWLLMTによりフリップフロップ132がリセットされると、NMOSトランジスタQ132がオン、PMOSトランジスタQ134がオフになり、短絡用MOSトランジスタQ100のゲートノードCON1Hは接地電位となって、短絡用MOSトランジスタQ100はオフになる。従って、出力ノードN1,N2の間は切り離され、VMWL昇圧回路53からの中間電圧VMWLは、上限値に止まり、書き込み電圧VPGMは更に上昇を続けるという動作が行われる。」

g.「【0056】ここまでの実施例では、出力電圧制御回路111は、中間電圧のリミット検出を行って、その検出結果により中間電圧の出力ノードN2と書き込み電圧の出力ノードN1の切り離しを制御するようにした。これに対して、出力電圧制御回路111として、予め定められた一定時間、中間電圧の出力ノードN2を書き込み電圧の出力ノードN1に追従させるようにすることもできる。この場合、昇圧開始から、二つの出力ノードN1,N2を短絡状態に保つ時間は、ほぼ中間電圧の充電所要時間に設定することが望ましい。
【0057】この方式を用いる場合、出力電圧制御回路111は、図11に代わって、図20のような構成とすることができる。即ち、昇圧制御信号BOOSTの立ち上がりエッジ検出回路131の遅延要素τにより決まるパルス幅をT1として、これをそのまま、二つの出力ノードN1,N2間を短絡する時間とする。具体的には、立ち上がりエッジ検出回路131の出力が“H”になると、バイアス回路133ではNMOSトランジスタQ132がオフ、PMOSトランジスタQ134がオンになり、短絡用MOSトランジスタQ100はゲートノードCON1Hが出力ノードN1に接続されてオンして、出力ノードN1,N2は短絡される。時間T1が経過してエッジ検出回路131の出力が“L”になると、NMOSトランジスタQ132がオン、PMOSトランジスタQ134がオフとなり、短絡用MOSトランジスタQ100はオフ、従って出力ノードN1,N2の間は切り離される。
【0058】この実施例の場合の書き込み動作タイミングを図12に対応させて示すと、図21のようになる。昇圧開始のタイミングｔ20から、時間T1のタイミングｔ21までが、上述したエッジ検出回路131のパルス幅であり、この間中間電圧VMWLは書き込み電圧VPGMに追従する。タイミングｔ21の後、中間電圧VMWLは書き込み電圧VPGMとは切り離されるが、未だ上昇は続ける。そして、リミット信号VMWLLMTが“H”になるタイミングｔ22で、中間電圧VMWLの昇圧は停止する。更にリミット信号VPGMLMTが“H”になるタイミングｔ23で書き込み電圧VPGMの昇圧も停止する。
【0059】この実施例の場合、書き込み電圧VPGMに追従する中間電圧VMWLが昇圧完了電圧10Vになる直前、即ち10V-ΔVで追従動作が終わるように、時間T1を設定することが望ましい。これにより、書き込み電圧VPGMの昇圧完了前に中間電圧は昇圧完了し、しかも書き込み電圧VPGMと中間電圧VMWLが独立に昇圧される時間(ｔ22-ｔ21)はごく小さく、従って誤書き込みが生じるおそれはない。」

4.引用例2に記載された技術事項
a.0002段落の「従来より、半導体記憶装置の一つとして、電気的書き換えを可能としたEEPOMが知られている。中でも、メモリセルを複数個直列接続してNANDセルを構成するNANDセル型EEPROMは、高集積化できるものとして注目されている。」という記載、0008?0009段落の「【0008】【発明が解決しようとする課題】上述した従来のEEPROMでは、データ書き込みのための書き込み電圧VPGM及び中間電圧VMWLを発生するために別々の昇圧回路を必要とする。しかし、書き込み電圧昇圧回路と中間電圧昇圧回路の昇圧時間には、製造条件、温度その他の条件でバラツキが生じる。この昇圧時間のバラツキは、誤書き込みの原因となる。
【0009】具体的に誤書き込みの生じる理由を、図26を参照して説明する。図26では、上述のデータ書き込みの例で、タイミングｔ0で昇圧が開始されて、制御ゲート線CG2に書き込み電圧VPGMが与えられ、残りの制御ゲート線に中間電圧VMWLが与えられる場合に、中間電圧VMWLの立ち上がりが書き込み電圧VPGMに比べて遅い場合を示している。この様な中間電圧VMWLの昇圧時間の遅れは、上述した製造条件のバラツキだけでなく、各昇圧回路の負荷の大きさの差が大きな理由となる。即ち、書き込み電圧VPGMが与えられるのは選択された一本の制御ゲート線であり、中間電圧VMWLが与えられるのは残り全ての制御ゲート線であるため、中間電圧用の昇圧回路の方が負荷が大きく、この結果、図26のような中間電圧の昇圧の遅れが生じる。」という記載、及び、0012段落の「この発明は、上記事情を考慮してなされたもので、書き込み所要時間を長くすることなく、誤書き込みを防止できるようにした半導体記憶装置を提供することを目的としている。」という記載から、引用例2に記載の発明は、従来の「NANDセル型EEPROM」に設けられている「中間電圧用の昇圧回路」は、その負荷が、「書き込み電圧昇圧回路」の負荷よりも大きいことに起因して発生していた「誤書き込み」を防ぐことを目的としていると認められる。

b.また、0025段落の「これらのVPGM昇圧回路51の出力ノードN1と、VMWL昇圧回路53の出力ノードN2の間に接続される出力制御回路111は、後に具体例を説明するが、一定条件の下で出力ノードN1,N2間の短絡,開放を制御する。」という記載、0028段落の「この昇圧回路は、駆動クロックCK1,CK2により駆動されて、……これにより電源V_(CC)より昇圧された電圧VPGM,VMWLを発生する。」という記載、0035段落の「この出力制御回路111は、書き込み電圧発生回路108の出力ノードN1と、中間電圧発生回路109の出力ノードN2の間を選択的に短絡接続するための短絡回路134として、これらのノードN1,N2間に介在させたDタイプNMOSトランジスタQ100を持つ。」という記載、及び、0056段落の「これに対して、出力電圧制御回路111として、予め定められた一定時間、中間電圧の出力ノードN2を書き込み電圧の出力ノードN1に追従させるようにすることもできる。この場合、昇圧開始から、二つの出力ノードN1,N2を短絡状態に保つ時間は、ほぼ中間電圧の充電所要時間に設定することが望ましい。」という記載から、引用例2には、「選択されたメモリセル」に「データ書き込み」を行うための「書き込み電圧を発生する書き込み電圧発生回路108」の出力端子と、「非選択のメモリセル」に与える「中間電圧を発生するための中間電圧発生回路109」の出力端子とを、「短絡用MOSトランジスタQ100」によって、「ほぼ中間電圧の充電所要時間」として「予め定められた一定時間」だけ「短絡状態に保つ」ことが記載されている。

c.そして、0017段落の「【0017】この発明によると、選択メモリセルに与えられる書き込み電圧に対して、非選択メモリセルに与えられる中間電圧の差が、中間電圧が所定レベルに達するまで出力制御回路によって制限されるようにしている。具体的には、中間電圧を一定レベルに達するまで書き込み電圧に追従させる。これにより、中間電圧の立ち上がりが書き込み電圧に比べて遅れることに起因する誤書き込みが防止される。」という記載、0056段落の「出力電圧制御回路111として、予め定められた一定時間、中間電圧の出力ノードN2を書き込み電圧の出力ノードN1に追従させる」という記載、0038段落の「このとき短絡用MOSトランジスタQ100はオンであるから、本来書き込み電圧VPGMの立ち上がりに比べて緩い立ち上がりを示す中間電圧VMWLが、書き込み電圧VPGMに追従して立ち上がる。」という記載、及び、0039段落の「短絡用MOSトランジスタQ100はオフになる。従って、出力ノードN1,N2の間は切り離され、VMWL昇圧回路53からの中間電圧VMWLは、上限値に止まり、書き込み電圧VPGMは更に上昇を続ける」という記載から、引用例2には、「非選択メモリセルに与えられる」「中間電圧」が「一定レベルに達するまで」の時間である「予め定められた一定時間」は前記「中間電圧」を「書き込み電圧に追従させ」、前記「中間電圧」が「一定レベルに達」した後は前記「中間電圧」は「上限値に止まり」「書き込み電圧」は「更に上昇」させることで、「中間電圧の立ち上がりが書き込み電圧に比べて遅れることに起因する誤書き込み」を「防止」する、ことが記載されている。

したがって、以上総合すると、引用例2には、次の技術事項が記載されていたものと認められる。

「選択されたメモリセルにデータ書き込みを行うための書き込み電圧を発生する書き込み電圧発生回路108の出力端子と、非選択のメモリセルに与える中間電圧を発生するための中間電圧発生回路109の出力端子とを、短絡用MOSトランジスタQ100によって、ほぼ中間電圧の充電所要時間として予め定められた一定時間だけ短絡状態に保つことにより、
前記非選択のメモリセルに与えられる前記中間電圧が一定レベルに達するまでの時間である前記予め定められた一定時間は、前記中間電圧を前記書き込み電圧に追従させ、前記中間電圧が前記一定レベルに達した後は、前記中間電圧は上限値に止まらせ、前記書き込み電圧は更に上昇させることで、
前記中間電圧用の昇圧回路の負荷が前記書き込み電圧用の昇圧回路の負荷よりも大きいことに起因して、前記中間電圧の立ち上がりが前記書き込み電圧に比べて遅れることにより発生する誤書き込みを防ぐことを特徴とするNANDセル型EEPROM。」

第4.対比
1.本願発明と引用発明1との対比
本願発明と引用発明1とを対比する
a.引用発明1の「不揮発性半導体記憶装置のメモリセルアレイ101の選択されたメモリセルにデータを書き込む方法」は、本願発明の「メモリデバイスの対象メモリセルをプログラミングする方法」に相当している。

b.引用発明1は「前記不揮発性半導体記憶装置の製造後に、電圧設定回路112内の制御端子PINに、書き込み電圧Vｐgmの初期値を決定するための制御信号である“H”または“L”を、コマンドにより設定」する。
ここで、前記「電圧設定回路112」は、「前記不揮発性半導体記憶装置」が備える回路であるから、前記「電圧設定回路112内の制御端子PINに、書き込み電圧Vｐgmの初期値を決定するための制御信号である“H”または“L”を、コマンドにより設定」することを上位概念で表現すれば、「前記不揮発性半導体記憶装置」に「書き込み電圧Vｐgmの初期値」を「コマンドにより設定」するということであると解される。
したがって、引用発明1が「前記不揮発性半導体記憶装置の製造後に、電圧設定回路112内の制御端子PINに、書き込み電圧Vｐgmの初期値を決定するための制御信号である“H”または“L”を、コマンドにより設定すること」と、本願発明が「前記メモリデバイスの製造後に前記メモリデバイスへ、複数の最初のプログラミング電圧の値をプログラミングすること」とは、前記メモリデバイスの製造後に前記メモリデバイスへ、最初のプログラミング電圧の値をプログラミングすることである点で共通している。

c.引用発明1は「前記不揮発性半導体記憶装置の製造後に、前記電圧設定回路112内の制御端子Paｒam1、Paｒam2に、前記書き込み電圧Vｐgmのステップアップ分をその組み合わせにより決定するための制御信号である“H”または“L”を、コマンドにより設定する」ものである。
ここで、前記「電圧設定回路112」は、「前記不揮発性半導体記憶装置」が備える回路であるから、前記「電圧設定回路112内の制御端子Paｒam1、Paｒam2に、前記書き込み電圧Vｐgmのステップアップ分をその組み合わせにより決定するための制御信号である“H”または“L”を、コマンドにより設定する」ことを上位概念で表現すれば、「前記不揮発性半導体記憶装置」に「前記書き込み電圧Vｐgmのステップアップ分」を「コマンドにより設定」することであると解される。
したがって、引用発明1の「前記不揮発性半導体記憶装置の製造後に、前記電圧設定回路112内の制御端子Paｒam1、Paｒam2に、前記書き込み電圧Vｐgmのステップアップ分をその組み合わせにより決定するための制御信号である“H”または“L”を、コマンドにより設定する」は、本願発明の「前記メモリデバイスの製造後に前記メモリデバイスへ電圧ステップの値をプログラミングすること」に相当している。

d.引用発明1の「前記電圧設定回路112内の制御端子B1,B2,B3に、前記書き込み電圧Vｐgmを8ステップの書き込みパルス電圧Vｐgmのレベルのいずれか一つのレベルに切り替えさせるための制御信号を、制御信号発生回路111から与えること」によって、「8ステップの書き込みパルス電圧Vｐgmのレベルのいずれか一つのレベル」が選択されて、「前記電圧設定回路112」が「設定」する「前記書き込み電圧Vｐgm」が、当該選択された「レベル」の電圧に「切り替え」られると認められる。
したがって、引用発明1の「前記電圧設定回路112内の制御端子B1,B2,B3に、前記書き込み電圧Vｐgmを8ステップの書き込みパルス電圧Vｐgmのレベルのいずれか一つのレベルに切り替えさせるための制御信号を、制御信号発生回路111から与えること」は、本願発明の「前記複数の、前記プログラムされた最初のプログラミング電圧の前記値のうちの一つを選択すること」に相当している。

e.引用例1の0033段落における「行方向に並ぶNANDセルの制御ゲート14は共通に制御ゲート線CG1,CG2,…,CG8として配設されて、これがワード線となる。」という記載から、引用発明1の「メモリセルの制御ゲート」はワード線に接続されている。
したがって、引用発明1の「前記選択されたメモリセルの制御ゲートには、前記書き込み電圧Vｐgmの初期値を含む8ステップの書き込みパルス電圧Vｐgmのレベルから切り替えられたいずれか一つのレベルの電圧を、前記書き込み電圧Vｐgmとして印加すること」は、本願発明の「前記対象メモリセルを含むワード線へ、前記複数の前記プログラムされた最初のプログラミング電圧の前記値のうちの前記選択された一つにほぼ等しいプログラミング電圧を印加すること」に相当している。

f.同様に、引用発明1の「非選択のメモリセルの制御ゲートへ、書き込み用中間電圧Vｐaｓｓを印加すること」は、本願発明の「前記対象メモリセルを含まない前記ワード線へ、前記パス電圧を印加すること」に相当している。

g.引用発明1の「前記書き込み電圧Vｐgmの印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われ、ベリファイ読み出しにより書き込み不十分と判定された前記選択されたメモリセルについて、前記書き込み電圧Vｐgmのステップアップ分だけ、前記書き込み電圧Vｐgmを増加させて再度書き込みを繰り返すこと」における「前記書き込み電圧Vｐgmの印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われ」ることは、本願発明の「前記対象メモリセルがプログラムされているかどうかを決定すること」に相当している。

h.引用発明1の「前記書き込み電圧Vｐgmの印加によるデータ書き込み動作の後、書き込みが充分に行われたか否かを調べるために、ベリファイ読み出し動作が行われ、ベリファイ読み出しにより書き込み不十分と判定された前記選択されたメモリセルについて、前記書き込み電圧Vｐgmのステップアップ分だけ、前記書き込み電圧Vｐgmを増加させて再度書き込みを繰り返すこと」における「ベリファイ読み出しにより書き込み不十分と判定された前記選択されたメモリセルについて、前記書き込み電圧Vｐgmのステップアップ分だけ、前記書き込み電圧Vｐgmを増加させて再度書き込みを繰り返すこと」は、本願発明の「前記対象メモリセルがプログラムされていないことが決定された場合には、前記プログラミング電圧を前記プログラムされた電圧ステップの前記値だけ増加させること」に相当している。

2.一致点と相違点
したがって、本願発明と引用発明1とは、以下の点で一致するとともに相違している。

(一致点)
「メモリデバイスの対象メモリセルをプログラミングする方法であって、
前記メモリデバイスの製造後に前記メモリデバイスへ、最初のプログラミング電圧の値をプログラミングすることと、
前記メモリデバイスの製造後に前記メモリデバイスへ電圧ステップの値をプログラミングすることと、
前記複数の、前記プログラムされた最初のプログラミング電圧の前記値のうちの一つを選択することと、
前記対象メモリセルを含むワード線へ、前記複数の前記プログラムされた最初のプログラミング電圧の前記値のうちの前記選択された一つにほぼ等しいプログラミング電圧を印加することと、
前記対象メモリセルを含まない前記ワード線へ、前記パス電圧を印加することと、
前記対象メモリセルがプログラムされているかどうかを決定することと、
前記対象メモリセルがプログラムされていないことが決定された場合には、前記プログラミング電圧を前記プログラムされた電圧ステップの前記値だけ増加させることと、を含む方法。」

(相違点1)
本願発明は、メモリデバイスの製造後に前記メモリデバイスへ、「複数の最初のプログラミング電圧の値」をプログラミングするのに対して、引用発明は、不揮発性半導体記憶装置の製造後に、電圧設定回路112内の制御端子PINに「書き込み電圧Vｐgmの初期値を決定するための制御信号である“H”または“L”」をコマンドにより設定する点。

(相違点2)
本願発明は、「前記対象メモリセルを含むワード線へ印加される電圧及び前記対象メモリセルを含まないワード線へ印加される電圧が、最初のレベルから、メモリセルをプログラミングするのには不十分でありかつ前記対象メモリセルを含まない前記ワード線のメモリセルを活性化するパス電圧まで増加可能な時間の長さを設定」しているのに対して、引用発明1はこのような手順を有していない点。

第4.相違点についての当審の判断
1.相違点1について
a.本願発明の「前記メモリデバイスの製造後に前記メモリデバイスへ、複数の最初のプログラミング電圧の値をプログラミングする」点について、本願明細書には、0007段落に「最初の(または初期)プログラム電圧及びステップ電圧は、メモリデバイスの製造後にそれぞれ選択可能である。」という記載がある。
したがって、本願発明の「複数の最初のプログラミング電圧の値をプログラミングする」とは、0007段落の前記記載のように、「複数の最初のプログラミング電圧の値」の中から1つを「前記メモリデバイスの製造後」に選択することで「前記メモリデバイス」へ「プログラミングする」ことを、少なくとも、意味していると認められる。

b.一方、引用発明1は「電圧設定回路112内の制御端子PINに、書き込み電圧Vｐgmの初期値を決定するための制御信号である“H”または“L”を、コマンドにより設定する」ものである。
そして、引用例1の0039段落に「制御端子PINに入る信号によりNMOSトランジスタQ5を制御することで、電流I20を可変設定できる。」と記載されているから、引用発明1の「書き込み電圧Vｐgmの初期値」は、2つの「電圧」値の中から、「電圧設定回路112内の制御端子PIN」に「コマンドにより設定」される「制御信号」が“H”であるか“L”であるかによって決まる1つの「電圧」値が、「不揮発性半導体記憶装置の製造後」に選択されるものであると解される。

c.してみれば、本願発明の「複数の最初のプログラミング電圧の値をプログラミングする」を上記aのように解するとき、相違点1は実質的な相異点ではない。

d.なお、本願明細書の0026段落には、「別の実施形態においては、レジスタは、最初のプログラミング電圧レベル324に対応する四つの異なる制御パラメータの値を格納するためプログラムされうる2ビットのレジスタである。」という記載がある。
したがって、本願発明の「前記メモリデバイスの製造後に前記メモリデバイスへ、複数の最初のプログラミング電圧の値をプログラミングする」とは、0026段落の前記記載のように、「複数の」、「最初のプログラミング電圧」を記述する「値」を、「前記メモリデバイスの製造後に前記メモリデバイス」へ「プログラミングする」ことも、少なくとも、意味していると解される。

e.これに対して、引用発明1は、「書き込み電圧Vｐgmの初期値」を「制御信号である“H”または“L”」によって「決定」している。すなわち、前記「書き込み電圧Vｐgmの初期値」を、「“H”または“L”」という1個の「制御信号」によって「決定」している。
しかしながら、引用発明1は、「前記書き込み電圧Vｐgmのステップアップ分」については、「前記電圧設定回路112内の制御端子Paｒam1、Paｒam2」にそれぞれ「コマンドにより設定」される「制御信号である“H”または“L”」の「組み合わせにより決定」している。すなわち、「前記書き込み電圧Vｐgmのステップアップ分」については、2個の「制御信号」の「組み合わせにより決定」している。

f.よって、仮に相違点1が実質的な相異点であるとしても、引用発明1において、前記「書き込み電圧Vｐgmの初期値」を、複数ビットの「制御信号」によって「不揮発性半導体記憶装置の製造後」に「決定」すること、すなわち、複数の制御パラメータの値によって「不揮発性半導体記憶装置の製造後」にプログラミングすることは、必要とする前記「書き込み電圧Vｐgmの初期値」の精度に応じて、当業者が適宜なし得たものと認められる。

2.相違点2について
a.「選択されたメモリセルにデータ書き込みを行うための書き込み電圧を発生する書き込み電圧発生回路108の出力端子と、非選択のメモリセルに与える中間電圧を発生するための中間電圧発生回路109の出力端子とを、短絡用MOSトランジスタQ100によって、ほぼ中間電圧の充電所要時間として予め定められた一定時間だけ短絡状態に保つこと」により、「前記中間電圧用の昇圧回路の負荷が前記書き込み電圧用の昇圧回路の負荷よりも大きいことに起因」して「発生する誤書き込みを防ぐことを特徴とするNANDセル型EEPROM」は、引用例2に記載されているように従来公知であった。

b.そして、引用例2に記載された「一定のレベル」の「非選択のメモリセルに与える中間電圧」は、「選択されたメモリセル」にとっては「前記書き込み電圧」を前記「一定レベル」の「中間電圧」に「達した後」で「更に上昇させる」必要がある「電圧」であるから、前記「選択されたメモリセル」をプログラミングするのには不十分な電圧である。
そして、引用例2の0007段落の「データ読み出しは、選択されたワード線に0V、残りのワード線にデータ“0”,“1”に拘わらずメモリセルがオンする中間電圧を与えて、NAND型セルが導通するか否かをビット線で検出することにより行われる。」という記載から、引用例2に記載された前記「一定のレベル」の「非選択のメモリセルに与える中間電圧」は、「選択されたメモリセル」を含まないワード線に接続された「非選択のメモリセル」をオンさせて活性化するパス電圧であるといえる。

c.また、引用例2に記載された「短絡用MOSトランジスタQ100」は、「書き込み電圧発生回路108の出力端子」と「中間電圧発生回路109の出力端子」とを「ほぼ中間電圧の充電所要時間として予め定められた一定時間だけ短絡状態に保つこと」によって、「前記非選択のメモリセルに与えられる前記中間電圧が一定レベルに達するまでの時間である前記予め定められた一定時間は前記中間電圧を前記書き込み電圧に追従させ」ている。
したがって、前記「短絡用MOSトランジスタQ100」は、「選択されたメモリセル」のワード線へ印加され「データ書き込みを行う」ための前記「書き込み電圧」と、「選択されたメモリセル」を含まない「非選択のメモリセル」のワード線に与える前記「中間電圧」とが、最初のレベルから、前記「一定のレベル」の「非選択のメモリセルに与える中間電圧」、すなわち、前記bの、「選択されたメモリセル」をプログラミングするのには不十分な電圧であり、「選択されたメモリセル」を含まないワード線に接続された「非選択のメモリセル」をオンさせて活性化するパス電圧のレベルにまで増加する時間である「前記予め定められた一定時間」を設定しているといえる。
そして、引用例2における「中間電圧用の昇圧回路の負荷」は、製造された製品毎にバラツキがあることは自明の事項であるから、引用例2において、「中間電圧用の昇圧回路の負荷が書き込み電圧昇圧回路の負荷よりも大きいことに起因」して「発生する誤書き込みを防ぐ」ためには、前記バラツキに応じて、「短絡用MOSトランジスタQ100」により「書き込み電圧発生回路108の出力端子」と「中間電圧発生回路109の出力端子」とを「短絡状態に保つ」時間である「前記予め定められた一定時間」を設定する必要があることは、当業者にとって自明の事項である。

d.ここで、引用例1の0026段落における「この発明の一実施例に係るNANDセル型EEPROMのブロック構成を示す。」という記載から、引用発明1の「不揮発性半導体記憶装置」は、引用例2と同じく、「NANDセル型EEPROM」であると認められる。
そして、この「NANDセル型EEPROM」である「不揮発性半導体記憶装置」の誤書き込みを防止しようとすることは、引用発明1が当然に有する課題であると認められる。

e.したがって、引用発明1及び引用例2に記載された技術事項に接した当業者であれば、引用発明1における「選択されたメモリセルの制御ゲート」に印加される「書き込み電圧Vｐgm」及び「選択されたメモリセル」を含まない「非選択のメモリセル」の「制御ゲート」に印加される電圧が、最初のレベルから、「選択されたメモリセル」をプログラミングするのには不十分でありかつ「選択されたメモリセル」を含まない「非選択のメモリセル」を活性化するパス電圧まで増加する時間の長さを、引用発明1の「不揮発性半導体記憶装置」の製品毎のバラツキに応じて、適宜に設定することは容易になし得たことであると認められる。

3.小括
以上検討したとおり、本願発明と引用発明1との相違点は、引用例2に記載された技術事項を勘案することにより当業者が容易になし得た範囲に含まれる。そして、本願発明の効果は、引用発明1及び引用例2に記載された技術事項に基づいて当業者が予期し得たものと認められる。
したがって、本願発明は、引用発明1及び引用例2に記載された技術事項に基づいて当業者が容易に発明をすることができたものである。

第5.むすび
以上のとおり、本願発明は、引用例1及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2012-07-10 
結審通知日 2012-07-17 
審決日 2012-07-31 
出願番号 特願2008-511217(P2008-511217)
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 高野 芳徳、加藤 俊哉  
特許庁審判長 鈴木 匡明
特許庁審判官 小野田 誠
近藤 幸浩
発明の名称 プログラミングメモリデバイス  
代理人 大菅 義之  
代理人 野村 泰久  

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