ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1267453 |
| 審判番号 | 不服2010-27890 |
| 総通号数 | 158 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2013-02-22 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2010-12-09 |
| 確定日 | 2012-12-05 |
| 事件の表示 | 特願2008-512615「誘電体の破壊によってプログラムすることが可能なリードオンリメモリアレイ」拒絶査定不服審判事件〔平成18年11月30日国際公開、WO2006/128073、平成20年11月20日国内公表、特表2008-541493〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、2006年5月25日(パリ条約に基づく優先権主張 外国庁受理2005年5月25日、アメリカ合衆国)を国際出願日とする特許出願であって、平成22年3月12日付けの拒絶理由通知に対して同年7月15日に意見書及び手続補正書が提出されたが、同年8月3日付けで拒絶査定がなされた。 それに対して、同年12月9日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成23年12月26日付けで審尋がなされ、平成24年5月25日に回答書が提出された。 第2.補正の却下の決定 【補正の却下の決定の結論】 平成22年12月9日に提出された手続補正書による補正を却下する。 【理由】 1.補正の内容 平成22年12月9日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?10を補正して、補正後の特許請求の範囲の請求項1?10とするものであり、補正前後の請求項1は各々次のとおりである。 (補正前) 「【請求項1】 基板(208)に位置付けられ、第1の分離領域と第2の分離領域との間に設けられた、少なくとも1のビット線(204c)と、 前記少なくとも1のビット線(204c)を横切るように位置付けられた少なくとも1のワード線(202b)と、 前記少なくとも1のビット線(204c)と前記少なくとも1のワード線(202b)との交差点に位置付けられ、かつ、前記少なくとも1のビット線(204c)と前記少なくとも1のワード線(202b)との間に位置付けられた誘電体領域(216)を含むメモリセル(206)とを備え、 前記第1および第2の分離領域は、シャロートレンチアイソレーション(STI)領域を備えており、 プログラミング動作は、前記誘電体領域(216)を破壊することによって、前記メモリセル(206)を第1の論理状態から第2の論理状態へ変化させる、プログラムすることが可能なROMアレイ。」 (補正後) 「【請求項1】 基板(208)に位置付けられ、第1の分離領域と第2の分離領域との間に設けられた、少なくとも1のビット線(204c)と、 前記少なくとも1のビット線(204c)を横切るように位置付けられた少なくとも1のワード線(202b)と、 前記少なくとも1のビット線(204c)と前記少なくとも1のワード線(202b)との交差点に位置付けられ、かつ、前記少なくとも1のビット線(204c)と前記少なくとも1のワード線(202b)との間に位置付けられた誘電体領域(216)を含むメモリセル(206)とを備え、 前記第1および第2の分離領域は、シャロートレンチアイソレーション(STI)領域を備えており、 プログラミング動作は、前記誘電体領域(216)を破壊することによって、電流が前記ワード線から前記誘電体領域および前記ビット線を通じてアースへ流れ、前記メモリセル(206)を第1の論理状態から第2の論理状態へ変化させる、プログラムすることが可能なROMアレイ。」 2.補正事項の整理 本件補正による補正事項を整理すると次のとおりである。 (1)補正事項1 補正前の請求項1の「プログラミング動作は、前記誘電体領域(216)を破壊することによって、前記メモリセル(206)を第1の論理状態から第2の論理状態へ変化させる、」を補正して、補正後の請求項1の「プログラミング動作は、前記誘電体領域(216)を破壊することによって、電流が前記ワード線から前記誘電体領域および前記ビット線を通じてアースへ流れ、前記メモリセル(206)を第1の論理状態から第2の論理状態へ変化させる、」とすること。 (2)補正事項2 補正前の請求項8の「プログラミング動作は、前記誘電体領域(216)を破壊することによって、前記メモリセル(206)を第1の論理状態から第2の論理状態へ変化させるものであって、前記プログラミング動作が前記メモリセル(206)をダイオードとして動作させる、」を補正して、補正後の請求項8の「プログラミング動作は、前記誘電体領域(216)を破壊することによって、電流が前記ワード線から前記誘電体領域および前記ビット線を通じてアースへ流れ、前記メモリセル(206)を第1の論理状態から第2の論理状態へ変化させるものであって、前記プログラミング動作が前記メモリセル(206)をダイオードとして動作させる、」とすること。 3.新規事項の追加の有無、及び補正の目的の適否についての検討 (1)補正事項1について 補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0024段落等に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。 また、補正事項1は、補正前の請求項1に係る発明の発明特定事項である「プログラミング動作」に対して技術的限定を加えるものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。 (2)補正事項2について 補正事項2により補正された部分は、当初明細書の0024段落等に記載されているものと認められるから、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 また、補正事項2は、補正前の請求項8に係る発明の発明特定事項である「プログラミング動作」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項2は、特許法第17条の2第4項に規定する要件を満たす。 (3)新規事項の追加の有無、及び補正の目的の適否についてのまとめ 以上検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たす。 そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。 4.独立特許要件についての検討 (1)補正後の発明 本願の本件補正による補正後の請求項1?10に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?10に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される上記第2.1.の「(補正後)」の箇所に記載したとおりのものであって、再掲すると次のとおりである。 「【請求項1】 基板(208)に位置付けられ、第1の分離領域と第2の分離領域との間に設けられた、少なくとも1のビット線(204c)と、 前記少なくとも1のビット線(204c)を横切るように位置付けられた少なくとも1のワード線(202b)と、 前記少なくとも1のビット線(204c)と前記少なくとも1のワード線(202b)との交差点に位置付けられ、かつ、前記少なくとも1のビット線(204c)と前記少なくとも1のワード線(202b)との間に位置付けられた誘電体領域(216)を含むメモリセル(206)とを備え、 前記第1および第2の分離領域は、シャロートレンチアイソレーション(STI)領域を備えており、 プログラミング動作は、前記誘電体領域(216)を破壊することによって、電流が前記ワード線から前記誘電体領域および前記ビット線を通じてアースへ流れ、前記メモリセル(206)を第1の論理状態から第2の論理状態へ変化させる、プログラムすることが可能なROMアレイ。」 (2)引用刊行物に記載された発明 (2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開昭64-15966号公報(以下「引用例」という。)には、第1図?第7図とともに次の記載がある(ここにおいて、下線は当合議体が付加したものである。)。 a.「(産業上の利用分野) 本発明は電気的にデータの書込みを可能とした記憶装置に関する。」(2ページ左上欄8行?10行) b.「(実施例) 第1図は、半導体基板に形成したメモリの回路図である。 メモリセルは等価的にキャパシタで表わされ、書込みが為された(絶縁薄膜が破壊された)メモリセルはダイオードで表されている。X方向の制御線はX_(1),X_(2),…,Y方向の制御線はY_(1),Y_(2),…で示されており、夫々Xデコーダー11、Yデコーダ12によりプログラム電圧(V_(PP):12?16V)または低レベル電圧(V_(SS):接地)が供給される。Yデコーダ12はまた、データ読出しの際に読出し電圧V_(R)を制御線に与え、セルに流れる電流を検知する電流検知部13が接続されている。 第2図(a)は、第1図に示したメモリアレイの部分拡大平面図であり、第2図(b),(c)はそのA-A’,B-B’断面図である。」(2ページ右下欄19行?3ページ左上欄15行) c.「説明の理解を助けるために第4図、第5図を用いてその製造工程を説明する。先ず、P^(-)シリコン基板21(例えば50Ω・cm)のメモリセルアレイ領域にリンをドープして不純物濃度1×10^(16)cm^(-3)程度のn型ウェル22を形成する。そして基板表面を熱酸化してシリコン酸化膜23を形成し、これにY方向に窒化シリコン膜24をストライプ状に形成して熱酸化を行ない、フィールド酸化膜25を形成する。(第4図a,第4図b) 次に、シリコン窒化膜23、シリコン酸化膜24を除去し、基板表面を再び熱酸化して100Å厚の酸化膜26を形成し、フォトレジスト27をマスクにして開口部にボロンをイオン注入して例えば不純物濃度1×10^(17)cm^(-3)、接合深さ0.7μmのｐ型層28(第1の電極)を形成する。このｐ型層28はY方向にストライプ状に形成されてY方向制御線Y_(1),Y_(2),…を構成している(第4図b,第5図b)。 この後、酸化膜26をフッ化アンモニウム又はRIE(反応性イオンエッチング)で除去し、再度800℃で熱酸化して厚さ70Åのシリコン酸化膜29を形成し、更にCVD法でポリシリコン層30を堆積し、これにリンを1×10^(20)?1×10^(21)cm^(-3)程度ドープする。リンのドープは堆積と同時に行なってもよい。そしてこの表面に、絶縁膜、例えばCVD法でシリコン窒化膜31を形成し、ポリシリコン層30,シリコン窒化膜31をX方向にストライプ状にパターニングしてX方向制御線として用いる第2の電極を形成する。この後、全体に絶縁膜、例えばシリコン酸化膜32をCVD法で被覆する。(第4図c,第5図c) この後、全体をRIEで異方性エッチングし、CVDシリコン酸化膜32を側壁部に残置させ、所望により側壁酸化膜32をマスクとして基板にボロンをイオン注入してｐ^(+)型層33を形成し低抵抗化させる(第4図d,第5図d) このようにして、第2図に示したメモリセルが得られる。」(3ページ左上欄16行?左下欄13行) d.「第3図は、書込み時におけるメモリセルの状態を示している。第1図には各制御線に与えられている電圧を示す。 第1図で番号1?5で表記したメモリセルが、第3図の(a)?(e)に対応して図示されている。この構造は、ポリシリコン側からn-ｐ-nとなっており、nウェルは高レベル電圧の16Vが印加されており、P^(-)基板は接地である。nウェル22外の基板表面にはデコーダ等の周辺回路が形成されている。しかし所望であれば、n型基板を始めから用いたり、n型ウェルの代わりにn型エピタキシャル層を用いる事もできる。 さて、第3図(d)において、ｐ型層には16Vの書込み電圧が、そしてn^(+)ポリシリコン層には0Vが印加されている。これはｐ型層、n^(+)ポリシリコン層に対して順方向バイアスの関係にあり、絶縁薄膜に局部的な絶縁破壊をもたらす。パルス電圧を50μｓec程度として必要な破壊が生ずる。この破壊部にはｐn接合が形成され、整流性を示す。 第3図(a)のセルでは、バイアス関係は選択セルと逆の関係にあり、n^(+)ポリシリコン層には16Vが印加されている。しかし、n型層表面に空乏層が伸びるため16Vの電位差をこの空乏層が緩和し、絶縁薄膜は破壊に至らない。また、ｐ型層内で熱発生した少数キャリアである電子は、トンネル現象によりn^(+)ポリシリコン層に流入する。第1図に番号6で示した、先に書込みが為されているメモリセルのバイアス関係も第3図(a)と同様である。しかし、破壊部に生じているｐn接合の逆方向耐圧は、書込み電圧より十分大きいため、問題はない。」(3ページ左下欄20行?4ページ左上欄10行) e.「これらのセルのデータの読出しは次のように行なえばよい。 例えば、第1図で番号4で示したセルのデータを読出すには、Yデコーダ12によって制御線Y_(3)に読出し電圧V=3Vを印加する。そしてXデコーダ11によって制御線X_(3)に0Vを印加する。メモリセル4が書込み状態にあれば順方向バイアスとなるのでメモリセルには電流が流れ、非書込み状態(非破壊)にあれば電流が流れない。これを、電流検知部13で判定すればよい。この時、Y方向の非選択制御線Y_(1),Y_(2),Y_(4),Y_(5)には低レベル電圧の0Vを与え、X方向の非選択制御線X_(1),X_(2),X_(4),X_(5)には高レベル電圧の3Vを与えれば、選択しないメモリセルはバイアスがかからないか逆バイアスの状態となり書込み済であっても電流は流れない。」(4ページ左下欄12行?右下欄7行) f.「第3図(e)は、第1図において番号5で示した書込み済のセルの状態を示している。 第6図(a)は本発明の他の実施例のメモリセルアレイ部の部分拡大平面図、(b)はA-A’,(c)はB-B’断面図を示す。 第2図の例ではn-ｐ-nの構成であったが、ここではｐ-n-ｐとなっている。 第4図(b)、第5図(b)の工程で、ボロンの代わりにリン又はヒ素をイオン注入し、第4図(c)、第5図(c)の工程でn^(+)ポリシリコン層の代わりにボロンをドープしたｐ^(+)ポリシリコン層を形成し、第4図(d)、第5図(d)の工程でｐ層を形成する代わりにボロンをイオン注入してn層を形成している。 第7図(a)?(d)には、第1図の番号1?4に示したメモリセルの状態を夫々示している。 制御線Y_(3)には、書込み電圧V_(PP)=16Vが印加されており、Y_(3)につながる非選択のメモリセルの状態は、第7図(b)と同様である。この実施例では、ｐ^(-)基板は低レベル電圧の0Vが印加されており、領域28であるn型層と、ｐ^(-)基板21は逆バイアス状態で空乏層が界面に生ずる。しかし、空乏層はn型層表面まで達しないので、仮にそのセルが既に書込み済であっても0Vのｐ^(-)基板と16Vのｐ^(+)ポリシリコン層間にはパンチスルーは生じない。パンチスルーが生じて電流が流れると、制御線Y_(3)にかかる書込電圧は、制御線が持つ抵抗成分によって電位降下を来たすので好ましくない。」(4ページ右上欄3行?左下欄9行) (2-2)ここにおいて、上記(2-1)f.に記載された「本発明の他の実施例のメモリセルアレイ部」のうちの第7図(d)に記載された「メモリセル」(以下「第7図(d)のメモリセル」という。)に注目すると、第6図の記載から、「本発明の他の実施例のメモリセルアレイ部」は、ｐ^(-)基板21内に形成され、Y方向制御線Y_(3)を構成するn型層28、及びX方向制御線X_(3)を構成するｐ^(+)ポリシリコン層30を備えていることが明らかである。 また、上記(2-1)c.並びに第2図及び第6図の記載から、Y方向制御線Y_(3)を構成するn型層28は、左右に形成された「フィールド酸化膜25」の間に形成されていることも明らかである。 そして、上記(2-1)c.及びf.並びに第1図、第6図及び第7図の記載から、第7図(d)のメモリセルは、Y方向制御線Y_(3)を構成するn型層28と、当該n型層28の表面に形成されたシリコン酸化膜29と、当該シリコン酸化膜29の上に形成され、X方向制御線X_(3)を構成するｐ^(+)ポリシリコン層30とを含むものであることが明らかである。 (2-3)第7図(d)のメモリセルは、上記(2-1)f.及び第7図の記載から、「書き込み時」に、X方向制御線X_(3)を構成するｐ^(+)ポリシリコン層30に「書き込み電圧V_(PP)(=16V)」を印加し、Y方向制御線Y_(3)を構成するn型層28に「低レベル電圧(0V)」を印加する構成となっていることが明らかである。 そして、上記(2-1)d.の記載を参照すると、上に述べたような電圧を印加することにより、「ｐ^(+)ポリシリコン層30」と「n型層28」との間の「シリコン酸化膜29」に「局部的な絶縁破壊」を起こして、破壊部にｐn接合が形成されることが明らかである。 また、上記(2-1)a.の記載からも、また、引用例全体の記載からも、引用例の「本発明の他の実施例のメモリセルアレイ部」が「電気的にデータの書込みを可能とした」ものであることは明らかである。 (2-4)以上を総合すると、引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。 「ｐ^(-)基板21内に形成され、フィールド酸化膜25の間に形成されたY方向制御線Y_(3)を構成するn型層28と、 X方向制御線X_(3)を構成するｐ^(+)ポリシリコン層30と、 前記n型層28と、前記n型層28の表面に形成されたシリコン酸化膜29と、前記シリコン酸化膜29の上に形成された前記ｐ^(+)ポリシリコン層30とを含むメモリセルとを備え、 書き込み時に、前記ｐ^(+)ポリシリコン層30に書き込み電圧V_(PP)を印加し、前記n型層28に低レベル電圧を印加することにより、前記ｐ^(+)ポリシリコン層30と前記n型層28との間の前記シリコン酸化膜29に局部的な絶縁破壊を起こして、破壊部にｐn接合が形成される、 電気的にデータの書込みを可能としたメモリセルアレイ部。」 (3)補正発明と引用発明との対比 (3-1)引用発明の「ｐ^(-)基板21」、「Y方向制御線Y_(3)を構成するn型層28」は、各々補正発明の「基板(208)」、「少なくとも1のビット線(204c)」に相当する。 また、引用発明の「Y方向制御線Y_(3)を構成するn型層28」の両側に存在する2つの「フィールド酸化膜25」は、補正発明の「第1の分離領域」及び「第2の分離領域」に相当する。 したがって、引用発明の「ｐ^(-)基板21内に形成され、フィールド酸化膜25の間に形成されたY方向制御線Y_(3)を構成するn型層28」は、補正発明の「基板(208)に位置付けられ、第1の分離領域と第2の分離領域との間に設けられた、少なくとも1のビット線(204c)」に相当する。 (3-2)引用発明の「X方向制御線X_(3)を構成するｐ^(+)ポリシリコン層30」が、「ｐ^(-)基板21内に形成され、フィールド酸化膜25の間に形成されたY方向制御線Y_(3)を構成するn型層28」を横切るように位置付けられていることは、引用例の第6図等から明らかであるから、引用発明の「X方向制御線X_(3)を構成するｐ^(+)ポリシリコン層30」は、補正発明の「前記少なくとも1のビット線(204c)を横切るように位置付けられた少なくとも1のワード線(202b)」に相当する。 (3-3)引用発明の「シリコン酸化膜29」は、補正発明の「誘電体領域(216)」に相当する。 そして、引用発明の「メモリセル」が、「ｐ^(-)基板21内に形成され、フィールド酸化膜25の間に形成されたY方向制御線Y_(3)を構成するn型層28」と「X方向制御線X_(3)を構成するｐ^(+)ポリシリコン層30」との交点に位置付けられていること、及び引用発明の「シリコン酸化膜29」が、「ｐ^(-)基板21内に形成され、フィールド酸化膜25の間に形成されたY方向制御線Y_(3)を構成するn型層28」と「X方向制御線X_(3)を構成するｐ^(+)ポリシリコン層30」との間に位置付けられていることは明らかである。 したがって、引用発明の「前記n型層28と、前記n型層28の表面に形成されたシリコン酸化膜29と、前記シリコン酸化膜29の上に形成された前記ｐ^(+)ポリシリコン層30とを含むメモリセル」は、補正発明の「前記少なくとも1のビット線(204c)と前記少なくとも1のワード線(202b)との交差点に位置付けられ、かつ、前記少なくとも1のビット線(204c)と前記少なくとも1のワード線(202b)との間に位置付けられた誘電体領域(216)を含むメモリセル(206)」に相当する。 (3-4)引用発明の「書き込み」は、補正発明の「プログラミング」に相当する。 そして、引用発明は、「書き込み時」、すなわち「プログラミング」時に、「前記ｐ^(+)ポリシリコン層30に書き込み電圧V_(PP)を印加し、前記n型層28に低レベル電圧を印加することにより、前記ｐ^(+)ポリシリコン層30と前記n型層28との間の前記シリコン酸化膜29に局部的な絶縁破壊を起こして、破壊部にｐn接合が形成される」ものであるから、引用発明の「書き込み」動作、すなわち「プログラミング動作」は、「前記ｐ^(+)ポリシリコン層30と前記n型層28との間の前記シリコン酸化膜29」を破壊することによって、電流が「前記ｐ^(+)ポリシリコン層30」から「前記シリコン酸化膜29」及び「前記n型層28」を通じて「低レベル電圧」に流れ、「メモリセル」を、電流が流れないという「第1の論理状態」から、電流が流れるという「第2の論理状態」に変化させるものであることが明らかである。 さらに、引用例の上記(2)(2-1)b.の「Yデコーダ12によりプログラム電圧(V_(PP):12?16V)または低レベル電圧(V_(SS):接地)が供給される。」という記載から、引用発明の「低レベル電圧」は「接地」すなわち「アース」であることが明らかである。 したがって、引用発明の「書き込み時に、前記ｐ^(+)ポリシリコン層30に書き込み電圧V_(PP)を印加し、前記n型層28に低レベル電圧を印加することにより、前記ｐ^(+)ポリシリコン層30と前記n型層28との間の前記シリコン酸化膜29に局部的な絶縁破壊を起こして、破壊部にｐn接合が形成される」という構成は、補正発明の「プログラミング動作は、前記誘電体領域(216)を破壊することによって、電流が前記ワード線から前記誘電体領域および前記ビット線を通じてアースへ流れ、前記メモリセル(206)を第1の論理状態から第2の論理状態へ変化させる」という構成に相当する。 (3-5)引用発明の「電気的にデータの書込みを可能としたメモリセルアレイ部」は、補正発明の「プログラムすることが可能なROMアレイ」に相当する。 (3-6)したがって、補正発明と引用発明とは、 「基板(208)に位置付けられ、第1の分離領域と第2の分離領域との間に設けられた、少なくとも1のビット線(204c)と、 前記少なくとも1のビット線(204c)を横切るように位置付けられた少なくとも1のワード線(202b)と、 前記少なくとも1のビット線(204c)と前記少なくとも1のワード線(202b)との交差点に位置付けられ、かつ、前記少なくとも1のビット線(204c)と前記少なくとも1のワード線(202b)との間に位置付けられた誘電体領域(216)を含むメモリセル(206)とを備え、 プログラミング動作は、前記誘電体領域(216)を破壊することによって、電流が前記ワード線から前記誘電体領域および前記ビット線を通じてアースへ流れ、前記メモリセル(206)を第1の論理状態から第2の論理状態へ変化させる、プログラムすることが可能なROMアレイ。」 である点で一致し、次の点で相違する。 (相違点) 補正発明は、「前記第1および第2の分離領域は、シャロートレンチアイソレーション(STI)領域を備えて」いるのに対して、引用発明は、補正発明の「前記第1および第2の分離領域」に相当するものが「フィールド酸化膜25」である点。 (4)相違点についての当審の判断 (4-1)一般に、半導体メモリ装置における分離領域として、「シャロートレンチアイソレーション(STI)領域」及び「フィールド酸化膜」は共に当業者において周知のものであり、そのうちのどちらを設けるかは、集積度や製造プロセスの容易さ等を考慮して(一般に、「シャロートレンチアイソレーション(STI)領域」の方が「フィールド酸化膜」と比較して、高集積化に向く反面、製造プロセスが複雑である。)、当業者が適宜選択し得る設計的事項である。 それは、補正発明や引用発明のように、絶縁膜の絶縁破壊を利用して電気的にプログラミングを行う半導体メモリ装置においても当然例外ではなく、分離領域として「シャロートレンチアイソレーション(STI)領域」を用いることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例1及び2にも記載されているように、当業者における周知技術である。 a.周知例1:特開平7-226490号公報 上記周知例1には、図1?5とともに次の記載がある。 「【0009】 【実施例】図面は線図的なものであり、種々の構成要素はスケール通りに表示されていない。また、同一導電型の半導体領域には同一方向のハッチングを付して表示する。図1?5に示す半導体装置は単結晶半導体本体1を有し、本例ではこの半導体本体1をシリコンで構成する。勿論、半導体本体1は他の適切な半導体材料で構成することもできる。半導体本体1にはその面2に又はこれと隣接してメモリ素子アレイM_(ij)を形成する。尚、添字i及びjは、このメモリ素子マトリックスの行及び列とそれぞれ関連する。図1は一例として4×4のマトリックスを示すが、実際にはメモリ素子の数ははるかに多い。アドレスする場合、メモリ素子を、行導体を構成する選択線4及び列導体を構成する選択線5に接続する。メモリ3は、米国特許第4881114号明細書又は欧州特許出願第92203576.1号明細書に記載されているような書込可能な読出専用メモリ又はPROMで構成する。これらの明細書において、メモリセルは薄い誘電体層によって相互に分離されている反対導電型の交差ラインで構成されている。書込中、ある極性の導体間に誘電体層に降伏が生ずる値の電圧を印加し、整流接合(rectifying junction)によって導体間を相互接続する。各列導体5は一導電型(本例の場合、P形)の低抵抗の埋込領域6を有し、この埋込領域6を同一導電型の比較的高い抵抗領域7により面2から分離する。図3に示すように、隣接する列導体は絶縁溝8により互いに電気的に分離する。所望の場合、これら絶縁溝8は例えば酸化シリコン又は酸化シリコンと多結晶シリコンとの組み合せを用いて既知の方法で充填して平坦な上側表面を形成することができる。これらの絶縁溝は面2から半導体本体の反対導電型(本例の場合、n形)の下部部分まで延在する。面2は薄い誘電体層10で被覆する。この誘電体層10は酸化シリコン層とすることができ、或は厚さ約2nmの酸化シリコン層と、この上に形成した厚さが約6nmの窒化シリコン層と、この上に形成した厚さ約2nmの酸化シリコン層で構成することも好ましい。」 したがって、上記周知例1には、書込中、ある極性の導体間に誘電体層に降伏が生ずる値の電圧を印加し、整流接合(rectifying junction)によって導体間を相互接続するメモリセルを備えた半導体装置において、分離領域として、酸化シリコン又は酸化シリコンと多結晶シリコンとの組み合せを用いた絶縁溝、すなわち、シャロートレンチアイソレーション(STI)領域を用いることが記載されているものと認められる。 b.周知例2:特開2003-86768号公報 上記周知例2には、図2及び3とともに次の記載がある。 「【0001】 【発明の属する技術分野】この発明は、書き換え不可能な不揮発性半導体記憶装置に関し、特に絶縁膜を絶縁破壊することによってディジタル情報を書き込むアンチフューズメモリの改良に関する。」 「【0050】図3は、図2に示すメモリセルアレイにおける2×2セグメントの説明図である。図3(a)は平面図であり、図3(b)は図3(a)におけるA‐A'矢視断面図である。メモリセル23は、P型シリコン基板31上に形成されたLOCOS(シリコン選択酸化)膜36による素子分離領域の開口部に形成される。そして、ワード線22として用いられる上部電極としてのドープドポリシリコン37と、ビット線21として用いられる濃度が5×10^(19)cm^(-3)のN型不純物領域33と、上部電極(ドープドポリシリコン)37およびN型不純物領域33の間に挟まれたアンチフューズ絶縁膜35および濃度が1×10^(20)cm^(-3)のP型不純物領域34と、濃度が1×10^(19)cm^(-3)のP型不純物領域32で概略構成される。尚、P型不純物領域34は、N型不純物領域33とPN接合を形成する。また、P型不純物領域32は、N型不純物領域33同士を分離し且つN型不純物領域33同士のパンチスルーを防ぐ。」 「【0057】ここでは、LOCOS素子分離工程を用いた場合の説明を行ったが、既知のトレンチ素子分離工程を用いても同様に素子分離できることは言うまでもない。」 したがって、上記周知例2には、絶縁膜を絶縁破壊することによってディジタル情報を書き込むアンチフューズメモリにおいて、分離領域として、既知のトレンチ素子分離工程、すなわち、シャロートレンチアイソレーション(STI)工程を用いることが記載されているものと認められる。 (4-2)したがって、引用発明に接した当業者であれば、「Y方向制御線Y_(3)を構成するn型層28」を分離する「フィールド酸化膜25」に換えて、「シャロートレンチアイソレーション(STI)領域」とすること、すなわち、補正発明のように、「前記第1および第2の分離領域は、シャロートレンチアイソレーション(STI)領域を備えて前記第1および第2の分離領域は、シャロートレンチアイソレーション(STI)領域を備えて」いる構成とすることは、容易になし得たことである。 よって、補正発明と引用発明との相違点は、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。 以上のとおりであるから、補正発明は、特許法第29条第2項に規定により、特許出願の際独立して特許を受けることができない。 (5)独立特許要件についてのまとめ 本件補正は、補正後の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。 5.補正の却下の決定のむすび 以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3.本願発明について 平成22年12月9日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?10に係る発明は、平成22年7月15日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?10に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「補正前」の箇所に記載したとおりのものである。 一方、本願の優先権主張の日前に日本国内において頒布された刊行物である特開昭64-15966号公報(引用例)には、上記第2.4.(2)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。 そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。 したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。 第4.むすび 以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2012-06-26 |
| 結審通知日 | 2012-07-03 |
| 審決日 | 2012-07-23 |
| 出願番号 | 特願2008-512615(P2008-512615) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
P 1 8・ 575- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 粟野 正明 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
西脇 博志 近藤 幸浩 |
| 発明の名称 | 誘電体の破壊によってプログラムすることが可能なリードオンリメモリアレイ |
| 代理人 | 深見 久郎 |
| 代理人 | 堀井 豊 |
| 代理人 | 荒川 伸夫 |
| 代理人 | 酒井 將行 |
| 代理人 | 仲村 義平 |
| 代理人 | 野田 久登 |
| 代理人 | 森田 俊雄 |