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審決分類 |
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない(前置又は当審拒絶理由) H03K 審判 査定不服 特36条4項詳細な説明の記載不備 特許、登録しない(前置又は当審拒絶理由) H03K |
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管理番号 | 1268150 |
審判番号 | 不服2011-35 |
総通号数 | 158 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2013-02-22 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2011-01-04 |
確定日 | 2013-01-04 |
事件の表示 | 特願2004-320690「クロック補間をするためのスイッチング回路」拒絶査定不服審判事件〔平成17年 6月 2日出願公開、特開2005-143114〕について、次のとおり審決する。 |
結論 | 本件審判の請求は、成り立たない。 |
理由 |
第1 手続の経緯 本願は,平成16年11月4日(パリ条約による優先権主張 2003年11月3日 独国)の出願であって,平成22年8月24日付けで拒絶査定がなされ,これに対し,平成23年1月4日に拒絶査定に対する審判請求がなされ,平成24年3月7日付けで当審から拒絶理由が通知され,平成24年6月13日付けで手続補正がなされたものである。 第2 当審において通知した拒絶理由 当審において通知した平成24年3月7日付け拒絶理由(以下「当審拒絶理由」という。)の概要は,以下のとおりである。 理由1 本件出願は,発明の詳細な説明の記載が下記の点で,特許法第36条第4項第1号に規定する要件を満たしていない。 理由3 本件出願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第2号に規定する要件を満たしていない。 記 [理由1について] 1.図1に関して【0018】に「PLL周波数測定回路6は,入力信号Inと信号fとの間の位相差を判定する位相検出器と,これと接続されたコントローラ5で構成されている。」との記載があるが,「位相検出器」なるものは図1に存在せず「位相検知器4」との関係が不明であり,また,信号fはデジタル発振器の入力であって入力信号Inと信号fとの間の位相差を判定することも図1からは読み取れないから,当該記載は意味不明である。 また,【0027】に「PLL周波数測定回路6の入力信号Inと,開ループ制御される追従する発振器1の出力クロックCLK outとの間の位相ずれを測定する位相検知器4をなすのは,PLL周波数測定回路6の入力信号による,追従する発振器1の位相信号Pの走査である。すなわち,入力パルスがロジックデバイス7のレジスタに位相累積器の内容を書き込む。このレジスタ内容は,追従する発振器1の入力信号Inと出力信号CLK outの間の位相ずれを,2の補数で表している。」と記載されているが,「PLL周波数測定回路6の入力信号による,追従する発振器1の位相信号Pの走査」が何を意味するのか日本語して技術的に意味不明である。このため,図1の位相検知器4の具体的構成及び動作が不明であり,位相検知器4がいかなる技術的意味を有する出力をなすのかも不明確になっている。 2.図1には「コントローラ5」が記載されておらず,参照符号5は「フィルタ」とされているが,「コントローラ」と「フィルタ」とは機能が全く異なるものであるから,図1の技術的内容が不明である。また,「コントローラ5」については【0018】に「PLL周波数測定回路6は,入力信号Inと信号fとの間の位相差を判定する位相検出器と,これと接続されたコントローラ5で構成されている。」と開示されるのみであるから,コントローラ5の具体的構成が不明である。また,上記1.のとおり,コントローラ(フィルタ)5に入力される位相検知器4の出力も不明であるから,コントローラ5の動作が不明であり,その出力である「信号f」がいかなる技術的意味を有するものなのかも不明になっている。 出願人は平成21年9月3日付け意見書で「PLL回路は,外部からの入力信号と電圧制御発振器(VCO)の出力信号間の周波数および位相の差を位相比較器により検出し,その誤差出力の直流成分を例えば低域通過フィルタで取り出してVCOに印加し,VCOの出力信号の周波数を入力信号の周波数に一致させる回路です。」と釈明しているが,そうとするとコントローラ5(フィルタ)の出力はLPF処理された位相誤差出力の直流成分となり,周波数が測定されるとは認められず,「信号f」が一層意味不明になっている。 6.【0025】及び図2の記載によれば,デジタル発振器の入力である信号fは「発振器1の周波数fを表す二進ワードfw」である必要があるが,上記1.?5.のとおりであるから,どのようにして「発振器1の周波数fを表す二進ワードfw」が生成され得るのか不明である。 [理由3について] 1.各請求項には「PLL回路」の構成が明らかにされていなく,「該PLL回路(6)の出力」の記載ではいかなる技術的意味を有する出力なのかが不明であり,周波数逓倍器が逓倍する対象が不明になっている。 すなわち,単に「PLL回路」といった場合,『外部からの入力信号と電圧制御発振器(VCO)の出力信号間の周波数および位相の差を位相比較器により検出し,その誤差出力の直流成分を例えば低域通過フィルタで取り出してVCOに印加し,VCOの出力信号の周波数を入力信号の周波数に一致させる回路』であるアナログPLL回路を包含するものであり,通常「PLL回路の出力」は位相制御されたVCOの出力であって,LPF処理された「誤差出力の直流成分」は専らVCOを制御するための内部信号であってPLLの出力とされることは一般的でない。 また,「PLL回路」は入力信号に位相が同期された発振器の出力を生成するものであって周波数測定の機能は認められないから,各請求項に係る発明が技術的に不明になっている。 2.各請求項には「デジタル発振器」の構成が明らかにされていなく,「前記PLL回路(6)にあるデジタル発振器(1)と,前記周波数逓倍器(3)を介して前記PLL回路(6)に接続されたデジタル発振器(1)とが,同じシステムクロック信号(2)で制御可能である」(請求項1)の記載によれば,デジタル発振器を制御するのは「システムクロック信号(2)」のみであってコントローラ9の出力である周波数fを表す二進ワードfwは読み取れないから,各請求項に係る発明が技術的に不明になっている。 3.各請求項には「周波数逓倍器」の構成が明らかにされていなく,上記1.のとおり逓倍する対象も不明であるため,「周波数逓倍器」の処理が不明になっている。すなわち,単に「周波数逓倍器」といった場合,周波数がfである入力信号を周波数がnfである出力信号とするものであるが,図1,3,【0028】に開示されている「周波数逓倍器」の入力は周波数を有する信号ではなく,デジタル発振器を制御するための信号(図1の場合はLPF処理された位相誤差出力の直流成分,図3の場合は発振器1の周波数fを表す二進ワードfw。)であり,逓倍処理は周波数ワードfwと補間係数iがn×nビット乗算として行われるものであるから,一般的な「周波数逓倍器」と異なる。 (デジタル発振器の周波数設定値である信号fを逓倍することにより,デジタル発振器と相俟って,デジタル発振器の出力として周波数が逓倍されることになるが,各請求項の「周波数逓倍器」に係る記載は明細書に開示された技術内容を正確に表現しているとは認められず,一般的な用語の意味と異なることから請求項に係る発明が不明確になっている。) 5.請求項3,15について,発明の詳細な説明をみても「回転角入力信号(In)」なる用語は存在せず,その定義が不明である。「回転角入力信号」の記載では,ロータリエンコーダからのパルス出力ではなく,例えば回転角自体を示す値とも解される。」 第3 請求人の対応 当審拒絶理由に対して,請求人は,平成24年6月13日付けで意見書と手続補正書を提出した。 上記補正書による補正は,特許請求の範囲の補正のほかに,発明の詳細な説明の【0018】の「PLL回路6は,入力信号Inと信号fとの間の位相差を判定する位相検出器と,これと接続されたフィルタ5で構成されている。」の記載を「PLL周波数測定回路6は,入力信号Inと,信号fをデジタル発振器1で処理した信号との間の位相差を判定する位相検知器4と、これと接続されたコントローラ5で構成されている。」に補正すること,【0024】?【0028】,図2,3の削除等を含むものである。 第4 当審の判断 1.「理由1」(特許法第36条第4項第1号違反)について (1)理由1の「1.」について 「PLL回路6」が「PLL周波数測定回路6」と補正されたが,発明の詳細な説明をみてもPLL周波数測定回路6を構成する位相検知器4,コントローラ5(フィルタ5),デジタル発振器1のそれぞれの具体的構成及び動作が明らかされておらず,一般のPLL回路の位相比較器(Phase Frequency Comparator)は位相及び周波数の違いを検出可能であることは当業者に周知の事実であるとしても,「入力信号Inと信号fとの間の位相差を判定する位相検出器」にて周波数そのものを測定することは自明ではなく,下記(2)のとおりコントローラ5(フィルタ5)の構成及び動作が不明であることも相俟って,どのように「周波数測定」がなされるのか不明である。このため,PLL周波数測定回路における位相検知器4の役割が不明であり,位相検知器4がいかなる技術的意味を有する出力をなすのか,すなわち,位相検知器4の出力は,入力信号Inと信号fとの間の位相差なのか,周波数の違いなのか,あるいは測定された入力信号Inの周波数の値そのものなのか不明確になっている。 また,「信号f」が「信号fをデジタル発振器1で処理した信号」と補正されたが,デジタル発振器1は「信号f」又は周波数逓倍された「信号f」及びシステムクロックf_(clk)を入力して発振出力又は出力信号Outを出力するものであるから,「信号f」又は周波数逓倍された「信号f」は制御信号と解され「処理される」対象ではないはずのところ,「信号fをデジタル発振器1で処理した信号」の記載では,図2及び【0025】?【0027】が削除されたことによりデジタル発振器の具体的構成及び動作の開示が抹消されたことと相俟って,デジタル発振器1で「信号f」にいかなる処理がなされ,いかなる信号が位相検知器4に出力されるのかも不明確になった。 請求人は意見書で「1)「位相検出器」を「位相検知器4」に補正しました。「入力信号Inと信号fとの間の位相差」を「入力信号Inと,信号fをデジタル発振器1で処理した信号との間の位相差」に補正しました。段落0027は削除しました。」と主張しているが,上述のとおり補正により一層不明確になった。 (2)理由1の「2.」及び「6.」について 図1において参照符合5に対応する構成が「フィルタ」から「コントローラ」に変更された。しかし,発明の詳細な説明には,コントローラについては【0018】に「・・・位相検出器と,これと接続されたコントローラ5で構成されている。」の記載があるのみであり,コントローラ5についての実質的な開示はなく,コントローラ5の具体的構成及び動作が不明である。このため,コントローラ5の出力である「信号f」もいかなるものか技術的に不明である。 そして,上記(1)のとおり【0018】の補正によりコントローラ5の入力である位相検知器4の出力が一層不明確になり,また,【0024】?【0028】,図2,3の削除によりこれらの記載を援用することができなくなったことによりコントローラ5の出力でありデジタル発振器1の入力である「信号f」が一層不明確になったため,コントローラ5の動作は一層不明確になった。 ここで,図2,【0025】?【0027】は削除されたため,DSS(ダイレクトデジタル合成)発振器が周知のものであり【0006】において【背景技術】のひとつとしてDSS(ダイレクトデジタル合成)発振器が言及されているとしても,図1のデジタル発振器1を削除された図2に示されるようなDSS(ダイレクトデジタル合成)発振器と限定的に解することはできず、「信号f」を削除された図2に示されるようなDSS発振器の入力である二進ワード「f_(w)」と限定的に解することはできない。また,仮に「信号f」をDSS発振器における二進ワード「f_(w)」としてみても,入力信号Inと「f_(w)」は位相結合されているとは認められない。すなわち,削除された図2に示されるように,DSS発振器では「f_(w)」が「f_(clk)」毎に累算され,累算値がオーバーフローする(累算値が【0026】の【数3】の「2^(n)」に達することに相当。)毎(「f_(OSC)」に相当。)にクロック出力(CLK _(out))をなすものであり,前記累算値が位相に相当するものであるから,「f_(w)」は【0026】の【数3】に示されるように「f_(clk)」及び「2^(n)」との関係で発振器1の周波数「f_(OSC)」を表すといえるが,「f_(w)」は累算器における歩進ステップ幅を示すにすぎず,クロック出力(CLK _(out))の位相は「f_(w)」ではなく累算器のリセットタイミング及びシステムクロックf_(clk)の位相に支配されることは明らかである。一方,【0018】及び請求項1の記載によれば入力信号InとPLL周波数測定回路の出力信号fは位相結合されているのであるから,PLL周波数測定回路の出力である「信号f」はDSS発振器における「f_(w)」とは異なるものと解さざるを得ない。したがって,コントローラ5の出力でありPLL周波数測定回路6の出力である「信号f」が不明である。 更に,PLL周波数測定回路6の出力である「信号f」がDSS発振器における歩進ステップ幅に対応する「f_(w)」であるとしても,上記(1)のとおり位相検知器4の出力が不明であり,位相検知器4が入力信号Inの周波数そのものを測定することは自明でないから,元々「フィルタ」と記載されていた「コントローラ」が位相検知器の出力からどのようにしてDSS発振器における歩進ステップ幅に対応する「f_(w)」を生成するのかは当業者といえども不明である。 請求人は意見書で「2)図1中の「フィルタ」を「コントローラ」に訂正しました。コントローラ5は,電圧制御発振器(VCO)のような簡単なフィルタおよび/またはコントローラを指します。PLL周波数測定回路6の出力信号fは,回転検出器の信号の周波数と位相を測定するために,入力信号Inの周波数と位相を含んでいます。」と主張している。しかし,電圧制御発振器(VCO)は電圧(制御電圧)で発振周波数を制御する発振器であり,フィルタおよび/またはコントローラとは技術的に全く異なるものであるから,当該主張は意味不明である。また,コントローラ5が電圧制御発振器(VCO)であるとすると,コントローラ5と同じ「発振器」であるデジタル発振器1との関係も不明になる。更に,信号fが具体的に明らかにされていないため,信号fは入力信号Inの周波数と位相をどのように含んでいるのかも不明である。したがって,上記主張は技術的に意味不明であり,採用できない。 以上のとおり,本件出願の発明の詳細な説明の記載は,当業者が発明を実施できる程度に記載されているとは認められず,本件出願は特許法第36条第4項第1号に規定する要件を満たしていない。 2.「理由3」(特許法第36条第6項第2号違反)について (1)理由3の「1.」,「2.」について 上記1.(1),(2)(特許法第36条第4項第1号違反)のとおりであるから,発明の詳細な説明を参酌しても,「PLL周波数測定回路」を構成する「位相検知器」,「コントローラ」(「フィルタ」),「デジタル発振器」の構成が不明であり,「PLL周波数測定回路」が技術的に不明であるため,「周波数逓倍器」で逓倍される「PLL周波数測定回路」の出力信号fがいかなるものかも不明である。このため,各請求項に係る発明が不明である。 請求人は意見書において「1)特許請求の範囲,明細書,図面中の「PLL回路」を出願時の記載「PLL周波数測定回路」に補正し,請求項1にPLL周波数測定回路の構成を記載しました。 2)デジタル信号は0と1からなるだけですので,各デジタル信号は二進ワードです。デジタル数はデジタルワードとも呼ばれます。したがって,出力信号は,周波数と位相の情報を含む二進ワードです。システムクロック信号2は図1のデジタルスイッチング回路を制御し,デジタル発振器1は同じシステムクロック信号2で制御されます。このようにして,デジタル発振器1がすべて同じクロック信号で動作し,特に,周波数逓倍器3と,これと接続されたデジタル発振器1との段階において,位相情報は失われません。」と主張するが,1.(1)のとおり「周波数測定」の構成は明らかにされておらず,また,1.(2)のとおり「信号f」が不明であるから,当該主張は採用できない。 (2)理由3の「3.」について 単に「周波数逓倍器」といった場合,周波数がfである入力信号を周波数がnfである出力信号とするものであるが,上記(1)及び上記1.(2)のとおり,発明の詳細な説明を参酌しても「周波数逓倍器」の入力である「信号f」がいかなるものか不明であり,「信号f」はシステムクロック信号(f_(clk))とともにデジタル発振器の入力となることから少なくとも周波数を有する信号とは認められないから,ここでいう「周波数逓倍器」が技術的に不明である。 請求人は意見書において「3)周波数逓倍器3は従来の逓倍回路です。デジタルの周波数逓倍回路はデジタルの入力信号を逓倍し,対応する,逓倍されたデジタルの出力信号を出力します。勿論,デジタルの周波数逓倍回路は従来の,デジタル形式の周波数逓倍器です。」と主張するが,単なる「逓倍回路」と「周波数逓倍回路」とは技術的に異なるものであるから,不適切な表現により発明を不明にしているといわざるを得ず,意見書の上記主張によっては拒絶理由は解消されない。 (3)理由3の「5.」について 発明の詳細な説明をみても「回転角入力信号(In)」なる用語は存在せず,その定義が不明である。ここで,【0013】に「本発明の別の有利な実施態様では,デジタルスイッチング回路の入力信号が,2チャンネル回転検出器のデジタル出力信号である。2チャンネル回転検出器では,両方の出力チャンネルが互いに90度だけ位相がずれた状態で通っている。(1回転を一義的に分解することはデジタルエンコーダにはできない。それができるのは絶対値発生器だけである。)そして2チャンネル回転検出器のデジタル出力信号を,デジタルスイッチング回路で処理するために使用することができる。」との記載があるが,当該記載は「本発明の別の有利な実施態様」に係るものであって削除された図3の実施例に関する記載と解される。そして,「回転角入力信号」なる日本語の記載では,特定の実施態様における入力信号に限定して解釈することはできず,ロータリエンコーダからのパルス出力ではなく例えば回転角自体を示す値とも解されるから,補正された請求項2に係る発明が不明である。 請求人は意見書において「5)回転角入力信号は,段落0024に記載されていますように,2チャンネルの回転検出器のデジタルの出力信号を指します。」と釈明しているが,【0024】は削除されたので当該主張は採用できない。 以上のとおり,本件出願は特許法第36条第6項第2号に規定する要件を満たしていない。 ( なお,特許請求の範囲には「スイッチング回路(7)」と記載されているが,「スイッチング回路(7)」は補正により削除された図3及びその説明である【0024】に記載されるのみであり,図1及び【0007】?【0023】には開示されていない。このため,「スイッチング回路(7)」が不明確になっている。) 第5 むすび 以上のとおり,本件出願は,明細書の記載に不備があり,特許法第36条第4項第1号,第6項第2号に規定する要件を満たしていない。 よって,結論のとおり審決する。 |
審理終結日 | 2012-08-01 |
結審通知日 | 2012-08-07 |
審決日 | 2012-08-22 |
出願番号 | 特願2004-320690(P2004-320690) |
審決分類 |
P
1
8・
536-
WZ
(H03K)
P 1 8・ 537- WZ (H03K) |
最終処分 | 不成立 |
前審関与審査官 | 石田 勝 |
特許庁審判長 |
菅原 道晴 |
特許庁審判官 |
萩原 義則 竹井 文雄 |
発明の名称 | クロック補間をするためのスイッチング回路 |
代理人 | 石橋 政幸 |
代理人 | 緒方 雅昭 |
代理人 | 宮崎 昭夫 |