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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1268183 |
| 審判番号 | 不服2011-14740 |
| 総通号数 | 158 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2013-02-22 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2011-07-08 |
| 確定日 | 2013-01-04 |
| 事件の表示 | 特願2001-509081「NAND型フラッシュメモリデバイスの形成方法」拒絶査定不服審判事件〔平成13年 1月18日国際公開,WO01/04949,平成15年 2月 4日国内公表,特表2003-504873〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
1 手続の経緯 本願は,2000年6月29日(パリ条約による優先権主張外国庁受理1999年7月13日,アメリカ合衆国)を国際出願日とする出願であって,平成22年9月10日付けで拒絶理由が通知され,これに対して,平成23年1月14日に手続補正されたが,同年3月1日付けで拒絶査定され,これに対して,同年7月8日に拒絶査定不服審判の請求がされたものである。 2 本願発明 本願の請求項1?14に係る発明は,平成23年1月14日付けの手続補正により補正された明細書及び図面の記載からみて,その特許請求の範囲1?14に記載された事項により特定されるとおりのものであり,そのうちの請求項1に係る発明(以下「本願発明」という。)は,請求項1に記載されている事項により特定される以下のとおりのものである。 「【請求項1】 NAND型フラッシュメモリデバイスを形成するための方法であって, 基板上に第1の酸化物層を成長させるステップを含み,基板はフラッシュメモリセル区域と選択ゲート区域とを含み, 前記方法はさらに,基板のフラッシュメモリセル区域内の第1の酸化物層の一部分を除去するステップと, フラッシュメモリセル区域内の基板上と,選択ゲート区域内の第1の酸化物層上とに,第2の酸化物層を成長させるステップと, 第2の酸化物層上に,1ｘ10^(15)イオン/cm^(3)から2ｘ10^(20)イオン/cm^(3)のドーパント濃度を有する第1のインサイチュードープトアモルファスシリコン層を堆積させるステップとを含み, 前記方法はさらに,第1のインサイチュードープトアモルファスシリコン層上に誘電体層を堆積させるステップと, 誘電体層上に,第1のインサイチュードープトアモルファスシリコン層よりも厚みの大きい第2のドープトアモルファスシリコン層を堆積させるステップと, 基板のフラッシュメモリセル区域内にフラッシュメモリセルを形成し,選択ゲート区域の基板内に選択ゲートトランジスタを形成するステップとを含み,フラッシュメモリセルは,第2の酸化物層,第1のインサイチュードープトアモルファスシリコン層,誘電体層,および第2のドープトアモルファスシリコン層を含み,選択ゲートトランジスタは,第1の酸化物層,第2の酸化物層,第1のインサイチュードープトアモルファスシリコン層,誘電体層,および第2のドープトアモルファスシリコン層を含む,方法。」 3 引用例に記載された発明 (1) 引用例1に記載された発明 本願の優先権主張の日前に日本国内において頒布され,原査定の根拠となった拒絶の理由において引用された刊行物である特開平8-306889号公報(以下「引用例1」という。)には,「不揮発性半導体記憶装置及びその製造方法」(発明の名称)に関して,図7?11とともに,以下の記載がある(なお,下線は当合議体にて付加したものである。以下同様。)。 ア 「【0001】 【産業上の利用分野】本発明は,浮遊ゲートを有する2層ゲート構造の不揮発性半導体記憶装置及びその製造方法に関するものである。」 イ 「【0021】次に,図7乃至図11を参照して第2の実施例を説明する。この実施例では,どのトランジスタも2層構造になっていることに特徴がある。図7は,NAND型EEPROMのメモリセル領域および周辺回路を含む半導体基板の断面図,図8は,図7のA-A′線及びB-B′線に沿う部分の断面図,図9乃至図11はこの不揮発性半導体記憶装置を製造する製造工程断面図である。フィールド酸化膜2が形成されたシリコン半導体基板1には,それぞれソース/ドレイン領域15を有するメモリトランジスタ19,セレクトゲートトランジスタ18,低圧回路領域のV_(M)系トランジスタ20,高圧回路領域のVpp系トランジスタ21が形成されている。メモリトランジスタ19のゲート絶縁膜5は,シリコン酸化膜から構成された膜厚10nm程度のトンネル酸化膜である。セレクトゲートトランジスタ18のゲート絶縁膜4は,膜厚約16nmのゲート酸化膜である。V_(M) 系トランジスタ20及びVpp系トランジスタ21は,セレクトゲートトランジスタ18のゲート絶縁膜4と同じ膜厚約16nmのシリコン酸化膜4を用いる。トランジスタ19のゲート絶縁膜5及びVpp系トランジスタのゲート絶縁膜12の上に形成されたフローティング状態にある第1のゲート電極6は例えば,多結晶シリコン膜からなり,その上に層間絶縁膜10を介して多結晶シリコン膜からなる第2のゲート電極13が形成されている。 【0022】このトランジスタ18,19,20,21の積層されたゲート電極は,後酸化膜14によって被覆されている。層間絶縁膜10は窒化シリコン(Si_(3) N_(4) )膜8とこの窒化シリコン膜を挟む1対のシリコン酸化(SiO_(2) )膜7,9から構成されている(図8参照)。メモリトランジスタ19の第1のゲート電極6は浮遊ゲートとして用いられ,第2のゲート電極13は,制御ゲートとして用いられる。セレクトゲートトランジスタ18の第1のゲート電極6は,図8(a)に示すように,第2のゲート電極13と電気的に接続されている。V_(M)系トランジスタ20の第1のゲート電極6は,図8(b)に示すように,第2のゲート電極13に電気的に接続されている。これらトランジスタの第2のゲート電極13は層間絶縁膜16のコンタクト孔を通して外部回路と接続されるAlなどの金属配線17に接続されている。次に,この半導体記憶装置の製造工程を説明する。トランジスタのしきい値制御までは,従来の製造工程と同じであるので,図18を参照する。半導体基板1上に素子分離領域(フィールド酸化膜)2を形成後,半導体基板1を酸素と塩化水素の混合雰囲気中において800℃で加熱して素子形成領域に膜厚10nmのシリコン酸化膜(ダミー酸化膜)3を形成する(図18(a)参照)。 【0023】次に,写真食刻法により素子分離領域2とシリコン酸化膜3上にフォトレジスト30を形成し,さらにパターニングする。そしてこれをマスクにしてリン,砒素などの不純物を所定の領域に所望量イオン注入し,その後フォトレジスト30を除去する。このイオン注入は将来形成されるトランジスタのしきい値電圧を制御するために行うもので必要回数だけ繰り返して行う(図18(b)参照)。次に,Bｕffeｒed HF溶液により,シリコン酸化膜3を除去し,半導体基板1の素子形成領域を露出させた後,再び850℃の酸素と塩化水素の混合雰囲気中で加熱し,膜厚16nmのシリコン酸化膜(セレクトゲート酸化膜)4を形成する。次に,写真食刻法によりフォトレジスト37を塗布し,パターニングする。そして,これをマスクにしてBｕffeｒed HF溶液を用いてシリコン酸化膜4を選択的にエッチング除去して半導体基板1を部分的に露出させる(図9)。この後フォトレジスト37を除去してから半導体基板1を800℃の酸素と塩化水素の混合雰囲気中で加熱して,トンネル酸化膜となる膜厚10nm程度のシリコン酸化膜5を半導体基板1の露出した部分に形成する。続いて,CVD法により膜厚200nm程度の第1の多結晶シリコン膜6を形成する。さらに,850℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で40分間加熱して第1の多結晶シリコン膜6中にリンを添加する(図10)。 【0024】次に,リンが添加された第1の多結晶シリコン膜6を900℃の窒素と酸素と塩化水素の混合雰囲気中で加熱し,この第1の多結晶シリコン膜6上に膜厚7nmのポリシリコン酸化膜7を形成する。さらに続けてCVD法などにより膜厚15nmのシリコン窒化膜8を堆積し,さらにそれを950℃の燃焼酸化によって酸化しシリコン窒化膜8上に膜厚6nmのシリコン酸化膜9を形成し,層間絶縁膜であるONO膜10にする。引き続きCVD法などにより350nmの第2の多結晶シリコン膜13を形成する。さらにそれに900℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で40分間加熱し,第2の多結晶シリコン膜13中にリンを添加する。次に,写真食刻法により第2の多結晶シリコン膜13上にフォトレジスト38を塗布し,これをパターニングする。そして,これをマスクにしてREI法などにより第2の多結晶シリコン膜13,ONO膜10,第1の多結晶シリコン膜6を選択的にエッチング加工を施して各トランジスタの2層構造のゲートを形成する(図11)。次に,半導体基板1を850℃の酸素雰囲気中で加熱してゲート表面に後酸化膜14を形成し,さらに,写真食刻法とイオン注入法とによりソース/ドレイン領域となる不純物拡散領域15を形成する。この後CDV法などでBPSG膜616を堆積し,これを850℃以上の窒素雰囲気中で加熱してリフローする。 【0025】このBPSG膜16にコンタクト孔を開口してから,Alなどの金属配線17を形成する(図7参照)。その時,セレクトゲートトランジスタ18とV_(M) 系トランジスタ20になる部分は,前述したように,第1の多結晶シリコン膜6は,フローティングにならないように,第2の多結晶シリコン膜13と電気的に接続しておく(図8参照)。そして,Vpp系トランジスタ21のみ第1の多結晶シリコン膜6がフローティングになるようにする。したがって,従来Vpp系トランジスタに印加されていた電圧(Vpp?20V)をそのまま印加しても第1の実施例で説明したセレクトゲート部分と同様に膜厚16nmのシリコン酸化膜の信頼性が損なわれることはない。Vpp系トランジスタの信頼性をさらに向上させるためにLDD(Lightly Doped Drain) 構造のトランジスタを用いることもできる。また,すべて2層タイプのゲートを用いるので,その表面を平坦にすることが容易であり,配線などの形成が容易になる。」 以上によれば,引用例1には,以下の発明(以下「引用発明」という。)が記載されているものと認められる。 「NAND型EEPROMの製造方法であって, メモリトランジスタ19,セレクトゲートトランジスタ18を含み, 半導体基板1の素子形成領域を露出させ,シリコン酸化膜(セレクトゲート酸化膜)4を形成し,写真食刻法によりフォトレジスト37を塗布し,パターニングし,これをマスクにしてBｕffeｒed HF溶液を用いてシリコン酸化膜4を選択的にエッチング除去し, フォトレジスト37を除去してから半導体基板1を800℃の酸素と塩化水素の混合雰囲気中で加熱して,トンネル酸化膜となるシリコン酸化膜5を半導体基板1の露出した部分に形成し, CVD法により膜厚200nm程度の第1の多結晶シリコン膜6を形成し,850℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で40分間加熱して第1の多結晶シリコン膜6中にリンを添加し, 第1の多結晶シリコン膜6を900℃の窒素と酸素と塩化水素の混合雰囲気中で加熱し,この第1の多結晶シリコン膜6上に膜厚7nmのポリシリコン酸化膜7を形成し,CVD法などにより膜厚15nmのシリコン窒化膜8を堆積し,950℃の燃焼酸化によって酸化しシリコン窒化膜8上に膜厚6nmのシリコン酸化膜9を形成して,層間絶縁膜であるONO膜10を形成し, CVD法などにより350nmの第2の多結晶シリコン膜13を形成し,900℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で40分間加熱し,第2の多結晶シリコン膜13中にリンを添加した不揮発性半導体記憶装置の製造方法。」 4 対比・判断 (1) 対比 本願発明と引用発明とを対比する。 ア 引用発明の「NAND型EEPROMの製造方法」は,EEPROMがフラッシュメモリデバイスであることは,当業者にとって明らかであるから,本願発明の「NAND型フラッシュメモリデバイスを形成するための方法」に相当する。 イ 引用発明の「セレクトゲートトランジスタ18」,「メモリトランジスタ19」は,NAND型フラッシュメモリデバイスの構成要素であるから,それぞれ本願発明の「選択トランジスタ」,「フラッシュメモリセル」に相当する。 ウ 引用発明は,「メモリトランジスタ19,セレクトゲートトランジスタ18を含」んでおり,NAND型フラッシュメモリであることから,同じビット線に繋がる複数のメモリトランジスタ19のソース,ドレインが直列に接続され,更にビット線が複数あって全体として,複数のメモリトランジスタ19によりフラッシュメモリセル区域が形成されていること,及び一連のメモリトランジスタの端には,セレクトゲートトランジスタ18が整列し,それらにより選択ゲート区域が形成されているという全体構成は,当業者にとって明らかである。したがって,引用発明は,本願発明の「フラッシュメモリセル区域と選択ゲート区域とを含」む構成を備えている。 エ 引用発明の「半導体基板1の素子形成領域を露出させ,」「シリコン酸化膜(セレクトゲート酸化膜)4を形成し,写真食刻法によりフォトレジスト37を塗布し,パターニングし,」「シリコン酸化膜4を選択的にエッチング除去し,フォトレジスト37を除去し」,「800℃の酸素と塩化水素の混合雰囲気中で加熱」することにより「トンネル酸化膜となる」「シリコン酸化膜5を半導体基板1の露出した部分に形成」するという工程において,「シリコン酸化膜4」が,素子形成領域全体に設けられた後,「セレクトゲートトランジスタ18」の部分を「フォトレジスト37」でマスクして,それ以外の部分の「シリコン酸化膜4」を選択的にエッチング除去し,その後,マスクとなるフォトレジスト37を除去して,「シリコン酸化膜5」を形成していることが明らかである。したがって,引用発明の当該工程において,「メモリトランジスタ19」の部分には,「トンネル酸化膜となる」「シリコン酸化膜5」が形成されるとともに,「フォトレジスト37」が除去された「セレクトゲートトランジスタ18」の「シリコン酸化膜4」の部分にも更に酸化膜が形成されることは当業者にとって明らかである。 そうすると,引用発明の「半導体基板1の素子形成領域を露出させ,シリコン酸化膜(セレクトゲート酸化膜)4を形成」する工程は,本願発明の「基板上に第1の酸化物層を成長させるステップ」に相当し,引用発明の「写真食刻法によりフォトレジスト37を塗布し,パターニングし,これをマスクにしてBｕffeｒed HF溶液を用いてシリコン酸化膜4を選択的にエッチング除去」する工程は,本願発明の「基板のフラッシュメモリセル区域内の第1の酸化物層の一部分を除去するステップ」に相当し,引用発明の「フォトレジスト37を除去してから半導体基板1を800℃の酸素と塩化水素の混合雰囲気中で加熱して,トンネル酸化膜となるシリコン酸化膜5を半導体基板1の露出した部分に形成」する工程は,本願発明の「フラッシュメモリセル区域内の基板上と,選択ゲート区域内の第1の酸化物層上とに,第2の酸化物層を成長させるステップ」に相当する。 オ 引用発明の「CVD法により膜厚200nm程度の第1の多結晶シリコン膜6を形成し,850℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で40分間加熱して第1の多結晶シリコン膜6中にリンを添加」する工程は,本願発明の「第2の酸化物層上に,1ｘ10^(15)イオン/cm^(3)から2ｘ10^(20)イオン/cm^(3)のドーパント濃度を有する第1のインサイチュードープトアモルファスシリコン層を堆積させるステップ」と「ドーパントがドープされたシリコン層を堆積させる」ステップという点で共通する。 カ 引用発明の「第1の多結晶シリコン膜6を900℃の窒素と酸素と塩化水素の混合雰囲気中で加熱し,この第1の多結晶シリコン膜6上に膜厚7nmのポリシリコン酸化膜7を形成し,CVD法などにより膜厚15nmのシリコン窒化膜8を堆積し,950℃の燃焼酸化によって酸化しシリコン窒化膜8上に膜厚6nmのシリコン酸化膜9を形成して,層間絶縁膜であるONO膜10を形成」する工程と,本願発明の「前記方法はさらに,第1のインサイチュードープトアモルファスシリコン層上に誘電体層を堆積させるステップ」とは,「前記方法はさらに,第1の」「シリコン層上に誘電体層を堆積させるステップ」という点で共通する。 キ 引用発明の「第1の多結晶シリコン膜6」は「膜厚200nm程度」であり,第2の多結晶シリコン膜13」は,「350nm」であって,第2のシリコン膜が第1のシリコン膜より厚いことが分かる。 そうすると,引用発明の「CVD法などにより350nmの第2の多結晶シリコン膜13を形成し,900℃のオキシ塩化リンと窒素と酸素の混合雰囲気中で40分間加熱し,第2の多結晶シリコン膜13中にリンを添加」する工程は,本願発明の「誘電体層上に,第1のインサイチュードープトアモルファスシリコン層よりも厚みの大きい第2のドープトアモルファスシリコン層を堆積させるステップ」と,「第1のシリコン層よりも厚いドーパントがドープされた第2のシリコン層を堆積させる」ステップという点で共通する。 ク ウおよびエ?キより,引用発明によってフラッシュメモリセル区域内にフラッシュメモリセルが,選択ゲート区域に選択ゲートトランジスタが形成されることは明らかであるから,引用発明は,本願発明の「基板のフラッシュメモリセル区域内にフラッシュメモリセルを形成し,選択ゲート区域の基板内に選択ゲートトランジスタを形成するステップ」を当然備えていると認められる。 ケ エより,引用発明のメモリトランジスタ19(本願の「フラッシュメモリセル」に相当)は,シリコン酸化膜5(本願の「第2の酸化物層」に相当)を有し,引用発明のセレクトゲートトランジスタ18(本願の「選択ゲートトランジスタ」に相当)は,シリコン酸化膜4及びその後の酸化により形成される酸化膜(本願発明の「第2の酸化物層」に相当すると認められる)を有しているので,引用発明と,本願発明とは「フラッシュメモリセルは,第2の酸化物層,第1のシリコン層,誘電体層,および第2のドープシリコン層を含み,選択ゲートトランジスタは,第1の酸化物層,第2の酸化物層,第1の」「シリコン層,誘電体層,および第2の」「シリコン層を含む」構成を備えている点で共通する。 したがって,本願発明と引用発明とは, 「NAND型フラッシュメモリデバイスを形成するための方法であって, 基板上に第1の酸化物層を成長させるステップを含み,基板はフラッシュメモリセル区域と選択ゲート区域とを含み, 前記方法はさらに,基板のフラッシュメモリセル区域内の第1の酸化物層の一部分を除去するステップと, フラッシュメモリセル区域内の基板上と,選択ゲート区域内の第1の酸化物層上とに,第2の酸化物層を成長させるステップと, 第2の酸化物層上に,ドーパントがドーピングされた第1のシリコン層を堆積させるステップとを含み, 前記方法はさらに,第1のシリコン層上に誘電体層を堆積させるステップと, 誘電体層上に,第1のシリコン層よりも厚みの大きい第2のシリコン層を堆積させるステップと, 基板のフラッシュメモリセル区域内にフラッシュメモリセルを形成し,選択ゲート区域の基板内に選択ゲートトランジスタを形成するステップとを含み,フラッシュメモリセルは,第2の酸化物層,第1のシリコン層,誘電体層,および第2のシリコン層を含み,選択ゲートトランジスタは,第1の酸化物層,第2の酸化物層,第1のシリコン層,誘電体層,および第2のシリコン層を含む,方法。」 である点で一致し,以下の点で相違する。 (相違点1) 本願発明は,第1,第2のシリコン層の材料が「インサイチュードープトアモルファスシリコン」であるのに対して,引用発明は「多結晶シリコン」」である点。 (相違点2) 本願発明は,第1のシリコン層のドーパント濃度が「1ｘ10^(15)イオン/cm^(3)から2ｘ10^(20)イオン/cm^(3)」であるのに対して,引用発明はドーパント濃度について特定がなされていない点。 (2) 判断 ア 相違点1について 周知例1には,フラッシュ型EEPROM,すなわちフラッシュメモリデバイスにおいて,浮遊ゲートとしてリンがドープされたアモルファスシリコン膜をCVD法で堆積する方法が,周知例2には,インサイチュー(in-situ)でリン(P)をドープしアモルファスシリコンを堆積してトランジスタのゲート電極を形成することが記載されているように,半導体装置の技術分野において,インサイチュードープトアモルファスシリコン層をゲート電極として用いることは,常套手段である。 したがって,引用発明において,トランジスタのゲート材料として多結晶シリコンに代えてインサイチュードープトアモルファスシリコンとすることは,当業者が容易になし得たことといえる。 (ア) 周知例1: 特開平9-260513号公報 本願の優先権主張の日前に日本国内において頒布された刊行物である特開平9-260513号公報には,「半導体装置及びその製造方法」(発明の名称)に関して,図2とともに,以下の記載がある。 a 「【0001】 【発明の属する技術分野】本発明は,半導体装置及びその製造方法に係わり,特に電気的消去可能な不揮発性半導体記憶装置及びその製造方法に関する。 【0002】 【従来の技術】近年,不揮発性半導体記憶装置として,電気的記憶消去/書き込み可能なフラッシュ型EEPROMが知られている。このフラッシュ型EEPROMは,浮遊ゲートに保持されているデータを電気的に消去できるようにしたもので,浮遊ゲートとソース又はドレインの間に薄い酸化膜を設けた構造を有している。」 b 「【0015】図2(B)に示すように,トンネル絶縁膜2の上に浮遊ゲートとなる第1導電層4を堆積する。例えば,前記第1導電層4には,CVD法で形成されたリンがドープされたアモルファスシリコン50nmを用いる。図2(C)に示すように,第1導電層4を図示しないフォトレジストをマスクとしてHBｒガスを用いた異方性エッチングを行う。前記フォトレジストを除去した後,前記第1導電層4の上に,絶縁膜5を形成する。例えば,前記絶縁膜5はCVD法により形成された7nmの酸化膜と,CVD法で形成された10nmの窒化膜と,950℃の熱酸化で形成された3nmの酸化膜の3層(ONO膜)で形成される。前記絶縁膜5は,浮遊ゲートと制御ゲートを絶縁する機能を持つ。また,前記絶縁膜5に前記ONO膜を用いることにより,優れたデータ・リテンション特性をもち,大きなカップリング容量を備えたセル構造を形成することが可能である。 【0016】絶縁膜5を形成後,制御ゲートとなる第2導電層6を堆積する。例えば,前記第2導電層6は,CVD法で堆積されるリンがドープされたアモルファスシリコン120nmとCVD法で堆積されるタングステンシリサイド150nmの2層で形成される。さらに,図2(D)に示すように,前記第1導電層4と前記第2導電層6を選択的にエッチングを行い,浮遊ゲートと制御ゲートが同一端を有するようにパターン形成を行う。例えば,前記第1導電層4のエッチングには,HBｒガスを用い,前記第2導電層6のエッチングには,Cl2とO2を用いてタングステンシリサイドをエッチングし,HBｒガスを用いてアモルファスシリコンをエッチングする。」 (イ) 周知例2:特開平8-88173号公報 本願の優先権主張の日前に日本国内において頒布された刊行物である特開平8-88173号公報には,「半導体装置及びその製造方法」(発明の名称)に関して,図7とともに,以下の記載がある。 a 「【0025】図7の流れ図に基づいて表面にシリコン酸化膜2を形成したシリコン基板1上にPドープシリコン薄膜を堆積する方法を説明する。Pドープシリコン薄膜を堆積を開始する(i)。まずシリコン膜を堆積するガス(例えばSiH_(4)ガスあるいはSi_(2)H_(6)ガス)のみを使用して所定の時間アモルファス膜の堆積を行なう(ii)。これにより図1の積極的にPをドープしないノンドープ層3が形成される(iii)。所定の時間経過後からPドープガス(例えばPH_(3)ガス)を導入を開始する(iv)。そしてPドープアモルファスシリコン膜4の堆積を連続して所定の厚さになるまで行なう(v)。このときに膜全体の厚さ及び平均P濃度は,下地界面近傍におけるP濃度の制御を積極的に行わなかったときの膜と同様にする。これにより図1に示した構造のアモルファスシリコン薄膜が形成される(vi)。この後熱処理によって結晶化反応を生じさせPドープ多結晶シリコン膜5を形成する。」 b 「【0031】本構造の薄膜の形成は特に二回に分けて行なう必要はなく,不純物を導入したシリコン薄膜をin-situドーピングで形成する場合に,不純物を導入するガスの流入をシリコン薄膜を形成するガスの流入開始から所定の時間遅らせて開始させればよい。これにより,連続的に不純物を含まないシリコン薄膜層と不純物を含んだシリコン薄膜層を形成することができる。 【0032】シリコン薄膜を形成する際に導入する元素は,必ずしもPである必要はなく,B(ほう素)あるいはAｓ(ヒ素)でも構わない。従ってドープガスやドープアモルファスシリコン膜,多結晶膜は,他案としてB(ほう素)あるいはAｓ(ヒ素)等のドープをしたガスやアモルファスシリコン膜,多結晶膜もありうる。以下の実施例についても同様である。」 イ 相違点2について 浮遊ゲート電極等のドーパント濃度としては,以下の周知例3,4にもあるように,10^(19)?10^(20)/cm^(3) 程度の濃度はごく普通の値であり,このような値を採用すること自体が当業者にとって何ら困難ではないことが明らかである。そして,本願の明細書及び図面の記載を精査しても,ゲート電極のドーパント濃度を「1ｘ10^(15)イオン/cm^(3)から2ｘ10^(20)イオン/cm^(3) 」と限定したことによる臨界的意義も認められない。 したがって,引用発明において,ゲート電極のドーパント濃度として本願発明の「1ｘ10^(15)イオン/cm^(3)から2ｘ10^(20)イオン/cm^(3)」の範囲を選択することは,当業者が適宜なし得たことである。 以上から,引用発明において,第1,第2の「多結晶シリコン層」を「インサイチュードープトアモルファスシリコン層」とし,「第1のインサイチュードープトアモルファスシリコン層」のドーパント濃度を「1ｘ10^(15)イオン/cm^(3)から2ｘ10^(20)イオン/cm^(3)」とすることは,当業者が容易になし得たことである。 (ア) 周知例3:特開平6-188426号公報 本願の優先権主張の日前に日本国内において頒布された刊行物である特開平6-188426号公報には,「不揮発性半導体記憶装置の製造方法」(発明の名称)に関して,図4とともに,以下の記載がある。 a 「【0011】このメモリセルのスリット212の拡大図を従来例と比較して[図2]に示す。(a)は従来例,(b)は本実施例である。本実施例のゲート間絶縁膜202は浮遊ゲート203の側面において膜厚の厚い領域220が形成され,浮遊ゲート203のエッジにおいて角の丸まり221が形成されている。この領域では絶縁膜厚が厚く,浮遊ゲートの角が丸まるため電界集中が緩和される。従って,浮遊ゲート203と制御ゲート204との間の絶縁耐圧が向上する。続いて,[図1]に示したメモリセルの製造方法における第1の実施例を[図3]?[図7]を参照して説明する。[図3]に示すように,P型シリコン基板200の表面に所定間隔をおいて選択酸化法を用いて帯状にフィールド酸化膜205を形成する。 【0012】続いて,[図4]に示すように,P型シリコン基板200表面に,厚さ10nmの熱酸化膜201を形成する。さらに,CVD法(化学的気層堆積法)を用いて全面に5×10^(19)?2×10^(20)cm^(-3)程度リンがドープされたポリシリコン膜203を200nm堆積する。さらに,レジスト231を塗布し,スリットを形成すべき領域にストライプ状の開孔溝を形成する。」 (イ) 周知例4:特開平7-74272号公報 本願の優先権主張の日前に日本国内において頒布された刊行物である特開平7-74272号公報には,「不揮発性メモリセル及びその製造方法」(発明の名称)に関して,図6とともに,以下の記載がある。 a 「【0049】次に,図6(a)及び同図(b)に示すように,非結晶シリコン膜12の上に膜厚ｔ13が15nm程度の酸化膜13をCVD法で形成した(工程a4)後,非結晶シリコン膜12に対して,ヒ素イオンを注入する(工程a5)。注入エネルギーは,ヒ素イオンがトンネル酸化膜 3に達しないように設定し,注入量は後述する浮遊ゲート4の完成時の平均濃度が3×10^(19)?3×10^(20)/cm^(3)程度になる様に設定する。本実施例に於いて,注入エネルギーを20keV,注入量を3×10^(14)/cm^(2)でとした。このイオン注入は,制御ゲート6への電圧印加時に,浮遊ゲート4に発生する空乏層を薄くし,浮遊ゲート4での電圧降下を少なくするために行う。注入不純物は,リン,ボロンでも良い。」 (3) 判断についてのまとめ 以上検討したとおり,本願発明は,周知技術を勘案することにより,引用発明に基づいて,当業者が容易に発明をすることができたものである。 したがって,本願発明は特許法29条2項の規定により特許を受けることができない。 5 むすび 以上のとおり,本願の請求項1に係る発明は特許法第29条第2項の規定により特許を受けることができないものであるから,他の請求項に係る発明について検討するまでもなく,本願は拒絶をすべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2012-08-03 |
| 結審通知日 | 2012-08-07 |
| 審決日 | 2012-08-20 |
| 出願番号 | 特願2001-509081(P2001-509081) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 吉田 安子 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
近藤 幸浩 西脇 博志 |
| 発明の名称 | NAND型フラッシュメモリデバイスの形成方法 |
| 代理人 | 仲村 義平 |
| 代理人 | 深見 久郎 |
| 代理人 | 森田 俊雄 |
| 代理人 | 堀井 豊 |
| 代理人 | 野田 久登 |
| 代理人 | 荒川 伸夫 |