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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L
管理番号 1268185
審判番号 不服2011-15723  
総通号数 158 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-02-22 
種別 拒絶査定不服の審決 
審判請求日 2011-07-21 
確定日 2013-01-04 
事件の表示 特願2007-533588「金属ゲート電極半導体デバイス」拒絶査定不服審判事件〔平成18年 4月 6日国際公開、WO2006/036671、平成20年 5月 8日国内公表、特表2008-515190〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、2005年9月16日(パリ条約による優先権主張外国庁受理2004年9月27日、米国)を国際出願日とする出願であって、平成23年2月21日に手続補正がなされ、同年3月10日付けで拒絶査定がなされ、それに対して、同年7月21日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成24年2月24日付けで審尋がなされ、同年5月30日に回答書が提出されたものである。

2.補正の却下の決定
【補正の却下の決定の結論】
平成23年7月21日になされた手続補正を却下する。

【理由】
(1)補正の内容
平成23年7月21日になされた手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1を補正するものであり、補正前後の請求項1は、以下のとおりである。

(補正前)
「基板;
前記基板上の高誘電率ゲート誘電体;
前記ゲート誘電体上の金属障壁層;
前記金属障壁層上の、U字型の断面形状を有する仕事関数設定金属層;及び
前記仕事関数設定金属層上のキャップ金属層;
を有する集積回路であって:
当該集積回路は、NMOS及びPMOSトランジスタを含む相補型金属酸化物半導体回路であり、
前記相補型金属酸化物半導体回路の前記NMOS及びPMOSトランジスタの双方が、前記ゲート誘電体上の前記金属障壁層上の前記仕事関数設定金属層上の前記キャップ金属層を含んでいる、
集積回路。」

(補正後)
「基板;
前記基板上の高誘電率ゲート誘電体;
前記ゲート誘電体上の金属障壁層;
前記金属障壁層上の、U字型の断面形状を有する仕事関数設定金属層;及び
前記仕事関数設定金属層上のキャップ金属層;
を有する集積回路であって:
前記金属障壁層は、前記仕事関数設定金属層の金属の仕事関数がデバイスのターンオンを生じさせることを可能にするのに十分な薄さであり、
当該集積回路は、NMOS及びPMOSトランジスタを含む相補型金属酸化物半導体回路であり、
前記相補型金属酸化物半導体回路の前記NMOS及びPMOSトランジスタの双方が、前記ゲート誘電体上の前記金属障壁層上の前記仕事関数設定金属層上の前記キャップ金属層を含んでいる、
集積回路。」

(2)新規事項追加の有無及び補正の目的の適否についての検討
本件補正は、補正前の請求項1に係る発明の発明特定事項である「金属障壁層」について、「仕事関数設定金属層の金属の仕事関数がデバイスのターンオンを生じさせることを可能にするのに十分な薄さであり、」と限定的に減縮する事項を付加する補正である。
そして、この補正は、本願の願書に最初に添付した明細書の【0020】段落の記載に基づく補正である。
したがって、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)に規定された新規事項の追加禁止の要件を満たしており、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3)独立特許要件について
(3-1)はじめに
上記(2)において検討したとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項(以下「特許法第17条の2第5項」という。)において準用する同法第126条第5項の規定に適合するか否かについて、検討する。

(3-2)補正後の請求項1に係る発明
本件補正による補正後の請求項1に係る発明(以下「補正後の発明」という。)は、平成23年7月21日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正後の請求項1として記載したとおりのものである。

(3-3)引用刊行物に記載された発明
(3-3-1)原査定の拒絶の理由に引用され、本願の優先日前に外国において頒布された米国特許出願公開第2004/0106249号明細書(以下「引用刊行物」という。)には、以下の事項が記載されている。なお、訳文は、当審において作成した。また、下線は、当審において付与したものである。(以下、同じ。)

「[0002] The present invention relates generally to processes for forming dual metal CMOS devices. 」
(訳文)
「[0002] 本発明は、デュアルメタルCMOSデバイスを形成するための処理に関する。」
「[0007] The preferred embodiments of this invention relate to deposition of metal gates/electrodes of metal-oxide-semiconductor-field-effect-transistors (MOSFET) by atomic layer deposition (ALD) methods and fabrication process flows for complementary metaloxide-semiconductor transistors (CMOS).
[0008] According to one aspect of the invention, a gate stack in an integrated circuit is provided comprising a PMOS region, an NMOS region and a barrier layer. The barrier layer preferably overlies both the NMOS region and the PMOS region. The barrier layer preferably is formed from a conductive material and is less than about 100 Å thick, more preferably less than about 50 Å thick, yet more preferably less than about 30 Å thick.
[0009] The gate stack can additionally comprise a first gate electrode layer and a second gate electrode layer. The first gate electrode layer comprises a first gate electrode material and the second gate electrode comprises a second gate electrode material. Preferably the first and second gate electrode materials are conductive. In preferred embodiments, the first gate electrode material is different from the second gate electrode material.
[0010] In one embodiment the first gate electrode layer overlies the PMOS region and the second gate electrode region overlies the NMOS region. The work function of a transistor defined in the PMOS region is preferably determined by the first gate electrode material, while the work function of a transistor defined in the NMOS region is preferably determined by the second gate electrode material.
[0011] Methods for forming a gate stack in an integrated circuit are also provided. In preferred embodiments a dielectric layer is deposited over a substrate and a barrier layer is deposited directly over the dielectric layer. A first gate electrode layer is then formed over a first region of the substrate and a second gate electrode is formed over a second region of the substrate.
[0012] According to one embodiment, a first gate electrode layer is formed by protecting the first region of the substrate with a mask layer and depositing a layer of first gate electrode material over the first and second regions of the substrate. The layer of first gate electrode material is preferably planarized, such as by chemical mechanical polishing. The mask layer is then removed from over the first region of the substrate and a second layer of gate electrode material is deposited to form the second gate electrode layer.
[0013] In another embodiment the first gate electrode layer is formed by depositing a first layer of gate electrode material over the first and second regions of the substrate. The layer is then etched to form a first gate electrode layer over the first region. A second layer of gate electrode material is deposited to form a second gate electrode layer. 」
(訳文)
「[0007] この発明の好ましい実施形態は、原子層堆積(ALD)法による金属-酸化物-半導体電界効果トランジスタ(MOSFET)の金属ゲート/電極の成膜と相補型金属酸化物半導体トランジスタの製造処理に関する。
[0008] 本発明の一態様によれば、集積回路のゲートスタックが、PMOS領域、NMOS領域及び障壁層を含んで提供される。障壁層は、好ましくは、NMOS領域とPMOS領域の双方を覆う。障壁層は、好ましくは導電性材料から形成され、約100Å未満、より好ましくは約50Å未満、さらに好ましくは30Å未満の厚さである。
[0009] ゲートスタックは、さらに第1のゲート電極層と第2のゲート電極層を含むことができる。第1のゲート電極層は第1のゲート電極材料を含み、第2のゲート電極は第2のゲート電極材料を含む。好ましくは、第1及び第2のゲート電極材料は導電性である。好ましい実施形態において、第1のゲート電極材料は第2のゲート電極材料とは異なる。
[0010] 一実施形態では第1のゲート電極層はPMOS領域上を覆い、第2のゲート電極領域はNMOS領域上を覆う。PMOS領域で定義されているトランジスタの仕事関数は、好ましくは、第1のゲート電極材料によって決定される。一方、NMOS領域で定義されているトランジスタの仕事関数は、好ましくは、第2のゲート電極材料によって決定される。
[0011] 集積回路のゲートスタックを形成するための方法も提供される。好ましい実施形態において、誘電体層が基板上に堆積され、障壁層が誘電体層上に直接堆積される。第1のゲート電極層が基板の第1の領域上に形成され、第2のゲート電極層が基板の第2の領域上に形成される。
[0012] 一実施形態によれば、基板の第1の領域をマスク層で保護し、基板上の第1及び第2の領域上に第1のゲート電極材料の層を堆積することによって、第1のゲート電極層が形成される。第1のゲート電極材料は、好ましくは、化学機械研磨などにより平坦化される。マスク層が基板の第1領域上から除去され、第2のゲート電極層を形成するために、第2のゲート電極材料の層が堆積される。
[0013] 別の実施形態では、基板の第1及び第2の領域上に第1のゲート電極材料の層を堆積することによって、第1のゲート電極層が形成される。そして、この層は、第1の領域上に第1のゲート電極層を形成するために、エッチングされる。第2ゲート電極層を形成するために、第2のゲート電極材料の層が堆積される。」
「[0019] According to one aspect of the present invention, a gate stack is provided comprising a barrier layer overlying the gate dielectric layer. Preferably, in a CMOS structure the barrier layer is located over both the PMOS and NMOS regions and is thin enough that the work function is dictated by the composition of the material overlying the barrier layer at each region. Typically, the barrier layer is less than about 50 angstroms thick, more preferably less than about 30 angstroms. However, if it is desired to have the barrier layer influence or determine the work function, a layer that is thicker than about 50 angstroms may be employed. A barrier layer with a thickness greater than about 50 angstroms and less than about 100 angstroms will influence the work function but will not determine it, and is contemplated in some embodiments. A barrier layer with a thickness greater than about 100 angstroms will determine the work function. Thus, the barrier layer may be thinner or thicker than the underlying dielectric layer.
[0020] The barrier layer typically comprises a conductive material, such as a metal nitride. For example, and without limitation, the barrier layer may be formed from Ni, W, Pt, Co, TiN, TiAl_( x )N_( y ), TaN, TaAl_( x )N_( y ), Ru, RuO_( 2 ), Ir, IrO_( 2 ), HfN, HfAl_( x )N_( y ), HfSi_( x )N_( y ) and WN_( x )C_( y ) (tungsten nitride carbide). The barrier layer preferably exhibits properties of a diffusion barrier, as described below. 」
(訳文)
「[0019] 本発明の一態様によれば、ゲートスタックがゲート誘電体層上を覆う障壁層を含んで提供される。好ましくは、CMOS構造において、障壁層は、PMOS及びNMOS領域双方の上に位置しており、各領域において障壁層上を覆う材料構造によって仕事関数が決定されるほど十分に薄くなっている。典型的には、障壁層は約50オングストローム未満の厚さであり、より好ましくは、約30オングストローム未満である。しかしながら、障壁層が仕事関数に影響を与えるか、それを決定することが望ましいならば、約50オングストローム以上の厚さの層が用いられる。約50オングストローム以上あるいは約100オングストローム未満の厚さを有する障壁層は仕事関数に影響を与えるであろうが、それを決定することはできず、いくつかの実施形態において検討されている。100オングストローム以上の厚さの障壁層は、仕事関数を決定する。したがって、障壁層の下に横たわる誘電体層よりも薄くあるいは厚くすることができる。
[0020] 障壁層は、典型的には、例えば金属窒化物のような導電性材料を含む。例えば、制限はないが、障壁層は、Ni,W,Pt,Co,TiN,TiAl_(x)N_(y),TaN,TaAl_(x)N_(y),Ru,RuO_(2),Ir,IrO_(2),HfN,HfAl_(x)N_(y),HfSi_(x)N_(y)及びWN_(x)C_(y)(炭窒化タングステン)である。後述するように障壁層は、好ましくは、拡散障壁の性質を示す。」
「[0024] The gate dielectric layer is preferably characterized by a high dielectric constant (high k). The high dielectric material preferably has a dielectric constant greater than 5. More preferably the high dielectric material has a dielectric constant greater than about 10. Such “high-k” materials include oxides of Group 4 and Group 5 metals (e.g., Ti, Zr, Hf, V, Nb, Ta), as well as more complex oxides. “High-k” materials can also include lanthanide (“rare earth”) oxides, such as lanthanum oxide (k▼≒▲(当審注:▼▲内の記号は、当庁のシステムのフォントに対応していないので、同じ意味を表す記号に置き換えた。以下、同じ。)21), neodymium oxide (k▼≒▲16) and cerium dioxide (k▼≒▲15). In other arrangements, it will be understood that the high-k material can comprise multiple materials, either as a ternary structure or a laminate of multiple high-k material layers.
[0025] Thus, the gate dielectric may be made of any material known in the art, including hafnium oxide (HfO_( 2 )), zirconium oxide (ZrO_( 2 )), titanium dioxide (TiO_( 2 )), tantalum oxide (Ta_( 2) O_( 5 )), barium strontium titanate (BST), strontium titanate (ST), barium titanate (BT), lead zirconium titanate (PZT) and strontium bismuth tantalate (SBT). The dielectric layer may comprise multiple materials, for example as a ternary structure or a laminate of multiple layers. Preferred gate dielectrics comprise Zro_( 2 ) or HfO_( 2 ).
[0026] An interfacial layer may be present between the substrate and the gate dielectric layer. The interfacial layer typically comprises SiO_( 2 ) or SiO_( x )N_( y ) and is about 5 angstroms thick. In one embodiment the interfacial layer comprises a native oxide.
[0027] The barrier layer protects the underlying dielectric layer from sputter damage and etch damage during subsequent processing steps, such as defining and patterning the gate electrodes. The barrier layer can also serve as a diffusion barrier and prevent the diffusion of molecules, atoms or ions from the solid phase on one side of the barrier to the solid phase on the other side of the barrier. For the barrier layer to function effectively as a diffusion barrier, a minimum thickness of at least about one molecular layer is desired, preferably between about 1 and 4 molecular layers, more preferably between about 1 and about 50 molecular layers.
[0028] The barrier layer may also serve to prevent the material underneath the barrier from reacting with the surroundings. For example, it may prevent further growth of an underlying interfacial oxide layer during subsequent processing. Many of the processes for formation of the metal gate/electrode involve the use of oxygen, which could increase the thickness of an interfacial layer between the substrate and the gate dielectric. This is particularly true if the dielectric material is a good oxygen conductor. The deposition of a barrier layer, such as a thin layer of conductive material over the dielectric prior to formation of the gate electrode will prevent further oxidation of the substrate or dielectric and thus prevent a resulting increase in equivalent oxide thickness.
[0029] A gate electrode is formed over the barrier layer. In the preferred embodiments, the gate electrode comprises a first gate electrode layer over a first region of the substrate, for example over the PMOS region, and a second gate electrode layer over a second region of the substrate, for example the NMOS region. The first and second gate electrode layers are typically adjacent when they are formed, although intervening space or materials can be present initially or later when the gate electrodes are patterned. The first and second gate electrode layers preferably determine the work function of the transistor gate electrodes defined in the first and second regions of the substrate, such as the PMOS and NMOS regions respectively.
[0030] In the preferred embodiments the gate material of the first gate electrode layer is different from the gate material of the second gate electrode layer. Materials for use in gate electrodes are typically conductive. Materials that may be used for the gate electrode layers are well known in the art and include, without limitation, polysilicon, Ni, W, Pt, Co, TiN, TiAl_( x) N_( y ), TaN, TaAl_( x )N_( y ), Ru, RuO_( 2 ), Ir, IrO_( 2 ), HfN, HfAl_( x )N_( y ), HfSi_( x )N_( y ) and WN_( x )C_( y ) (tungsten nitride carbide). 」
(訳文)
「[0024] ゲート誘電体層は、好ましくは、高誘電率(high-k)によって特徴づけられる。高誘電率材料は、好ましくは、5よりも大きい誘電率を有している。より好ましくは、高誘電率材料は、約10以上の誘電率を有している。“high-k”材料には、4族、5族の金属酸化物(例えば、Ti、ZrとHf、V、Nb、Ta)のほか、多くの複合酸化物が含まれる。また、“High-k”材料には、酸化ランタン(k≒21)、酸化ネオジム(k≒16)と二酸化セリウム(k≒15)などのランタニド(“希土類”)酸化物が含まれる。その他、High-k材料には、複合材料や三元構造あるいは複数のhigh-k材料層の積層体も含まれることが理解されるであろう。
[0025] このように、ゲート絶縁膜は、酸化ハフニウム(HfO_(2))、酸化ジルコニウム(ZrO_(2))、二酸化チタン(TiO_(2))、酸化タンタル(Ta_(2)O_(5))チタン酸バリウムストロンチウム(BST)、チタン酸ストロンチウム(ST)、チタン酸バリウム(BT)、チタン酸ジルコン酸鉛(PZT)、タンタル酸ストロンチウムビスマス(SBT)を含む、当技術分野で公知の任意の材料で形成することができる。
[0026] 基板とゲート誘電体層の間には界面層が存在することがある。界面層は、典型的は、SiO_(2)やSiO_(x)N_(y)を含み、約5オングストロームの厚さである。一実施形態では界面層は自然酸化物を含む。
[0027] 障壁層は、例えば、ゲート電極を定義してパターニングするような引き続いて行われる処理ステップの間、スパッタのダメージやエッチングのダメージから、下に横たわる誘電体層を保護する。障壁層の一方側の固相から障壁層の他方側の固相への分子、原子あるいはイオンの拡散を防止する。障壁層が拡散障壁として効果的に機能するために、少なくとも約1分子層の最小厚さが望ましく、好ましくは約1?4分子層、より好ましくは約1?約50分子層である。
[0028] 障壁層は下層の材料が周囲と反応することを防止する機能も提供する。例えば、引き続いて行われる処理の間、下層の界面酸化層がさらに成長することを防止する。金属ゲート電極を形成するための多くの処理は酸素の使用する。例えば、ゲート電極を形成する前に、誘電体の上に導電材料からなるの薄い層である障壁層を堆積することは基板あるいは誘電体のさらなる酸化を防止し、その結果、等価的な酸化膜厚が増加することを防止する。
[0029] ゲート電極が障壁層上に形成される。好ましい実施形態において、ゲート電極は、基板の第1の領域上、例えばPMOS領域上の第1のゲート電極層と、基板の第2の領域上、例えばNMOS領域上の第2のゲート電極層とからなる。第1及び第2のゲート電極層は、典型的には、それらが形成されたときには隣接しているが、最初にあるいは後でゲート電極がパターニングされたときに、空間あるいは材質がその間に介在される。第1及び第2のゲート電極層は、好ましくは、PMOS領域及びNMOS領域のような基板上の第1及び第2の領域のそれぞれにおいて定義されるトランジスタのゲート電極の仕事関数を決定する。
[0030] 好ましい実施形態では、第1のゲート電極層のゲート材料は第2のゲート電極層のゲート材料とは異なる。ゲート電極に使用される材料は、典型的には、導電性である。
ゲート電極層のために使用できる材料は当技術分野でよく知られており、制限はないが、Ni,W,Pt,Co,TiN,TiAl_(x)N_(y),TaN,TaAl_(x)N_(y),Ru,RuO_(2),Ir,IrO_(2),HfN,HfAl_(x)N_(y),HfSi_(x)N_(y)及びWN_(x)C_(y)(炭窒化タングステン)が含まれる。」
「[0035] FIGS. 1 through 9 illustrate a first process flow for the formation of a gate stack according to one aspect of the invention. A gate dielectric is typically located between the substrate and the overlying gate electrode. In FIG. 1, a gate dielectric 10 , such as a gate oxide, is shown over a semiconductor substrate 100 comprising PMOS 50 and NMOS 70 regions. One of skill in the art will recognize that the location of the PMOS 50 and NMOS 70 regions can be reversed. The substrate 100 typically comprises silicon but can in other arrangements comprise Si x Ge 1-x and III-IV materials such as GaAs. The substrate 100 can be a bare wafer or can include top layer(s) of epitaxial semiconductor material.
[0036] As discussed above, a barrier layer 200 is preferably deposited over the gate dielectric layer 10 , overlying both the PMOS 50 and NMOS 70 regions. The barrier layer 200 overlying the gate dielectric 10 is illustrated in FIG. 2 . If thick enough, the barrier layer 200 can determine the work function of the whole gate electrode. Thus, the barrier layer is typically kept thin enough that it does not affect the work function, preferably less than about 100 angstroms, more preferably from about 3 to about 50 angstroms, yet more preferably from about 3 to about 30 angstroms. However, a thicker barrier layer may be used if an effect on the work function is desired.
[0037] In one embodiment the barrier layer 200 comprises a thin layer of gate electrode material that has been deposited over the gate dielectric 10 and both the NMOS 70 and PMOS 50 regions. The barrier layer 200 is preferably deposited by atomic layer deposition. 」
(訳文)
「[0035] 図1ないし9は本発明の一態様によるゲートスタック形成のための第1の処理フローを示している。ゲート誘電体は、典型的には、基板とその上を覆うゲート電極の間に位置する。図1において、例えばゲート酸化膜のようなゲート誘電体10が、PMOS50及びNMOS70領域を含む半導体基板100の上に示されている。当業者はPMOS50とNMOS70の位置を逆にすることができることを認識するであろう。基板100は典型的にはシリコンを含むが、他の素材としてSi_(x)Ge_(1-x)やGaAsのような3-5族の材料を含むことができる。基板100はベアウェハでもよいが、エピタキシャル半導体材料を最上層に含むものでもよい。
[0036] 上述のように、障壁層200は、好ましくは、PMOSトランジスタ50及びNMOSトランジスタ70領域双方の上を覆うゲート誘電体層10上に堆積される。ゲート誘電体10上を覆う障壁層200が、図2に示されている。厚さが十分に厚い場合には、障壁層200はゲート電極全体の仕事関数を決定することができる。したがって、障壁層は、典型的には、仕事関数に影響を与えないように十分薄く保持され、好ましくは、約100オングストローム未満、より好ましくは、約3?約50オングストローム、さらにより好ましくは、約3?約30オングストロームである。しかしながら、仕事関数への影響が望まれる場合にはより厚い障壁層が使用される。
[0037] 一実施形態では、障壁層200はゲート誘電体10とNMOSトランジスタ70及びPMOS50領域双方の上に堆積されたゲート電極材料の薄層で構成されている。障壁層200は、好ましくは、原子層堆積により堆積される。」
「[0047] A second process flow is illustrated in FIGS. 10 - 18 . Again, a gate dielectric 10 , preferably a gate oxide, is deposited over a substrate 100 comprising a first PMOS transistor region 50 and a second NMOS transistor region 70 , as shown in FIG. 10 . As in the process flow described above, the locations of the PMOS 50 and NMOS 70 regions may be reversed. A thin barrier layer 200 is deposited over the gate dielectric 10 , to form the structure illustrated in FIG. 11 . The thin barrier layer 200 may comprise any conductive material, as described above. Preferably, the thin barrier layer 200 having a thickness of less than about 100 Å comprises a gate electrode material.
[0048] In contrast to the process flow described above, a thick conductive layer 400 is formed over the barrier layer 200 . Preferably the thick conductive layer is from about 3Å to about 800Å thick, more preferably from about 100 Å to about 400 Å thick. A mask layer 300 , such as a layer of photoresist, is formed over the thick conductive layer 400 . The resulting structures are illustrated in FIGS. 12 and 13 .
[0049] The mask layer 300 is patterned, for example by photolithography, and the thick conductive layer 400 is differentially removed, such as by etching from above the NMOS region 70 but not the PMOS region 50 , to form a first gate electrode layer 400 as illustrated in FIG. 14 . The barrier layer 200 protects the dielectric layer 10 during the etch process. A selective etch process can be used if the thick conductive layer 400 is a different material from the barrier layer 200 . Timed etching or optical end point etching could also be used.
[0050] The remaining mask layer 300 is removed, as shown in FIG. 15 . For example, treatment with oxygen plasma or ozone may be used to remove the mask layer 300 . The barrier layer 200 protects the substrate from oxidation and damage during this process.
[0051] A thick layer of gate electrode material 250 is deposited over both the PMOS 50 and NMOS 70 transistor regions ( FIG. 16 ). Preferably the thick layer of gate electrode material is from about 3 Å to about 800 Å thick, more preferably from about 100 Å to about 400 Å thick. The thick layer of gate electrode material 250 is planarized, such as by CMP, to produce a structure comprising a first gate electrode layer 400 and a second gate electrode layer 250 , as shown in FIG. 17 .
[0052] The process flow is completed by depositing a further thick layer of conductive material 500 over both transistor regions, as illustrated in FIG. 18 . The thick layer of conductive material 500 is preferably from about 50 Å to about 800 Å thick, more preferably from about 100 Å to about 400 Å thick. 」
(訳文)
「[0047] 第2の処理フローが図10-18に示されている。図10に示されるように、再び、ゲート誘電体10、好ましくは、ゲート酸化膜が、第1のPMOSトランジスタ領域50及び第2のNMOSトランジスタ領域70を含む基板100上に堆積される。上述した処理フローのように、PMOS50及びNMOS70の領域の位置は逆でもよい。薄い障壁層200がゲート誘電体10の上に堆積され、図11に示される構造が形成される。薄い障壁層200は上述したように任意の導電材料を含んでよい。好ましくは、約100Å未満の厚さを有する薄い障壁層はゲート電極材料を含む。
[0048] 上記の処理フローとは対照的に、厚い導電層400が障壁層200上に形成される。好ましくは、厚いの導電層は約3から約800Åの厚さ、より好ましくは、約100Åから約400Åの厚さである。フォトレジスト層のようなマスク層300が厚い導電層400上に形成される。その結果、図12及び13に示される構造になる。
[0049] 図14に示されるように、第1のゲート電極層400を形成するために、マスク層300が、例えば、フォトリソグラフィによってパターニングされ、厚い導電層400が、PMOS領域50ではなくNMOS領域70上から、例えば、エッチングによって区別して除去される。エッチング処理の間、障壁層200は誘電体層10を保護する。厚い導電層400が障壁層200と異なる材料である場合には、選択エッチング処理が用いられる。時間によるエッチングも光学的な終点によるエッチングも用いることができる。
[0050] 図15に示すように、残存するマスク層300が除去される。マスク層300を除去するために、例えば、酸素プラズマやオゾンによる処理が用いられる。障壁層200はこの処理における酸化あるいは損傷から基板を保護する。
[0051] ゲート電極材料の厚い層250が、PMOS50及びNMOS70のトランジスタ領域双方の上に堆積される(図16)。好ましくは、ゲート電極材料の厚い層は、約3Åから約800Åの厚さ、より好ましくは、約100Åから約400Åの厚さである。図17に示すように、第1のゲート電極層400及び第2のゲート電極層250を含む構造を形成するために、ゲート電極材料の厚い層250が、例えば、CMPによって平坦化される。
[0052] 図18に示すように、両トランジスタ領域上に導電材料のさらに厚い層500を堆積することによってこの処理フローは完了する。導電材料500の厚い層は、好ましくは、約50Åから約800Åの厚さ、より好ましくは、約100Åから約400Åである。」
「[0056] In each process flow, the work function can be tuned to the desired level, preferably to a range from about 4.0 to about 4.2 eV for the NMOS regions and from about 5.0 to about 5.2 eV for the PMOS regions. This may be done by selecting the composition, composition gradient and thickness of each of the layers in the gate stack, including the barrier layer and the first and second gate electrode layers.
[0057] Each of the layers in the described process flows may be deposited by any method known in the art. Preferably, however, at least one of the layers is deposited by atomic layer deposition.
[0058] After forming a gate stack, for example by one of the process flows described above, the electrodes of the CMOS transistors are defined with lithography. Etching of the gate electrodes is simplified because the barrier layer overlies both the PMOS and NMOS regions. Thus, the same material is present over both CMOS transistor regions and a differential etch can be avoided. In one embodiment, an etch through the overlying materials stops on the barrier layer. A less harmful etch process can then be used to remove the thin barrier layer from over the gate dielectric. 」
(訳文)
「[0056] 各処理フローにおいて、仕事関数を望ましいレベルに、好ましくは、NMOS領域に対しては約4.0から約4.2eV、PMOS領域に対しては約5.0から約5.2eVの範囲に調整することができる。これは、障壁層、第1及び第2のゲート電極層を含むゲートスタックにおいて、組成、組成勾配及び各層の厚さを選択することによってなされる。
[0057] 前述の処理フローにおいて、各層は当該技術分野で公知の任意の方法によって堆積される。しかしながら、好ましくは、少なくとも一つ層は原子層堆積により堆積される。
[0058] 例えば、上述の処理フローの一つによってゲートスタックを形成した後、CMOSトランジスタの電極がリソグラフィによって定義される。ゲート電極のエッチングはPMOS及びNMOS領域双方の上を障壁層が覆っているので簡単化される。したがって、同じ材料がCMOSトランジスタ領域の双方の上に存在しておりエッチング差を避けることができる。一実施形態において、その上を覆う材料のエッチングは障壁層の上で停止する。ゲート誘電体の上から薄い障壁層を除去するためにより害の少ないエッチング処理が用いられる。」

(3-3-2)そうすると、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。

「第1のPMOSトランジスタ領域50及び第2のNMOSトランジスタ領域70を含む基板100上に堆積され、高誘電率材料からなるゲート誘電体10と、
前記ゲート誘電体10の上に堆積された薄い障壁層200と、
前記第1のPMOSトランジスタ領域50上の前記薄い障壁層200上に形成された第1のゲート電極層400及び前記第2のNMOSトランジスタ領域70上の前記薄い障壁層200上に形成された第2のゲート電極層250と、
前記第1のゲート電極層400及び前記第2のゲート電極層250上に堆積された導電材料のさらに厚い層500を有し、
前記障壁層200は、前記第1のゲート電極層400及び前記第2のゲート電極層250によって仕事関数が決定されるほど十分に薄くなっている、
CMOSデバイス。」

(3-4)対比・判断
(3-4-1)刊行物発明の「基板100」、「高誘電率材料からなるゲート誘電体10」及び「薄い障壁層200」は、各々補正後の発明の「基板」、「高誘電率ゲート誘電体」及び「金属障壁層」に相当する。

(3-4-2)刊行物発明の「第1のゲート電極層400」及び「第2のゲート電極層250」は、補正後の発明の「仕事関数設定金属層」に相当する。

(3-4-3)刊行物発明の「導電材料のさらに厚い層500」は、補正後の発明の「キャップ金属層」に相当する。

(3-4-4)刊行物発明の「CMOSデバイス」は、補正後の発明の「NMOS及びPMOSトランジスタを含む相補型金属酸化物半導体回路」である「集積回路」に相当する。

(3-4-5)そうすると、補正後の発明と刊行物発明とは、
「基板;
前記基板上の高誘電率ゲート誘電体;
前記ゲート誘電体上の金属障壁層;
前記金属障壁層上の仕事関数設定金属層;及び
前記仕事関数設定金属層上のキャップ金属層;
を有する集積回路であって:
当該集積回路は、NMOS及びPMOSトランジスタを含む相補型金属酸化物半導体回路であり、
前記相補型金属酸化物半導体回路の前記NMOS及びPMOSトランジスタの双方が、前記ゲート誘電体上の前記金属障壁層上の前記仕事関数設定金属層上の前記キャップ金属層を含んでいる、
集積回路。」
である点で一致し、次の2点で相違する。

(相違点1)補正後の発明では、「仕事関数設定金属層」が「U字型の断面形状を有する」のに対し、刊行物発明では、「第1のゲート電極層400」及び「第2のゲート電極層250」について、そのような特定がなされていない点。
(相違点2)補正後の発明では、「前記金属障壁層は、前記仕事関数設定金属層の金属の仕事関数がデバイスのターンオンを生じさせることを可能にするのに十分な薄さであ」るのに対し、刊行物発明では、「前記障壁層200は、前記第1のゲート電極層400及び前記第2のゲート電極層250によって仕事関数が決定されるほど十分に薄くなっている」点。

(3-5)判断
(3-5-1)相違点1について
ゲート絶縁膜として高誘電率材料を用い、ゲート電極として金属材料を用いたCMOSデバイスをダマシンゲート技術を用いて製造することは、以下の周知例1及び2に記載されているように、従来から周知の技術である。

(周知例1)特開2000-315789号公報には、図1ないし3及び6ないし9とともに、以下の事項が記載されている。

「【0001】
【発明の属する技術分野】本発明は、半導体装置及びその製造方法、特にN型MISトランジスタ及びP型MISトランジスタのゲート電極の改良に関するものである。
【0002】
【従来の技術】MISトランジスタの高性能化のためには、素子の微細化が必須である。しかし、ゲート絶縁膜として現在用いられているシリコン酸化膜は、誘電率が低いため、ゲート絶縁膜の容量を大きくできないという問題がある。また、ゲート電極として用いられているポリシリコンは、抵抗率が高いため、低抵抗化を達成できないという問題がある。それぞれの問題に対して、ゲート絶縁膜には高誘電体材料を用い、ゲート電極には金属材料を用いるという提案がなされている。
【0003】ところが、これらの材料は、現在用いられている材料に比べて耐熱性に劣るという欠点を有している。そこで、高温プロセスを行った後にゲート絶縁膜及びゲート電極を形成することが可能な技術として、ダマシンゲート技術が提案されている。
【0004】ダマシンゲート技術は、ゲート形成予定領域に予めダミーとなるゲートを形成しておき、ソース・ドレイン拡散層を形成した後にダミーゲートを除去し、ダミーゲートを除去した領域に電極材料を埋め込んでゲート電極を作製するものである。
【0005】ダマシーンゲート技術を用いてゲート電極を作製する場合、N型及びP型MISトランジスタのゲート電極に同一の金属を用いると、両トランジスタのゲート電極の仕事関数を異ならせることができないため、N型及びP型MISトランジスタそれぞれのしきい値を適正化することができない。」
「【0044】(実施形態1)以下、本発明の第1の実施形態に係る製造工程の一例について、図1(a)?図3(i)を参照して説明する。
【0045】まず、シリコン基板101上にSTI構造の素子分離102を形成する。続いて、将来除去されるダミー絶縁膜として、膜厚2?6nm程度のシリコン酸化膜103を形成する。さらに、将来除去されるダミーゲートとして、膜厚150nm程度のポリシリコン膜104及び膜厚50nm程度のシリコン窒化膜105の積層構造を形成する。これらのダミー絶縁膜及びダミーゲートは、通常の技術(酸化やCVD等の成膜技術、リソグラフィー技術、RIE技術等)を用いて形成する。続いて、ダミーゲート(ポリシリコン膜104及びシリコン窒化膜105)をマスクとして、イオン注入技術により、ソース・ドレイン拡散層106となるエクステンション用の不純物拡散層を形成する。続いて、シリコン窒化膜107からなる幅20?40nm程度のゲート側壁絶縁膜を、CVD技術とRIE技術によって形成する(図1(a))。
【0046】次に、ダミーゲート(ポリシリコン膜104及びシリコン窒化膜105)及びゲート側壁絶縁膜(シリコン窒化107)をマスクとして、イオン注入技術により、ソース・ドレイン拡散層108となる高濃度不純物拡散層を形成する。さらに、サリサイドプロセス技術により、ダミーゲートをマスクとしてソース・ドレイン領域のみに厚さ40nm程度のシリサイド膜(コバルト或いはチタン等のシリサイド)109を形成する(図1(b))。
【0047】次に、層間絶縁膜110として、例えばシリコン酸化膜をCVD法により堆積する。さらに、この層間絶縁膜110をCMP技術によって平坦化することにより、シリコン窒化膜105及び107の表面を露出させる(図1(c))。
【0048】次に、例えば燐酸を用いて、ダミーゲート上部のシリコン窒化膜105を層間絶縁膜110に対して選択的に除去する。このときに、シリコン窒化膜107もポリシリコン膜104の高さ程度までエッチングされる。続いて、例えばフッ素などのハロゲン原子のラジカルを用いたエッチング技術により、ポリシリコン膜104を層間絶縁膜110及びシリコン窒化膜107に対して選択的に除去する(図2(d))。
【0049】次に、希フッ酸等のウエットエッチングによりダミーのシリコン酸化膜103を除去することにより、溝(凹部)111が形成される。続いて、ゲート絶縁膜として、高誘電体絶縁膜であるハフニウム酸化膜(HfO_(2 )膜)を全面に形成する。このハフニウム酸化膜は、例えば、HfCl_(4 )とNH_(3 )を用いたCVD法、或いはハフニウム窒化物(HfN)又はハフニウムのターゲットを用いたスパッタ法により、ハフニウム窒化膜(HfN膜)を成膜した後、成膜したハフニウム窒化膜を酸化することにより得られる(図2(e))。
【0050】次に、CVD法或いはスパッタ法を用いて、仕事関数が4eV程度であるハフニウム窒化膜113を厚さ10nm程度、望ましくは10nm以下で全面に成膜する(図2(f))。
【0051】以上の図1(a)?図2(f)の工程は、N型MISトランジスタ形成領域及びP型MISトランジスタ形成領域の双方に対して行われるが、図面上では一方の領域のみを示した。以後の工程からは、N型MISトランジスタ(N型MISFET)形成領域及びP型MISトランジスタ(P型MISFET)形成領域の双方を図面上に示す。
【0052】図2(f)の工程の後、リソグラフィー技術を用いて、P型MISトランジスタ形成領域以外をレジスト114で覆う。このときの主要部の平面図を図4(a)に模式的に示す(図3(g))。
【0053】次に、過酸化水素水によるウエットエッチングを行うことにより、P型領域のみハフニウム窒化膜113を除去する。このときの主要部の平面図を図4(b)に模式的に示す。ゲート絶縁膜のハフニウム酸化膜112は過酸化水素水に不溶であるため、エッチングされることはない。また、ハフニウム窒化膜113が非常に薄い(10nm程度)ため、従来技術の場合とは異なり、N型領域までハフニウム窒化膜113が深くエッチングされることはない。つまり、本例ではハフニウム窒化膜113の厚さが10nm程度であるで、横方向のエッチング量Eも10nm程度となる。したがって、素子間距離Dが20nm程度以上であれば、従来技術の問題点を解消することができ、大幅な微細化を行うことが可能となる(図3(h))。
【0054】次に、レジスト114除去した後、仕事関数が5eV程度の貴金属膜として、例えばコバルト膜115を全面に堆積する。コバルトの成膜は、スパッタ法を用いて行うか、或いは、Co(CO)_(4 )、Co_(2 )(CO)_(8 )、CoF_(2 )、CoCl_(2 )又はCoBr_(2 )をガスソースとしたCVD法を用いて行う。その後、コバルト膜115、ハフニウム窒化膜113及びハフニウム酸化膜112の平坦化を、CMP技術により、層間絶縁膜110が露出するまで行う。このときの主要部の平面図を図4(c)に模式的に示す(図3(i))。
【0055】以上の工程により、ゲート電極構造として、N型はハフニウム窒化膜113とコバルト膜115の積層構造からなり、P型はコバルト膜115の単層構造からなるC-MISトランジスタが完成する。
【0056】本実施形態によれば、N型MISトランジスタのゲート絶縁膜に接する部分の仕事関数をP型MISトランジスタのゲート絶縁膜に接する部分の仕事関数よりも小さくすることができるため(上述した例では、ハフニウム窒化膜113は仕事関数が4eV程度、コバルト膜115は仕事関数が5eV程度)、N型及びP型MISトランジスタそれぞれのゲート電極の仕事関数を最適化して、両トランジスタのしきい値電圧を最適化することが可能である。」
「【0060】上述した例では、N型MISトランジスタのゲート電極がハフニウム窒化膜とコバルト膜の積層構造で、P型MISトランジスタのゲート電極がコバルト膜の単層構造の場合について説明した。本実施形態は、このようなゲート電極構造に限らず、種々の変形が可能である。そこで、いくつかの変形例について、以下説明する。
【0061】本実施形態における基本的なゲート構造は、構造A、構造B及び構造Cの3種類ある。構造Aについては図6が、構造Bについては図7が、構造Cについては図8が、それぞれ対応している。これらの構造A、構造B及び構造Cについては、これらの構造のバリエーションとして、例えば図9に示したような構造(構造Dとする)も含まれる。なお、図6?図9では、ゲート絶縁膜及びゲート電極についてのみ模式的に示している。」「【0067】構造C(図8参照)は、N型MISトランジスタのゲート電極がゲート絶縁膜F0上に形成された第1の金属含有膜F1及び第2の金属含有膜F2からなり、P型MISトランジスタのゲート電極がゲート絶縁膜F0上に形成された第3の金属含有膜F3及び第2の金属含有膜F2からなり、第1の金属含有膜F1の仕事関数が第3の金属含有膜F3の仕事関数よりも小さい。」
「【0078】(3)構造C(図8参照)において、第1の金属含有膜F1はN型MISトランジスタのしきい値を決めるバリアメタルとして、第3の金属含有膜F3はP型MISトランジスタのしきい値を決めるバリアメタルとしてそれぞれ用いられ、第2の金属含有膜F2は低抵抗の電極材料として用いられる。
【0079】第1の金属含有膜F1には、N型MISトランジスタのしきい値を最適化できる仕事関数(4.6eV以下、望ましくは4eV程度)を有し、かつダメージのないエッチング(ウエットエッチング或いはラジカル原子やラジカル分子によるドライエッチング)を行うことが可能なもの、代表的にはHfNを用いる。第3の金属含有膜F3には、P型MISトランジスタのしきい値を最適化できる仕事関数(4.6eV以上、望ましくは5eV程度)を有し、かつダメージのないエッチングを行うことが可能なもの、代表的にはWNx を用いる。第2の金属含有膜F2には、低抵抗である材料、代表的にはAl(或いはAlを含む合金)を用いる。」

(周知例2)特開平2001-284466号公報には、図1及び2とともに、以下の事項が記載されている。
「【0001】
【発明の属する技術分野】本発明は、金属膜からなるゲート電極を有するn型MOSFET及びp型MOSFETを備えた半導体装置及びその製造方法に関する。
【0002】
【従来の技術】近年の半導体装置における高集積化及び高速化に対する技術進展に伴い、MOSFETの微細化が進められている。ところが、MOSFETの微細化に伴ってゲート絶縁膜の薄膜化を進めると、多結晶シリコンからなる従来のゲート電極においては、ゲートの空乏化によるMOSFETの駆動力の低下が顕在化してくるという問題がある。
【0003】そこで、この問題を抑制するために、ゲート電極として、ゲートの空乏化が起こらない金属を用いるメタルゲートプロセスが近年注目されている。このメタルゲートは、ゲート電極の抵抗が小さいため、ゲート電極における信号遅延の低減という観点からも有効である。従って、メタルゲートを用いると、MOSFETの駆動力の向上及び信号遅延の低減という点で高性能化を図ることができる。尚、メタルゲートとしては、W若しくはTiN等からなる高融点金属膜、又はAl等のように低融点であるが抵抗が極めて小さい金属とTiN等の高融点金属との積層膜等が用いられる。
【0004】ところで、従来のMOSFETにおいて、シリコン酸化膜からなるゲート絶縁膜の薄膜化を進めると、トンネル電流に起因して起きるゲート電極におけるリーク電流が増大してくるという問題がある。
【0005】そこで、この問題を抑制するために、ゲート絶縁膜にTa_(2)O_(5)等の高誘電率材料を用いて、ゲート絶縁膜の実効的な膜厚を大きくするという手法が研究されている。」
「【0068】
【発明の実施の形態】(第1の実施形態)以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について、図1(a)?(d)及び図2(a)?(d)を参照しながら説明する。
【0069】まず、図1(a)に示すように、p型のシリコン基板100の表面部に、素子分離領域101、n型のウェル領域及びp型のウェル領域(図示は省略している。)を形成した後、シリコン基板100の上に、5nm程度の厚さを有するシリコン酸化膜及び150nm程度の厚さを有する多結晶シリコン膜を形成し、その後、該シリコン酸化膜及び多結晶シリコン膜をパターニングして、ダミーゲート絶縁膜102及びダミーゲート電極103を形成する。
【0070】次に、ダミーゲート電極103をマスクとして、シリコン基板100のn型MOSFET形成領域には、As等のn型不純物を8keV程度の注入エネルギーでイオン注入すると共に、シリコン基板100のp型MOSFET形成領域には、BF_(2 )等のp型不純物を5keV程度の注入エネルギーでイオン注入する。
【0071】次に、シリコン基板100の上に全面に亘って、50nm程度の膜厚を持つシリコン窒化膜を堆積した後、該シリコン窒化膜に対して異方性エッチングを行なうことにより、ダミーゲート電極103の側面にシリコン窒化膜からなるサイドウォール104を形成する。
【0072】次に、ダミーゲート電極103及びサイドウォール104をマスクとして、シリコン基板100のn型MOSFET形成領域には、As等のn型不純物を40keV程度の注入エネルギーでイオン注入すると共に、シリコン基板100のp型MOSFET形成領域には、BF_(2 )等のp型不純物を15keV程度の注入エネルギーでイオン注入した後、アニール処理を施してn型及びp型の不純物を活性化することにより、ソース領域又はドレイン領域となるn型不純物拡散層105及びp型不純物拡散層106を形成する。
【0073】次に、CVD法により、シリコン基板100の上に全面に亘って、シリコン酸化膜からなり600nm程度の厚さを有する層間絶縁膜107を堆積した後、例えば化学的機械研磨(CMP)法を用いて、図1(b)に示すように、層間絶縁膜107を平坦化すると共にダミーゲート電極103を露出させる。
【0074】次に、例えばKOH等のアルカリ溶液を用いるウェットエッチングを行なうことにより、ダミーゲート電極103を除去して、図1(c)に示すように、ゲート電極形成用の凹状溝108を形成する。
【0075】次に、フッ酸等を用いるウェットエッチングを行なってダミーゲート絶縁膜102を除去した後、例えば化学気相成長(CVD)法により、図1(d)に示すように、凹状溝108の内部を含む層間絶縁膜107の上に全面に亘って、約5nmの厚さを有しゲート絶縁膜となるTa_(2)O_(5)膜109を堆積する。
【0076】次に、図2(a)に示すように、p型MOSFET形成領域を覆うレジストパターン110を形成した後、スパッタ法により、シリコンのバンドギャップにおける中央よりも伝導帯側に位置する仕事関数を持つ第1の金属(例えばZr)又は該第1の金属の化合物からなり約10nmの厚さを有する第1の金属膜111を全面的に堆積する。
【0077】次に、図2(b)に示すように、レジストパターン110を除去することにより、第1の金属膜111におけるレジストパターン110の上面及び側面に位置する部分をリフトオフにより取り除いて、第1の金属膜111をn型MOSFET形成領域にのみ残存させる。
【0078】ところで、レジストパターン110の厚さとしては、p型MOSFET形成領域を確実に覆うことができれば特に問題はないが、第1の金属膜111の厚さに比べて十分に大きい厚さ、例えば300nm以上にすることが好ましい。その理由は、レジストパターン110の厚さが第1の金属膜111の厚さに比べて十分に大きいと、スパッタ法が有する段差被覆特性により、図2(a)に示すように、第1の金属膜111はレジストパターン110の側面の下端部において途切れるため、レジストパターン110を除去すると、第1の金属膜111におけるレジストパターン110の上面及び側面に位置する部分は、レジストパターン110の側面の下端部に残存することなく、容易且つ確実に取り除かれるからである。
【0079】次に、図2(c)に示すように、スパッタ法又はCVD法により、シリコンのバンドギャップにおける中央よりも価電子帯側に位置する仕事関数を持つ第2の金属(例えばPt)又は該第2の金属の化合物からなり約10nmの厚さを有する第2の金属膜112を全面的に堆積した後、スパッタ法又はCVD法により、第2の金属膜112の上に全面に亘って、Al等の低抵抗金属からなり約200nmの厚さを有する低抵抗金属膜113を堆積する。
【0080】次に、図2(d)に示すように、低抵抗金属膜113、第2の金属膜112、第1の金属膜111及びTa_(2)O_(5)膜109における層間絶縁膜107の上に露出する部分(凹状溝108の外側に位置する部分)を例えばCMP法により除去して、n型MOSFET形成領域に、Ta_(2)O_(5)膜109からなるゲート絶縁膜109Aと、パターン化された第1の金属膜111A、パターン化された第2の金属膜112A及びパターン化された低抵抗金属膜113Aの積層膜からなる第1のゲート電極とを形成すると共に、p型MOSFET形成領域に、Ta_(2)O_(5)膜109からなるゲート絶縁膜109Aと、パターン化された第2の金属膜112A及びパターン化された低抵抗金属膜113Aの積層膜からなる第2のゲート電極とを形成する。
【0081】第1の実施形態によると、n型MOSFET形成領域に形成される第1のゲート電極とシリコン基板100との間の仕事関数差は、ゲート絶縁膜109Aを介して接するパターン化された第1の金属膜111Aとシリコン基板100との仕事関数差、つまりシリコンのバンドギャップにおける中央よりも伝導帯側に位置する仕事関数を持つ第1の金属とシリコンとの仕事関数差により決まるため、n型MOSFETのしきい値電圧を低い値に設定することができる。また、p型MOSFET形成領域に形成される第2のゲート電極とシリコン基板100との間の仕事関数差は、ゲート絶縁膜109Aを介して接するパターン化された第2の金属膜112Aとシリコン基板100との仕事関数差、つまりシリコンのバンドギャップにおける中央よりも価電子帯側に位置する仕事関数を持つ第2の金属とシリコンとの仕事関数差により決まるため、p型MOSFETのしきい値電圧も低い値に設定することができる。」

そして、引用刊行物には、
「[0027] 障壁層は、例えば、ゲート電極を定義してパターニングするような引き続いて行われる処理ステップの間、スパッタのダメージやエッチングのダメージから、下に横たわる誘電体層を保護する。障壁層の一方側の固相から障壁層の他方側の固相への分子、原子あるいはイオンの拡散を防止する。障壁層が拡散障壁として効果的に機能するために、少なくとも約1分子層の最小厚さが望ましく、好ましくは約1?4分子層、より好ましくは約1?約50分子層である。
[0028] 障壁層は下層の材料が周囲と反応することを防止する機能も提供する。例えば、引き続いて行われる処理の間、下層の界面酸化層がさらに成長することを防止する。金属ゲート電極を形成するための多くの処理は酸素の使用する。例えば、ゲート電極を形成する前に、誘電体の上に導電材料からなるの薄い層である障壁層を堆積することは基板あるいは誘電体のさらなる酸化を防止し、その結果、等価的な酸化膜厚が増加することを防止する。」
と記載されており、上記周知のダマシンゲート技術において、ゲート絶縁膜と該ゲート絶縁膜に接するゲート電極材料とが反応するという問題点が生じることは、前記引用刊行物に接した当業者であれば、直ちに察知しうることである。また、上記周知例1及び2に記載されたようなダマシンゲート技術を適用した場合、すなわちダマシンゲート構造を採用した場合においては、ゲート絶縁膜に接するゲート金属材料がU字型の断面形状となることは明らかである。(周知例1の図8、周知例2の図2を参照。)
そうすると、刊行物発明に記載されたようなゲート構造を、上記の周知例1及び2に記載された周知のCMOSデバイスのダマシンゲート構造に適用することにより、補正後の発明のように、「前記金属障壁層上の、U字型の断面形状を有する仕事関数設定金属層」とすることは、当業者が容易になし得たことである。
よって、上記相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(3-5-2)相違点2について
一般に、金属ゲートを有するMOSトランジスタの閾値電圧が、ゲート絶縁膜に接するゲート金属材料の仕事関数によって決定されることは、上記周知例1及び2にも記載されているように、従来から周知の技術である。そして、刊行物発明における「前記第1のゲート電極層400及び前記第2のゲート電極層250によって仕事関数が決定される」とは、「NMOS及びPMOSトランジスタ」の閾値電圧が、「第1のゲート電極層400」及び「第2のゲート電極層250」の仕事関数によって決定されるということを意味するものと認められる。
したがって、刊行物発明においても、「前記障壁層200」が、「第1のPMOSトランジスタ領域50」に形成されたトランジスタ及び「第2のNMOSトランジスタ領域70」に形成されたトランジスタの閾値電圧が「第1のゲート電極層400」及び「第2のゲート電極層250」の仕事関数によって決定されるほど十分に薄くなっていることは明らかである。
そして、MOSトランジスタの閾値電圧が当該MOSトランジスタのターンオンを生じさせる電圧であることは当業者の技術常識であるから、刊行物発明も、補正後の発明のように、「前記金属障壁層は、前記仕事関数設定金属層の金属の仕事関数がデバイスのターンオンを生じさせることを可能にするのに十分な薄さであ」るという構成を備えているものと認められる。
よって、上記相違点2は、実質的なものでない。

(3-6)独立特許要件についてのまとめ
以上検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、実質的なものでないか、周知技術を勘案することにより、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際、独立して特許を受けることができない。

(4)補正の却下についてのむすび
本件補正は、特許法第17条の2第4項に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。
したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成23年7月21日になされた手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下「本願発明」という。)は、平成23年2月21日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定されるとおり上記2.(1)の補正前の請求項1として記載したとおりのものである。

4.刊行物に記載された発明
これに対して、原査定の拒絶の理由に引用された刊行物には、上記2.(3-3-1)及び(3-3-2)に記載したとおりの事項及び発明が記載されているものと認められる。

5.判断
上記2.(2)において検討したとおり、補正後の請求項1は、補正前の請求項1に係る発明における発明特定事項である「金属障壁層」について、「仕事関数設定金属層の金属の仕事関数がデバイスのターンオンを生じさせることを可能にするのに十分な薄さであり、」と限定的に減縮する事項を付加したものである。逆に言えば本件補正前の請求項1に係る発明(本願発明)は,補正後の発明から上記の限定をなくしたものである。
そうすると、上記2.(3)において検討したように、補正後の発明が,引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-07-30 
結審通知日 2012-07-31 
審決日 2012-08-20 
出願番号 特願2007-533588(P2007-533588)
審決分類 P 1 8・ 572- Z (H01L)
P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 松嶋 秀忠  
特許庁審判長 北島 健次
特許庁審判官 小野田 誠
西脇 博志
発明の名称 金属ゲート電極半導体デバイス  
代理人 伊東 忠彦  
代理人 大貫 進介  
代理人 伊東 忠重  

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