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審決分類 審判 査定不服 1項3号刊行物記載 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1269133
審判番号 不服2011-26791  
総通号数 159 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-03-29 
種別 拒絶査定不服の審決 
審判請求日 2011-12-12 
確定日 2013-01-24 
事件の表示 特願2001-233799「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成15年 2月14日出願公開、特開2003- 46000〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1 手続の経緯
本願は、平成13年8月1日に特許出願され、平成23年9月6日付けで拒絶査定がなされ、これに対し、同年12月12日に拒絶査定不服審判が請求がされるとともに手続補正書が提出された。その後前置審査において、平成24年3月2日付けで拒絶理由が通知され、期間を指定して意見書を提出する機会が与えられたが、請求人からは何らの応答もなかった。

2 前置審査における拒絶理由
前置審査において平成24年3月2日付けで通知した拒絶の理由の概要は、本願の請求項1に係る発明は、その出願前に日本国内において頒布された「特開平09-139477号公報」(以下「引用例1」という。)又は「特開2000-058784号公報」(以下「引用例2」という。)に記載されているから、特許法第29条第1項第3号に該当し、特許を受けることができない、仮に記載されていないとしても、引用例1又は2に記載の発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないというもの、本願の請求項2に係る発明は、引用例1の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないというもの、本願の請求項3に係る発明は、引用例1、2及び特開昭64-081358号公報の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないというもの、及び、本願は、特許請求の範囲の記載が不備のため、特許法第36条第6項第1号及び第2号に規定する要件を満たしていないというものである。

3 本願発明
本願の請求項1?4に係る発明は、平成23年12月12日に提出された手続補正書により補正された明細書及び図面の記載からみて、その明細書の特許請求の範囲の請求項1?4に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載されている事項により特定される次のとおりのものである。
「【請求項1】 半導体基板上のトランジスタ形成領域に第1方向に延在して形成される複数の製品用ゲートパターンと、
該製品用ゲートパターンに対して自己整合的に形成される拡散層と、
前記製品用ゲートパターンと同様に前記第1方向に延在したゲートパターンを有し前記半導体基板の最外周に形成される複数のダミーゲートパターンとを備える半導体装置であって、
前記トランジスタ形成領域と前記ダミーゲートパターンが形成される領域の境界に形成され、前記第1方向に延在して形成された第1ダミーゲートパターンと、
前記第1ダミーゲートパターンに隣接して形成され、前記第1方向に延在して形成された第2ダミーゲートパターンと、
前記第1ダミーゲートパターンと前記第2ダミーゲートパターンのみを互いに接続する接続部とを有することを特徴とする半導体装置。」

4 引用例の記載と引用発明
(1)引用例2の記載
引用例2には、「半導体装置」(発明の名称)に関して、図1?9とともに、以下の事項が記載されている(下線は当審で付加した。以下同じ。)。

(a)「【0001】
【発明の属する技術分野】本発明は、半導体装置に関し、特にMISFETが基板面内に規則的に配置された半導体装置に関する。」

(b)「【0002】
【従来の技術】ダイナミックランダムアクセスメモリ(DRAM)を例にとり、従来の技術を説明する。
【0003】図8は、従来のDRAMの概略平面図を示す。半導体基板の表面上に、図の列方向(縦方向)に延在する複数のワード線100が等間隔に配置されている。最も外側のワード線100よりもさらに外側に、列方向に延在する1本のダミーワード線101が配置されている。
【0004】ワード線100及びダミーワード線101の各々に対応して複数のMISFET105が配置されている。複数のMISFET105は、行方向及び列方向に規則的に配置されている。ワード線100及びダミーワード線101は、対応するMISFET105のゲート電極を兼ねている。
【0005】1つの活性領域104の上を2本のワード線105が通過し、1つの活性領域104内に2つのMISFET105が形成される。MISFET105を覆うように、基板上に層間絶縁膜が形成されている。各MISFET105のソース/ドレイン領域のうち活性領域104の両端に位置するストレージ領域106の各々に対応して、層間絶縁膜にストレージコンタクトホール110が形成されている。ストレージコンタクトホール110の各々の中に、キャパシタが形成されている。キャパシタの一方の電極は、対応するストレージ領域106に接続され、他方の電極は、キャパシタ相互間で接続されて共通電極を構成している。
【0006】…
【0007】各MISFET105のソース/ドレイン領域のうち活性領域104の中央部に位置するビット領域107は、2つのMISFET105で共有される。ビット領域107の各々に対応して、層間絶縁膜にビットコンタクトホール111が形成されている。ビットコンタクトホール111の各行に対応して、層間絶縁膜の上に行方向に延在するビット線108が配置されている。ビット領域107は、ビットコンタクトホール111を介して対応するビット線108に接続されている。
【0008】…
【0009】ダミーワード線101の外側の、基板表面層に、列方向に延在する最外周不純物拡散領域125が配置されている。最外周不純物拡散領域125は、ダミーワード線101に対応するMISFET105aのビット領域を兼ねている。最外周不純物拡散領域125には、ワード線105に印加される読出電位Viiの半分の電圧Vii/2が印加されている。最外周不純物拡散領域125は、周辺回路のトランジスタの動作等に起因して生じた電子を捕獲し、メモリセル部へのこれらの電子の注入を防止する。
【0010】各ビット線108は、センスアンプ回路130に接続されている。センスアンプ回路130は、最外周不純物拡散領域125よりもさらに外側に配置されている。センスアンプ回路130は、ビット線108に現れた電圧を検出する。なお、最も外側(図8の最も上の行)のビット線108aはセンスアンプ回路130に接続されておらず、ダミーとされている。
【0011】すなわち、ワード線及びビット線の双方共、最も外側のものはダミーであり、ダミーワード線及びダミービット線に対応して配置されたMISFETは、メモリセルとして働かない。このように、ダミーのワード線及びビット線を配置するのは、実際にメモリセルとして機能する領域のパターンを安定して形成するためである。」

(c)「【0023】
【発明の実施の形態】図1は、本発明の第1の実施例による半導体装置の概略平面図を示す。複数のワード線100が図1の列方向(縦方向)に延在し、複数のビット線108が行方向(横方向)に延在している。ワード線100(審決注:「110」は誤記と認定)とビット線108との所定の交差箇所に、MISFET105が配置されている。より具体的には、…。
【0024】MISFET105のゲート電極は、対応するワード線100(審決注:「105」は誤記と認定)が兼ねている。各MISFET105のソース/ドレイン領域のうち一方のストレージ領域106に対応して、ストレージコンタクトホール110が配置され、他方のビット領域に対応してビットコンタクトホール111が配置されている。各ワード線100は…。
【0025】複数のワード線100のうち最も外側のワード線のさらに外側に、ダミーワード線10が配置され、その外側にダミーワード線11が配置されている。ダミーワード線10と(2×i)行目のビット線108との交差箇所の各々に、MISFET15が配置され、ワード線11と(2×i+1)行目のビット線108との交差箇所の各々にMISFET16が配置されている。
【0026】MISFET15のストレージ領域21及びMISFET16のストレージ領域22が、2本のダミーワード線10と11との間に配置されている。すなわち、MISFET105、15、及び16のストレージ領域106、21、及び22は、外側のダミーワード線11よりも内側にのみ配置されている。ストレージ領域21及び22に対応するストレージコンタクトホール17及び19は、それぞれダミーワード線11及び10と部分的に重なるように配置されている。
【0027】MISFET15に対応するビットコンタクトホール18が、ダミーワード線10とその内側のワード線100との間に配置されている。
【0028】外側のダミーワード線11よりもさらに外側に、シリコン基板の表面層にリンをドープして形成された最外周不純物拡散領域25が配置されている。最外周不純物拡散領域25は、ダミーワード線11に沿って列方向に延在し、MISFET16のビット領域を兼ねている。ただし、MISFET16のビット領域に対応するビットコンタクトホールは形成されていない。
【0029】ダミーワード線10及び11に、第1の電圧印加回路27を介して接地電位V_(SS)が印加されている。接地電位V_(SS)は、ダミーワード線10及び11に対応するMISFET15及び16を非導通状態にするゲート電圧である。…。」

(d)「【0031】次に、図2?図4を参照して、図1に示す半導体装置の製造方法を説明する。図2?図4は、図1の一点鎖線A2-A2における断面図である。
【0032】図2(A)に示すように、p型シリコン基板30の表面上にフィールド酸化膜31が形成され、活性領域104が画定されている。活性領域104の上を、紙面に垂直な方向にワード線100及びダミーワード線10が通過している。活性領域104の図の左側及び右側のフィールド酸化膜31の上を、それぞれ紙面に垂直な方向にワード線100及びダミーワード線11が通過している。
【0033】活性領域104上では、ワード線100及びダミーワード線10はゲート酸化膜32の上に配置されている。ワード線100、ダミーワード線10及び11は、ポリシリコン膜とWSi膜との2層構造を有する。ワード線100、ダミーワード線10及び11の上に、SiO_(2 )からなる上部絶縁膜33が形成されている。ここまでの構造は、周知のシリコン局所酸化(LOCOS)、熱酸化、化学気相成長(CVD)、フォトリソグラフィ、及び反応性イオンエッチング(RIE)の技術を用いて形成することができる。
【0034】ワード線100及びダミーワード線10、11をマスクとして、活性領域104の表面層に、リン(P)イオンを注入する。このイオン注入は、例えば加速エネルギ20keV、ドーズ2.5E13cm^(-2)の条件で行う。ワード線100及びダミーワード線10の両側に、不純物拡散領域が形成される。図2(A)の両端の不純物拡散領域がストレージ領域106であり、中央の不純物拡散領域がビット領域107である。」

(e)図1には、第1の実施例による半導体装置の概略平面図が示されており、ダミーワード線10とダミーワード線11は、互いに接続されていることが見てとれる。

(2)引用発明
以上、図1?3、8を参酌してまとめると、引用例2には次の発明(以下「引用発明」という。)が記載されているものと認められる。
「p型シリコン基板30の上に複数のワード線100が列方向に延在して形成され、
ワード線100の各々に対応して複数のMISFET105が行方向及び列方向に規則的に配置され、MISFET105のゲート電極は、対応するワード線100が兼ねており、
複数のワード線100のうちの最も外側のワード線のさらに外側に、ダミーワード線10が配置され、その外側にダミーワード線11が配置され、
ダミーワード線10及びダミーワード線11は、列方向に延在して形成され、且つ互いに接続されており、
ダミーワード線10にMISFET15が配置され、ダミーワード線11にMISFET16が配置され、
ワード線100及びダミーワード線10、11をマスクとして、イオン注入によりワード線100及びダミーワード線10の両側に、不純物拡散領域106、107が形成された半導体装置。」

5 対比・判断
本願発明と引用発明とを対比する。

(ア)引用発明の「p型シリコン基板30」、「列方向」、「MISFET105」、「ゲート電極」は、それぞれ本願発明の「半導体基板」、「第1方向」、「トランジスタ」、「製品用ゲートパターン」に相当する。
引用発明では、「ワード線100の各々に対応して複数のMISFET105が行方向及び列方向に規則的に配置され、MISFET105のゲート電極は、対応するワード線100が兼ねて」いるから、引用発明の「ワード線100」は、「『MISFET105の形成領域』に形成される『ゲート電極』」であるといえる。
したがって、本願発明と引用発明とは、「半導体基板上のトランジスタ形成領域に第1方向に延在して形成される複数の製品用ゲートパターン」を有する点で一致する。

(イ)引用発明は、「ワード線100及びダミーワード線10、11をマスクとして、イオン注入によりワード線100及びダミーワード線10の両側に、不純物拡散領域106、107が形成された」ものであるから、図2(A)も勘案すると、当該「不純物拡散領域107」は、「ワード線100」をマスクとして形成されたものであることは明らかであり、すなわち、「ワード線100に対して自己整合的に形成」されたものであるといえる。
したがって、本願発明と引用発明とは、「該製品用ゲートパターンに対して自己整合的に形成される拡散層」を有する点で一致する。

(ウ)引用発明の「半導体装置」は、「ダミーワード線10にMISFET15が配置され、ダミーワード線11にMISFET16が配置され」たものであるから、引用発明の「『ダミーワード線10』と『ダミーワード線11』」は、本願発明の「複数のダミーゲートパターン」に相当することは明らかである。
また、引用発明の「半導体装置」は、「ダミーワード線10及びダミーワード線11は、列方向に延在して形成され」たものである。
そして、引用例2の図1?3の記載等から、引用発明の「ダミーワード線10、11」は、「MISFET105」からなるメモリセル領域が形成されている「シリコン基板30」の最外周に形成されていることが明らかであるから、本願発明と引用発明とは、「前記製品用ゲートパターンと同様に前記第1方向に延在したゲートパターンを有し前記半導体基板の最外周に形成される複数のダミーゲートパターンとを備える半導体装置」である点で一致する。

(エ)引用発明は、「複数のワード線100のうちの最も外側のワード線のさらに外側に、ダミーワード線10が配置され、その外側にダミーワード線11が配置され、 ダミーワード線10及びダミーワード線11は、列方向に延在して形成され、且つ互いに接続され」たものであるから、図1も勘案すると、引用発明の「ダミーワード線10」は、「MISFET105の形成領域とダミーワード線10及びダミーワード線11が形成される領域の境界に形成され、列方向に延在して形成された」ものであり、「ダミーワード線11」は、「ダミーワード線10に隣接して形成され、列方向に延在して形成された」ものであるとともに、引用発明は、「ダミーワード線10とダミーワード線11のみを互いに接続する接続部」を有するものであるといえる。
したがって、本願発明と引用発明とは、「前記トランジスタ形成領域と前記ダミーゲートパターンが形成される領域の境界に形成され、前記第1方向に延在して形成された第1ダミーゲートパターンと、 前記第1ダミーゲートパターンに隣接して形成され、前記第1方向に延在して形成された第2ダミーゲートパターンと、 前記第1ダミーゲートパターンと前記第2ダミーゲートパターンのみを互いに接続する接続部」とを有する点で一致する。

(オ)以上のとおり、本願発明の構成はすべて引用例2に示されているものであって、本願発明は引用発明と同一ということとなる。
したがって、本願発明は、引用例2に記載された発明である。

6 むすび
以上のとおり、本願発明は、引用例2に記載された発明であるから、特許法第29条第1項第3号に規定する発明に該当し、特許を受けることができない。
したがって、本願は、請求項2?4に係る発明について検討するまでもなく、前置審査において通知した上記拒絶の理由によって拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-11-21 
結審通知日 2012-11-27 
審決日 2012-12-11 
出願番号 特願2001-233799(P2001-233799)
審決分類 P 1 8・ 113- WZ (H01L)
最終処分 不成立  
前審関与審査官 小森 重樹  
特許庁審判長 北島 健次
特許庁審判官 恩田 春香
早川 朋一
発明の名称 半導体装置およびその製造方法  
代理人 特許業務法人深見特許事務所  

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