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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 5項独立特許用件 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1269227
審判番号 不服2011-28289  
総通号数 159 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-03-29 
種別 拒絶査定不服の審決 
審判請求日 2011-12-28 
確定日 2013-01-21 
事件の表示 特願2005-277390「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成19年 4月 5日出願公開、特開2007- 88334〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成17年9月26日の出願であって、平成23年10月3日付けで拒絶査定がなされ、これに対して、同年12月28日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後、当審において、平成24年8月21日付けで最後の拒絶理由通知がなされ、同年10月22日に手続補正がなされるとともに、同日に意見書が提出されたものである。

2.当審における拒絶の理由
当審において、平成24年8月21日付けで通知した拒絶の理由の概要は、以下のとおりである。

本願の請求項1及び2に係る発明は、その出願前に日本国内において頒布された刊行物である特開2000-307013号公報に記載された発明に基いて、請求項3に係る発明は、その出願前に日本国内において頒布された刊行物である特開2000-307013号公報及び特開2003-197792号公報に記載された発明に基いて、各々その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

3.補正の却下の決定
【補正の却下の決定の結論】
平成24年10月22日になされた手続補正を却下する。

【理由】
(1)補正の内容
平成24年10月22日になされた手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1ないし3を、補正後の特許請求の範囲の請求項1ないし3に補正するとともに、補正前の明細書の0007、0010及び0013段落を、補正後の明細書の0007、0010及び0013段落に補正するものであって、そのうち、補正前後の請求項1ないし3は、以下のとおりである。

(補正前)
「【請求項1】
第1導電型の半導体基板と、
この半導体基板上に形成され、前記第1導電型とは異なる第2導電型を有する半導体層と、
前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第2導電型の第2導電型埋め込み層と、
前記半導体層の表層部に環状に形成され、前記第1導電型を有し、前記半導体基板から電気的に分離されたボディ領域と、
このボディ領域の表層部に形成され、前記第2導電型を有するソース領域と、
前記半導体層の表層部において、前記ボディ領域に囲まれたドリフト領域内に前記ボディ領域から離間して形成され、第2導電型を有するドレイン領域と、
前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極と、
前記第2導電型埋め込み層と前記ボディ領域との間に前記第2導電型埋め込み層および前記ボディ領域と接するように形成され、前記第1導電型を有する第1導電型埋め込み層と、
前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第1導電型を有し、電気的に接地された分離領域と、
前記分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第1導電型の基板コンタクト領域と
を含み、
前記分離領域が、前記半導体基板に接続された下側分離領域と、この下側分離領域の上に形成された上側分離領域とを含む
ことを特徴とする、半導体装置。
【請求項2】
第1導電型の半導体基板と、
この半導体基板上に形成され、前記第1導電型とは異なる第2導電型を有する半導体層と、
前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第2導電型の第2導電型埋め込み層と、
前記半導体層の表層部に形成され、前記第1導電型を有し、前記半導体基板から電気的に分離されたウエル領域と、
このウエル領域の表層部に形成され、前記第2導電型を有するソース領域と、
前記ウエル領域の表層部に前記ソース領域から離間して形成され、前記第2導電型を有するドリフト領域と、
このドリフト領域の表層部に形成され、前記ドリフト領域よりも不純物濃度が高い前記第2導電型のドレイン領域と、
前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に配置されたゲート電極と、
前記第2導電型埋め込み層と前記ウエル領域との間に前記第2導電型埋め込み層および前記ウエル領域と接するように形成され、前記第1導電型を有する第1導電型埋め込み層と、
前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第1導電型を有し、電気的に接地された分離領域と、
前記分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第1導電型の基板コンタクト領域と
を含み、
前記分離領域が、前記半導体基板に接続された下側分離領域と、この下側分離領域の上に形成された上側分離領域とを含む
ことを特徴とする、半導体装置。
【請求項3】
第1導電型の半導体基板に前記第1導電型とは異なる前記第2導電型の不純物を導入して第2導電型埋め込み層を形成する工程と、
この工程の後に、前記半導体基板上に前記第2導電型の下側半導体層をエピタキシャル成長させるとともに前記第2導電型埋め込み層を当該下側半導体層へと拡がらせる工程と、
前記下側半導体層に前記第1導電型の不純物を導入して第1導電型埋め込み層を形成する工程と、
この工程の後に、前記下側半導体層上に前記第2導電型の上側半導体層をエピタキシャル成長させるとともに前記第1導電型埋め込み層を前記上側半導体層へと拡がらせる工程と、
前記上側半導体層上にゲート電極を形成する工程と、
前記上側半導体層の前記ゲート電極と対向する部分を含む環状の領域に前記第1導電型の不純物を導入して、前記半導体基板から電気的に分離されたボディ領域を形成する工程と、
前記ボディ領域に前記第2導電型の不純物を導入して、ソース領域を形成する工程と、
前記上側半導体層の前記ボディ領域に囲まれたドリフト領域において、前記ボディ領域から離間した領域に前記第2導電型の不純物を導入して、ドレイン領域を形成する工程と、
前記半導体基板上に、前記下側半導体層および前記上側半導体層を取り囲み、前記第1導電型を有し、表層部に形成された前記第1導電型の基板コンタクト領域を介して電気的に接地された分離領域を形成する工程と、
を含み、
前記分離領域を形成する工程が、前記第1導電型埋め込み層の形成と同一工程で前記基板に接続される下側分離領域を形成する工程と、前記ボディ領域の形成と同一工程で前記下側分離領域の上に上側分離領域を形成する工程とを含み、前記基板コンタクト領域の不純物濃度が前記分離領域の不純物濃度よりも高いことを特徴とする、半導体装置の製造方法。」

(補正後)
「【請求項1】
第1導電型の半導体基板と、
この半導体基板上に形成され、前記第1導電型とは異なる第2導電型を有する半導体層と、
前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第2導電型の第2導電型埋め込み層と、
前記半導体層の表層部に環状に形成され、前記第1導電型を有し、前記半導体基板から電気的に分離されたボディ領域と、
このボディ領域の表層部に形成され、前記第2導電型を有するソース領域と、
前記半導体層の表層部において、前記ボディ領域に囲まれたドリフト領域内に前記ボディ領域から離間して形成され、第2導電型を有するドレイン領域と、
前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置されたゲート電極と、
前記第2導電型埋め込み層と前記ボディ領域との間に前記第2導電型埋め込み層および前記ボディ領域と接するように形成され、前記第1導電型を有する第1導電型埋め込み層と、
前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第1導電型を有し、電気的に接地された分離領域と、
前記分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第1導電型の基板コンタクト領域と
を含み、
前記分離領域が、前記半導体基板に接続された下側分離領域と、この下側分離領域の上に形成された上側分離領域とを含む
ことを特徴とする、半導体装置。
【請求項2】
第1導電型の半導体基板と、
この半導体基板上に形成され、前記第1導電型とは異なる第2導電型を有する半導体層と、
前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第2導電型の第2導電型埋め込み層と、
前記半導体層の表層部に形成され、前記第1導電型を有し、前記半導体基板から電気的に分離されたウエル領域と、
このウエル領域の表層部に形成され、前記第2導電型を有するソース領域と、
前記ウエル領域の表層部に前記ソース領域から離間して形成され、前記第2導電型を有するドリフト領域と、
このドリフト領域の表層部に形成され、前記ドリフト領域よりも不純物濃度が高い前記第2導電型のドレイン領域と、
前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に一端が位置するように配置されたゲート電極と、
前記第2導電型埋め込み層と前記ウエル領域との間に前記第2導電型埋め込み層および前記ウエル領域と接するように形成され、前記第1導電型を有する第1導電型埋め込み層と、
前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第1導電型を有し、電気的に接地された分離領域と、
前記分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第1導電型の基板コンタクト領域と
を含み、
前記分離領域が、前記半導体基板に接続された下側分離領域と、この下側分離領域の上に形成された上側分離領域とを含む
ことを特徴とする、半導体装置。
【請求項3】
第1導電型の半導体基板に前記第1導電型とは異なる前記第2導電型の不純物を導入して第2導電型埋め込み層を形成する工程と、
この工程の後に、前記半導体基板上に前記第2導電型の下側半導体層をエピタキシャル成長させるとともに前記第2導電型埋め込み層を当該下側半導体層へと拡がらせる工程と、
前記下側半導体層に前記第1導電型の不純物を導入して第1導電型埋め込み層を形成する工程と、
この工程の後に、前記下側半導体層上に前記第2導電型の上側半導体層をエピタキシャル成長させるとともに前記第1導電型埋め込み層を前記上側半導体層へと拡がらせる工程と、
前記上側半導体層上にゲート電極を形成する工程と、
前記上側半導体層の前記ゲート電極と対向する部分を含む環状の領域に前記第1導電型の不純物を導入して、前記半導体基板から電気的に分離されたボディ領域を形成する工程と、
前記ボディ領域に前記第2導電型の不純物を導入して、ソース領域を形成する工程と、
前記上側半導体層の前記ボディ領域に囲まれたドリフト領域において、前記ボディ領域から離間した領域に前記第2導電型の不純物を導入して、ドレイン領域を形成する工程と、
前記半導体基板上に、前記下側半導体層および前記上側半導体層を取り囲み、前記第1導電型を有し、表層部に形成された前記第1導電型の基板コンタクト領域を介して電気的に接地された分離領域を形成する工程と、
を含み、
前記分離領域を形成する工程が、前記第1導電型埋め込み層の形成と同一工程で前記基板に接続される下側分離領域を形成する工程と、前記ボディ領域の形成と同一工程で前記下側分離領域の上に上側分離領域を形成する工程とを含み、
前記基板コンタクト領域の不純物濃度が前記分離領域の不純物濃度よりも高く、
前記ゲート電極が、前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置される
ことを特徴とする、半導体装置の製造方法。」

(2)補正事項の整理
本件補正の補正事項を整理すると、以下のとおりである。

(補正事項a)補正前の請求項1の「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極と、」を、補正後の請求項1の「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置されたゲート電極と、」と補正すること。

(補正事項b)補正前の請求項2の「前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に配置されたゲート電極と、」を、補正後の請求項2の「前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に一端が位置するように配置されたゲート電極と、」と補正すること。

(補正事項c)補正前の請求項3の「前記基板コンタクト領域の不純物濃度が前記分離領域の不純物濃度よりも高い」を、補正後の請求項3の「前記基板コンタクト領域の不純物濃度が前記分離領域の不純物濃度よりも高く、前記ゲート電極が、前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置される」と補正すること。

(補正事項d)補正前の明細書の0007段落における「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極と、」を、補正後の明細書の0007段落における「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置されたゲート電極と、」と補正すること。

(補正事項e)補正前の明細書の0010段落における「前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に配置されたゲート電極と、」を、補正後の明細書の0010段落における「前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に一端が位置するように配置されたゲート電極と、」と補正すること。

(補正事項f)補正前の明細書の0013段落における「前記基板コンタクト領域の不純物濃度が前記分離領域の不純物濃度よりも高い」を、補正後の明細書の0013段落における「前記基板コンタクト領域の不純物濃度が前記分離領域の不純物濃度よりも高く、前記ゲート電極が、前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置される」と補正すること。

(3)新規事項追加の有無及び補正の目的の適否についての検討
(3-1)補正事項aについて
補正事項aは、補正前の請求項1に係る発明の発明特定事項である「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極」について、「一端が位置するように」と限定的に減縮する事項を付加する補正である。
そして、この補正は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の【0017】段落並びに図1の記載に基づく補正である。
したがって、補正事項aは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)に規定された新規事項の追加禁止の要件を満たしており、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-2)補正事項bについて
補正事項bは、補正前の請求項2に係る発明の発明特定事項である「前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に配置されたゲート電極」について、「一端が位置するように」と限定的に減縮する事項を付加する補正である。
そして、この補正は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の【0029】段落並びに図3の記載に基づく補正である。
したがって、補正事項bは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-3)補正事項cについて
補正事項cは、補正前の請求項3に係る発明の発明特定事項である「ゲート電極」について、「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置される」と限定的に減縮する事項を付加する補正である。
そして、この補正は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の【0017】段落並びに図1の記載に基づく補正である。
したがって、補正事項cは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-4)補正事項dないしfについて
補正事項dないしfは、補正事項aないしcとの整合性をとるために、明細書を補正するものであって、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしていることは明らかである。

(4)独立特許要件について
(4-1)はじめに
上記(3)において検討したとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項(以下「特許法第17条の2第5項」という。)において準用する同法第126条第5項の規定に適合するか否かについて、検討する。

(4-2)補正後の請求項1に係る発明
本件補正による補正後の請求項1に係る発明(以下「補正後の発明」という。)は、平成24年10月22日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定される上記3.(1)の補正後の請求項1として記載したとおりのものである。

(4-3)引用刊行物に記載された発明
(4-3-1)当審における拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開2000-307013号公報(以下「引用刊行物」という。)には、図1、4、5及び7とともに、以下の事項が記載されている。なお、下線は、当審において付与したものである。(以下、同じ。)

「【0011】
【発明の実施の形態】以下にこの発明の実施の形態を図面に基づいて説明する。本発明は図5の断面図にみられるようなBiCMOS集積回路に用いる絶縁ゲートNチャネル電界効果型トランジスタに関するものである。まず最初に、本発明の絶縁ゲート電界効果型トランジスタの製造工程を図7に基づいて説明する。
【0012】最初にP型半導体基板1を用意し、この表面の一部の領域にSB、AsなどのN型の不純物を導入する。この注入領域は後にN型埋込み層となる領域であり、例えばNPN縦形バイポーラトランジスタを作製する場合はその素子領域に形成することでコレクタ抵抗を低減させる効果がある。本発明の絶縁ゲートNチャネル電界効果型トランジスタの素子領域においてもP型半導体基板と絶縁分離を行うために、このN型埋め込み層を形成する。注入量は、例えばAsの場合、N型埋込み層上に発生する欠陥を抑えるために、多くても10^(15)/cm^(2)の前半までにすることが望ましい。次にP型埋込み層3を形成するためにBを、半導体基板の一部の領域に形成する。このP型埋込み層は一般的に素子分離領域を形成するために用いるが、本発明では先に形成したN型埋込み層領域内の内側に、このP型埋込み層形成のためのB注入を行う(図7(a))。注入量は、P型埋込み層上に発生する欠陥を抑えるために、多くても10^(14)/cm^(2)の半ばまでであることが望ましい。これにより、本発明では図7(a)以下に示すようにN型埋込み層とP型埋込み層の積層構造を形成する。その後、欠陥回復のために1100℃以上の高温アニールを行う。
【0013】次にN型のエピタキシャル層2をP型半導体基板上に形成する。膜厚や濃度は作製する素子や回路の性能によって変える。このときP型半導体基板表面に形成した埋込み層は、エピタキシャル成長中の熱拡散やオートドーピングにより、N型エピタキシャル中を上方に拡散する。本発明の絶縁ゲートNチャネル電界効果型トランジスタでは、埋込み層としてN型の不純物及びP型の不純物を平面的に重なる領域に注入しているので、N型エピタキシャル層形成後は図7(b)のようになる。P型不純物のBは、N型不純物のSBやAsよりもアニールにより拡散しやすいため、N型拡散領域の上方及び下方にP型拡散領域が形成される構造となる。また、このN型埋込み層はP型半導体基板1と絶縁ゲートNチャネル電界効果型トランジスタとの絶縁分離に使われるので、回路や素子に必要とされる耐圧を満たすように、P型埋込み層及びN型埋込み層の不純物注入量を、先に述べた欠陥が発生しない範囲で選ぶ必要がある。
【0014】次にN型エピタキシャル層の表面からP型ウェル層5(当審注:「P型ウェル層4」の誤記と認められる。)を形成するために、Bを注入し、拡散させる。このP型ウェル層は、Nチャネル絶縁ゲート電界効果型トランジスタ、PNP縦型バイポーラトランジスタなどの素子領域や素子分離領域などに形成する。素子分離はこのP型ウェル層とP型埋込み層を上下から接触させることにより行う場合、P型埋込み層とP型ウェル層の不純物注入量や、熱処理を調整してプロセス設計を行う必要がある。本発明の絶縁ゲートNチャネル電界効果型トランジスタにおいては、チャネルを形成する領域にはP型ウェル層を形成するが、高濃度ドレイン領域を形成する領域にはあえてP型ウェル層を形成しないようにしている。また、N型埋込み層上のP型埋め込み層の一部がP型ウェル層に接触するような構造となる。NPN縦形バイポーラトランジスタを同時に集積化する場合は、一般的にコレクタ部分にN+シンカー14をこの工程の前後で形成するが、このN+シンカーを本発明ではN型埋込み層の電極取り出しのために利用してもよい(図7(c))。
【0015】次に反転防止層及びフィールド絶縁膜を形成する。絶縁ゲート電界効果型トランジスタを形成する場合、このフィールド絶縁膜及び反転防止層を、チャネル形成領域とドレイン領域の間に同時に形成してもよい。そうすることにより、マスク工程を増加させずに高ドレイン耐圧を得るための、N型低濃度領域を形成することができる(図7(d))。
【0016】次に、ゲート酸化膜7、ゲート電極8、高濃度ソース領域5、高濃度ドレイン領域6の形成など、通常の絶縁ゲート電界効果型トランジスタ特有のプロセスを行う(図7(e))。バイポーラトランジスタを同時に集積化する場合は、あえて図示しないが、ベース拡散工程なども付加する。その後は、図示しないが、中間絶縁膜、金属配線、パッシベーションなどの工程を経て半導体素子を完成させる。
【0017】以上述べたような工程を経ることにより、半導体基板と絶縁分離されたNチャネル絶縁ゲート電界効果型トランジスタを得ることができる。本プロセスは絶縁ゲートNチャネル電界効果型トランジスタのためだけのプロセスはなく、通常のBiCMOS作製プロセスで容易に本素子が作製できる。図1(a)は、本発明の半導体素子の断面図で、図1(b)は本発明の半導体素子の模式平面図ある。図1(b)で分かるように、P型埋込み層3はこの絶縁ゲート電界効果型トランジスタの素子領域の下側全面を覆っているが、平面的にさらに広い領域にN型埋込み層を形成し、その周囲をN+シンカーで囲んでいる。P型ウェル層は図2の従来例のように素子領域全面に形成するのではなく、高濃度ドレイン領域以外の、ソース領域5、N型低濃度領域9の一部を含む領域に形成している。また、図1(b)のようにこのP型ウェル層はこの絶縁ゲート電界効果型トランジスタの周囲を囲むように、図1(b)の4の2つの点線の内側に形成する。従ってドレインと同電位となる領域は、ドレイン領域6と、N型低濃度領域9と、P型埋込み層及びP型ウェル層で囲まれるN型エピタキシャル層2の3つの領域となる。ここでこの絶縁ゲート電界効果型トランジスタの基板領域となるP型ウェル層及びP型埋込み層は、N型埋込み層によって、P型半導体基板と完全に分離されているので、この素子のBody電位は半導体集積回路の最低電位であるP型半導体基板の電位に束縛されることなく、自由に設定できる。」
「【0023】この回路では特にスイッチ110のBody電位が負電位に変化する。つまり回路上のグラウンドに固定しているP型半導体基板の電位より低い電位になるが、図1や図4のような本発明によるトランジスタを用いることにより、P型半導体基板の電位状態を考慮せずに設計することができる。このときには、図1や図4におけるN型埋込み層13の電位を回路内の最大電位に固定しておくとよい。」

(4-3-2)引用刊行物の「本発明の絶縁ゲートNチャネル電界効果型トランジスタでは、埋込み層としてN型の不純物及びP型の不純物を平面的に重なる領域に注入しているので、N型エピタキシャル層形成後は図7(b)のようになる。P型不純物のBは、N型不純物のSBやAsよりもアニールにより拡散しやすいため、N型拡散領域の上方及び下方にP型拡散領域が形成される構造となる。」(【0013】)という記載及び図7から、「N型埋込み層13」が、「P型半導体基板1」と「N型エピタキシャル層2」とに跨って形成されていることが見て取れる。また、「N型埋込み層13」の不純物濃度が「N型エピタキシャル層2」の不純物濃度よりも高いことは明らかである。

(4-3-3)引用刊行物の「また、図1(b)のようにこのP型ウェル層はこの絶縁ゲート電界効果型トランジスタの周囲を囲むように、図1(b)の4の2つの点線の内側に形成する。」(【0017】)という記載及び図1から、「P型ウェル層4」は、「N型エピタキシャル層2」の表層部に環状に形成され、「P型半導体基板1」と電気的に分離されていることは明らかである。

(4-3-4)引用刊行物の「P型ウェル層は図2の従来例のように素子領域全面に形成するのではなく、高濃度ドレイン領域以外の、ソース領域5、N型低濃度領域9の一部を含む領域に形成している。」(【0017】)という記載及び図1から、「ソース領域5」が、「P型ウェル層4」の表層部に形成されているのが見て取れる。また、「ソース領域5」がN型であることは明らかである。

(4-3-5)引用刊行物の「また、図1(b)のようにこのP型ウェル層はこの絶縁ゲート電界効果型トランジスタの周囲を囲むように、図1(b)の4の2つの点線の内側に形成する。」(【0017】)という記載及び図1から、「ドレイン領域6」が、「N型エピタキシャル層2」の表層部において、「P型ウェル層4」に囲まれた「N型エピタキシャル層2」内に、「P型ウェル層4」から離間して形成されているのが見て取れる。また、「ドレイン領域6」がN型であることは明らかである。

(4-3-6)引用刊行物には、「次に反転防止層及びフィールド絶縁膜を形成する。絶縁ゲート電界効果型トランジスタを形成する場合、このフィールド絶縁膜及び反転防止層を、チャネル形成領域とドレイン領域の間に同時に形成してもよい。そうすることにより、マスク工程を増加させずに高ドレイン耐圧を得るための、N型低濃度領域を形成することができる(図7(d))。」(【0015】)と記載されている。ここで、「チャネル形成領域」が、「P型ウェル層4」の表層部であることは明らかであるから、当該記載及び図7から、「反転防止層」、すなわち、「N型低濃度領域9」が、「ドレイン領域6」と「P型ウェル層4」の表層部との間に形成されているのが見て取れる。

(4-3-7)引用刊行物の図1から、「P型ウェル層4」の「ソース領域5」及び「ドレイン領域6」間に介在する部分上に「ゲート電極8」が形成されているのが見て取れる。

(4-3-8)引用刊行物の「本発明の絶縁ゲートNチャネル電界効果型トランジスタでは、埋込み層としてN型の不純物及びP型の不純物を平面的に重なる領域に注入しているので、N型エピタキシャル層形成後は図7(b)のようになる。P型不純物のBは、N型不純物のSBやAsよりもアニールにより拡散しやすいため、N型拡散領域の上方及び下方にP型拡散領域が形成される構造となる。」(【0013】)、「N型埋込み層上のP型埋め込み層の一部がP型ウェル層に接触するような構造となる。」(【0014】)という記載及び図1、7から、「P型埋込み層3」が、「N型埋込み層13」の上方及び下方に形成され、「N型埋込み層13」上の「P型埋込み層3」の一部が「P型ウェル層4」に接触している構造が見て取れる。

(4-3-9)そうすると、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。

「P型半導体基板1と、
前記P型半導体基板1上に形成されたN型エピタキシャル層2と、
前記P型半導体基板1と前記N型エピタキシャル層2とに跨って形成され、前記N型エピタキシャル層2よりも不純物濃度が高いN型埋込み層13と、
前記N型エピタキシャル層2の表層部に環状に形成され、前記P型半導体基板1と電気的に分離されたP型ウェル層4と、
前記P型ウェル層4の表層部に形成されたN型ソース領域5と、
前記N型エピタキシャル層2の表層部において、前記P型ウェル層4に囲まれた前記N型エピタキシャル層2内に、前記P型ウェル層4から離間して形成されたN型ドレイン領域6と、
前記ドレイン領域6と前記P型ウェル層4の表層部との間に形成されたN型低濃度領域9と、
前記P型ウェル層4の前記N型ソース領域5及び前記N型ドレイン領域6間に介在する部分上に形成されたゲート電極8と、
前記N型埋込み層13の上方及び下方に形成されたP型埋込み層3であって、前記N型埋込み層13上の一部が前記P型ウェル層4に接触しているP型埋込み層3とを含む
絶縁ゲートNチャネル電界効果型トランジスタ。」

(4-4)対比・判断
(4-4-1)刊行物発明の「P型半導体基板1」、「N型エピタキシャル層2」、「N型埋込み層13」、「P型ウェル層4」、「N型ソース領域5」、「N型ドレイン領域6」、「ゲート電極8」、「P型埋込み層3」及び「絶縁ゲートNチャネル電界効果型トランジスタ」は、各々補正後の発明の「第1導電型の半導体基板」、「第2導電型を有する半導体層」、「第2導電型埋め込み層」、「ボディ領域」、「第2導電型を有するソース領域」、「第2導電型を有するドレイン領域」、「ゲート電極」、「第1導電型埋め込み層」及び「半導体装置」に相当する。

(4-4-2)刊行物発明の「P型ウェル層4に囲まれた」「N型エピタキシャル層2」及び「N型低濃度領域9」は、補正後の発明の「ボディ領域に囲まれたドリフト領域」に相当する。

(4-4-3)そうすると、補正後の発明と刊行物発明とは、
「第1導電型の半導体基板と、
この半導体基板上に形成され、前記第1導電型とは異なる第2導電型を有する半導体層と、
前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第2導電型の第2導電型埋め込み層と、
前記半導体層の表層部に環状に形成され、前記第1導電型を有し、前記半導体基板から電気的に分離されたボディ領域と、
このボディ領域の表層部に形成され、前記第2導電型を有するソース領域と、
前記半導体層の表層部において、前記ボディ領域に囲まれたドリフト領域内に前記ボディ領域から離間して形成され、第2導電型を有するドレイン領域と、
前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極と、
前記第2導電型埋め込み層と前記ボディ領域との間に前記第2導電型埋め込み層および前記ボディ領域と接するように形成され、前記第1導電型を有する第1導電型埋め込み層とを有する
半導体装置。」
である点で一致し、次の2点で相違する。

(相違点1)
補正後の発明の「ゲート電極」は、「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置され」ているのに対し、刊行物発明の「ゲート電極8」には、そのような特定がなされていない点。

(相違点2)
補正後の発明では、「前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第1導電型を有し、電気的に接地された分離領域と、前記分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第1導電型の基板コンタクト領域とを含み、前記分離領域が、前記半導体基板に接続された下側分離領域と、この下側分離領域の上に形成された上側分離領域とを含む」のに対して、刊行物発明では、「分離領域」及び「基板コンタクト領域」が特定されていない点。

(4-4-4)以下、上記相違点について、検討する。
(相違点1について)
一般にMOSFETにおいて、ソース領域とゲート電極の端部(側面)との位置関係をどのようにするかは、リーク電流やオン電流等を考慮して、当業者が適宜選択し得る設計的事項であり、ソース領域の端部とゲート電極の側面との間にゲートオフセット領域を設けることは、以下の周知例1に記載されているように、従来から周知である。

(ア)周知例1
特開2005-51140号公報には、図1とともに、以下の事項が記載されている。
「【0002】
相補型MOS(以下、CMOSと称する)トランジスタにおけるサブスレッショルド電流およびジャンクション容量を低減するために、オフセットゲート構造が提案されている(例えば、特許文献1参照)。ここに記載されているCMOSトランジスタは、低消費電力で高速動作が可能である。
【0003】
また、薄膜トランジスタのオン電流を増加させ、リーク電流を低減させる目的で、オフセット領域下の絶縁膜中にイオン注入を行なうことにより負電荷を埋め込んで、オフセット部を反転させることが提案されている(例えば、特許文献2参照)。さらに、オフセット量を100?200μmに規定することによって、薄膜トランジスタのI_(on)/I_(off)比を増大できることが開示されている(例えば、特許文献3参照)。
【0004】
一方で、I_(on)の減少を避けるために、ゲート電極とソース/ドレイン不純物拡散領域との間のオフセットを避けることもまた、提案されている(例えば、特許文献4参照)。
【0005】
最近では、サブスレッショルド特性を改善するために、ゲート電極と不純物拡散領域との間のオフセット領域の距離を0?10nmに規定することが提案されている(例えば、非特許文献1参照)。
【0006】
また、微細化を推し進めた場合についてシミュレーションを用いて検討し、拡散層が箱型の不純物分布である場合に、いわゆるソース/ドレインエクステンションのゲート下のオーバーラップ領域を無くしても、I_(off)を押さえた上でI_(on)を減少させないことが可能であることが示されている(例えば、非特許文献2参照)。
【0007】
近年の半導体装置においては、さらなる微細化に伴なってゲート長は40nm程度以下になりつつあり、このように極端に短いゲート長の場合、強い短チャネル効果によりIoffが増大し、これを抑制しようとするとIonが減少する。上述したようなオフセットゲート構造ないしソース・ドレインがゲートとオーバーラップを持たない構造は、いずれも、こうした非常に微細なMOSFETには適用することが困難である。
【特許文献1】特開平10-70195号公報
【特許文献2】特開平7-106574号公報
【特許文献3】特開平5-166837号公報
【特許文献4】米国特許第6291861号公報
【非特許文献1】IEICE Trans.Electron, vol. E85-C, No.5, May 2002, pp1079?1085
【非特許文献2】ESSDERC2002 Proceedings, pp503?506
・・・」
「【0013】
図1に、本発明の一実施形態にかかる半導体装置の断面図を示す。図示するように、素子分離絶縁膜2が形成された半導体基板1の素子領域には、不純物拡散領域としてのソース領域5およびドレイン領域6が離間して形成されている。ここでは半導体基板1はn型であり、ソース領域5およびドレイン領域6には、p型の不純物が導入されている。なお、基板としてSOI構造の基板を用いてもよい。ソース領域5とドレイン領域6との間のチャネル領域7上には、シリコン酸化膜に換算して厚さ1nmのゲート絶縁膜3を介してゲート長20nmのゲート電極4が形成されており、ゲート電極の側面にはゲート側壁8が設けられている。ソース領域5およびドレイン領域6といった不純物拡散領域は、ゲート電極4とはオーバーラップせず、不純物拡散領域の端部とゲート電極4の側面との間にはゲートオフセット領域11a,11bが存在する。ゲート電極4直下の半導体基板1内には、ソース・ドレイン不純物は実質的に存在しないということができる。半導体基板1上には層間絶縁膜9が形成され、不純物拡散領域5,6との接続のために配線10が設けられる。」

そうすると、刊行物発明に対して、このような周知技術を適用することにより、刊行物発明の「N型ソース領域5」の端部と「ゲート電極8」の側面との間にゲートオフセット領域を設けることにより、補正後の発明のように「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に一端が位置するように配置されたゲート電極」という構成とすることは、当業者が容易になし得たことである。
したがって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(相違点2について)
引用刊行物の「次にN型エピタキシャル層の表面からP型ウェル層5を形成するために、Bを注入し、拡散させる。このP型ウェル層は、Nチャネル絶縁ゲート電界効果型トランジスタ、PNP縦型バイポーラトランジスタなどの素子領域や素子分離領域などに形成する。素子分離はこのP型ウェル層とP型埋込み層を上下から接触させることにより行う場合、P型埋込み層とP型ウェル層の不純物注入量や、熱処理を調整してプロセス設計を行う必要がある。・・・」(【0014】)という記載から、刊行物発明の「P型ウェル層4」及び「P型埋込み層3」を形成する際に同時に形成された「P型ウェル層」及び「P型埋込み層」を上下から接触させることによりに素子分離領域を形成することが、記載されているものと認められる。そして、一般に、素子分離領域は、素子の周囲を取り囲むように形成されることは明らかである。
また、半導体基板上に形成されたウェルの表層部に該ウェルよりも不純物濃度が高い基板コンタクト領域を形成することは、以下の周知例2及び3に記載されているように従来から周知の技術である。

(イ)周知例2
特開平2-283074号公報の第2図からは、p型アイソレイション領域3a、3bの表層部に、GNDとのコンタクト領域となるp^(+)領域が形成されていることが見て取れる。

(ウ)周知例3
特開2002-26315号公報には、図1とともに、以下の事項が記載されている。
「【0028】さらに、分離拡散層23と離間してp型のウェル層31が形成され、このウェル層31と半導体基板11とを接続するp型の埋め込み層32が形成されている。また、ウェル層31上にこのウェル層31よりも高濃度のp^(+)型のグランドコンタクト領域33が形成され、層間絶縁膜25内のコンタクト孔34を介してグランドコンタクト領域33に接するグランド電極35が形成されている。」

そうすると、刊行物発明に対して、このような周知技術を適用することにより、刊行物発明において、「P型ウェル層」及び「P型埋込み層」を上下から接触させることによりに「N型エピタキシャル層2」の周囲を取り囲む「素子分離領域」を形成し、さらに「素子分離領域」を構成する「P型ウェル層」の表層部に、該「P型ウェル層」よりも不純物濃度が高い基板コンタクト領域を形成することにより、補正後の発明のように「前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第1導電型を有し、電気的に接地された分離領域と、前記分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第1導電型の基板コンタクト領域とを含み、前記分離領域が、前記半導体基板に接続された下側分離領域と、この下側分離領域の上に形成された上側分離領域とを含む」という構成とすることは、当業者が容易になし得たことである。
したがって、相違点2は、当業者が容易に想到し得た範囲に含まれる程度のものである。

(4-5)独立特許要件についてのまとめ
以上検討したとおり、補正後の発明と刊行物発明との相違点は、当業者が容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際、独立して特許を受けることができない。

(5)補正の却下についてのむすび
本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。
したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

4.本願発明
平成24年10月22日になされた手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下「本願発明」という。)は、平成23年12月28日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定されるとおり上記3.(1)の補正前の請求項1として記載したとおりのものである。

5.刊行物に記載された発明
これに対して、当審で通知した拒絶の理由に引用された刊行物には、上記3.(4-3-1)及び(4-3-8)に記載したとおりの事項及び発明が記載されているものと認められる。

6.判断
上記3.(3)において検討したとおり、補正後の請求項1は、補正前の請求項1に係る発明の発明特定事項である「前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極」について、「一端が位置するように」と限定的に減縮する事項を付加したものである。逆に言えば本件補正前の請求項1に係る発明(本願発明)は,補正後の発明から上記の限定をなくしたものである。
そうすると、上記3.(4)において検討したように、補正後の発明が,引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

7.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-11-16 
結審通知日 2012-11-22 
審決日 2012-12-05 
出願番号 特願2005-277390(P2005-277390)
審決分類 P 1 8・ 575- WZ (H01L)
P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 松嶋 秀忠  
特許庁審判長 北島 健次
特許庁審判官 小野田 誠
早川 朋一
発明の名称 半導体装置およびその製造方法  
代理人 稲岡 耕作  
代理人 川崎 実夫  

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