拒絶査定不服の審決｜不服2011-63 - 特許審決データベース

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審決分類	審判査定不服 5項独立特許用件特許、登録しない。 H01L 審判査定不服特29条の2 特許、登録しない。 H01L
管理番号	1269396
審判番号	不服2011-63
総通号数	159
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2013-03-29
種別	拒絶査定不服の審決
審判請求日	2011-01-04
確定日	2013-01-30
事件の表示	特願2007-104568「半導体デバイスで用いられるキャパシタとその製造方法」拒絶査定不服審判事件〔平成19年 8月30日出願公開、特開2007-221161〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成13年1月19日(パリ条約による優先権主張 2000年1月21日、アメリカ合衆国)に出願した特願2001-11599号特許出願の一部を平成19年4月12日に新たな特許出願としたものであって、平成22年3月10日付けの拒絶理由通知に対して同年6月15日に意見書及び手続補正書が提出されたが、同年8月26日付けで拒絶査定がなされた。それに対して、平成23年1月4日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成24年1月18日付けで審尋がなされ、同年7月23日に回答書が提出された。第2.補正の却下の決定【結論】平成23年1月4日に提出された手続補正書による補正を却下する。【理由】 1.補正の内容平成23年1月4日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1を、補正後の特許請求の範囲の請求項1に補正するものであり、補正前後の請求項1は各々以下のとおりである。 (補正前) 「【請求項1】半導体ウェハの基板上に形成された食刻相互接続構造(damascene)を有する半導体デバイスで使用されるキャパシタにおいて、 (A)食刻相互接続構造の一部を含む第1キャパシタ電極(164)と、 (B)単一平面上及び前記食刻相互接続構造の上に位置し、パッシベーション層として機能する絶縁層(166)と、 (C)前記絶縁層の少なくとも一部の上に形成された導電層を含む第2キャパシタ電極(168)とを有し、前記導電層は、前記第1キャパシタ電極と同じレベルに位置付けられた相互接続構造にわたって延伸し、前記相互接続構造は、キャパシタの一部を形成しないことを特徴とする半導体デバイスで用いられるキャパシタ。」 (補正後) 「【請求項1】半導体ウェハの基板上に形成された食刻相互接続構造(damascene)を有する半導体デバイスで使用されるキャパシタにおいて、 (A)食刻相互接続構造の一部を含む第1キャパシタ電極(164)と、 (B)単一平面上及び前記食刻相互接続構造の上に位置し、パッシベーション層として機能する絶縁層(166)と、 (C)前記絶縁層の少なくとも一部の上に直接形成された導電層を含む第2キャパシタ電極(168)とを有し、前記導電層は、前記第1キャパシタ電極と同じレベルに位置付けられた相互接続構造にわたって延伸し、前記相互接続構造は、キャパシタの一部を形成しないことを特徴とする半導体デバイスで用いられるキャパシタ。」 2.補正事項の整理本件補正による補正事項を整理すると、次のとおりである。 (1)補正事項1 補正前の請求項1の「前記絶縁層の少なくとも一部の上に形成された導電層を含む第2キャパシタ電極(168)」を、「前記絶縁層の少なくとも一部の上に直接形成された導電層を含む第2キャパシタ電極(168)」と補正して、補正後の請求項1とすること。 3.新規事項追加の有無及び補正の目的についての検討 (1)補正事項1について補正事項1は、補正前の請求項1に係る発明の発明特定事項である「導電層を含む第2キャパシタ電極(168)」に対して、技術的限定を加えるものであるから、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。また、補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0019及び0023段落等に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。 (2)補正の目的の適否、及び新規事項の追加の有無についてのまとめ以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たす。そして、本件補正は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。 4.独立特許要件について (1)補正後の発明本願の本件補正による補正後の請求項1に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定されるとおりのものであり、その請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものであり、再掲すると次のとおりである。「【請求項1】半導体ウェハの基板上に形成された食刻相互接続構造(damascene)を有する半導体デバイスで使用されるキャパシタにおいて、 (A)食刻相互接続構造の一部を含む第1キャパシタ電極(164)と、 (B)単一平面上及び前記食刻相互接続構造の上に位置し、パッシベーション層として機能する絶縁層(166)と、 (C)前記絶縁層の少なくとも一部の上に直接形成された導電層を含む第2キャパシタ電極(168)とを有し、前記導電層は、前記第1キャパシタ電極と同じレベルに位置付けられた相互接続構造にわたって延伸し、前記相互接続構造は、キャパシタの一部を形成しないことを特徴とする半導体デバイスで用いられるキャパシタ。」 (2)先願発明 (2-1)原査定の拒絶の理由で引用された他の特許出願であって、本願の優先権主張の日前である平成11年4月30日に国際出願され、本願の優先権主張の日後である平成12年11月9日に国際公開(国際公開00/67324号)がなされた特願2000-616074号特許出願(以下「先願」という。)の国際出願日における国際出願の明細書、請求の範囲又は図面(以下、国際出願日における国際出願の明細書を「先願明細書」といい、国際出願日における国際出願の明細書、請求の範囲又は図面をまとめて「先願明細書等」という。)には、図1?23とともに、以下の記載がある。(なお、引用箇所の指摘は、先願の国際公開公報である国際公開00/67324号に対するものである。また、下線は当合議体が付加したものである。以下同じ。) ア図1を参照して、「(実施の形態1) 図1は、本発明の一実施の形態である半導体集積回路装置の一例を示した平面図であり、(a)はチップ全体を示した平面図、(b)は内部領域の一部を拡大して示した平面図である。図1(a)に示すように、本実施の形態の半導体集積回路装置には、半導体基板1の中央部に内部領域1a、その外周部に入出力制御用のI/O領域1b、および周辺部にリード取り出し用のパッド(外部端子)1cが配置されている。内部領域1aには、たとえば論理回路、RAM(Randｏm Acceｓｓ Memｏｒｙ)またはROM(Read Onlｙ Memｏｒｙ)などのメモリ回路(メモリブロック)、クロック回路等が配置され、I/O領域1bには入出力回路が配置される。論理回路、メモリ回路、入出力回路等は、たとえば半導体素子で構成された基本セルを用いて構成され、基本セル間および半導体素子間は配線で結線される。内部領域1aの上層部には配線層が形成されており、図1(b)においては最上層である第5配線層M5とその下層の第4配線層M4が表されている。なお、本実施の形態では最上層を第5配線層M5とする5層配線を例示しているが、5層以上の配線層を有しても良いし、4層以下の配線層でもよい。ただし、多層配線であることを要するから2層以上の配線構造を有することが必要である。図1(b)に示すように、たとえば第5配線層M5を構成する配線のうち、電源配線には、第1の電位であるVｓｓあるいは第2の電位であるVddが所定の間隔Mｙを有するように割り当てられる。同様に、たとえば第4配線層M4を構成する電源配線にも、第1の電位のVｓｓあるいは第2の電位のVddが所定の間隔Mｘを有するように割り当てられる。なお、図1(b)では図面を見やすくするために電源配線以外の配線を省略して示している。また、第1電位Vｓｓはたとえば基準電位で0V、第2電位Vddは第1電位Vｓｓよりも高く、たとえば1.5?3.3Vである。また、図1(b)に示すように、第5配線層M5と第4配線層M4とが上面から見てメッシュ状に構成され、第5配線層M5の第1電位Vｓｓが割り当てられた配線と第4配線層M4の第2電位Vddが割り当てられた配線とが交差する部分、および、第5配線層M5の第2電位Vddが割り当てられた配線と第4配線層M4の第1電位Vｓｓが割り当てられた配線とが交差する部分には、電源安定化用のキャパシタ(容量素子)Cが形成されている。本実施の形態では、図1(b)に示すように、上面から見て、キャパシタCが半導体基板1(チップ)の少なくとも内部領域1aにおいてほぼ均一に分散して形成されている。すなわち、内部領域1a上の全領域において、容量素子Cがほぼ均一に分散して構成される。このため、内部領域1aの任意の領域で局所的に消費電力が大きくなり電源電圧の不安定化を誘発させる要因が発生しても、その近傍のキャパシタCが有効に作用し、電源電圧を速やかに安定化してACノイズの発生を効果的に抑制できる。」(明細書11ページ17行?12ページ25行) イ図1?3を参照して、「図2は、図1(b)の内部領域をさらに拡大した平面図であり、図3は、図2のIII-III線断面図である。第5配線層M5には、前記した電源配線として、第1電位Vｓｓが割り当てられた配線M5ｓ、および、第2電位Vddが割り当てられた配線M5dが形成され、また、信号が割り当てられた信号配線M5ｓigが形成されている。第4配線層M4には、前記した電源配線として、第1電位Vｓｓが割り当てられた配線M4ｓ、および、第2電位Vddが割り当てられた配線M4dが形成され、信号が割り当てられた信号配線M4ｓigが形成されている。配線M5ｓと配線M4ｓとが交差する部分、および配線M5dと配線M4dとが交差する部分には接続部材Pが各々形成されており、この接続部材Pを介して上下層が互いに電気的に接続される。接続部材Pは、図3に示すように、配線M5ｓと一体に形成され、いわゆるデュアルダマシン法で形成された導電部材とすることができる。配線M5ｓと配線M4dとが交差する部分、および配線M5dと配線M4ｓとが交差する部分には、前記したキャパシタCが形成される。キャパシタCは、配線M5ｓあるいは配線M5dと一体に形成された導電部材Meを一方の電極とし、配線M4dあるいは配線M4ｓを他方の電極とする。そして、両電極(導電部材Meと配線M4dまたは配線M4ｓ)の間に誘電体膜であるキャパシタ絶縁膜Icが形成され、このキャパシタ絶縁膜Icによって両電極が絶縁されてキャパシタCが構成される。第5配線層M5および第4配線層M4を構成する配線(配線M5ｓ,M5d,M4ｓ,M4d、信号配線M5ｓig,M4ｓig)は、配線形成用の絶縁膜の溝内に形成され、主導電層Mmとバリア層Mbとで構成される。主導電層Mmは銅(Cｕ)からなり、バリア層Mbはたとえば窒化チタン(TiN)とすることができる。バリア層Mbは主導電層からの銅の拡散を防止するために形成される。また、接続部材Pおよび導電部材Meは、前記配線の下部に形成された孔内に形成され、前記のとおり配線M5ｓ,M5dと一体に形成される。接続部材Pおよび導電部材Meも主導電層Mmおよびバリア層Mbからなり、主導電層Mmは銅、バリア層Mbは窒化チタンからなる。キャパシタ絶縁膜Icは、たとえば酸化タンタル(TaOｘ)からなる。酸化タンタルの比誘電率は20以上と大きく、十分に大きなキャパシタCの容量値を確保できる。」(明細書12ページ26行?13ページ28行) ウ「なお、本実施の形態では、外部端子としてパッド1cを用いているが、これに限られず、第5配線層M5に電気的に接続されるバンプ電極(外部端子)を第5配線層M5上のファイナルパッシベーション膜上に設ける構造にしてもよい。電源配線用および信号用のバンプ電極は、内部領域1aの上に設けてもよい。」(明細書16ページ9?12行) エ図4?19を参照して、「図4?図19は、本実施の形態の半導体集積回路装置の製造方法の一例を工程順に示した断面図である。以下図面を用いて工程順に説明する。まず、図4に示すように、たとえばｐ-型の単結晶シリコンからなる半導体基板1を用意し、半導体基板1の主面に素子分離領域2を形成する。」(明細書16ページ15?18行) オ図8を参照して、「次に、配線溝26および接続孔27の内部に第3配線層の配線28を形成する。この配線28と下層配線である配線21とを接続する接続部材は、配線28と一体に形成される。すなわち、配線28はいわゆるデュアルダマシン法により形成される。配線28の形成方法はたとえば以下のように行なう。まず、配線溝26および接続孔27の内部を含む半導体基板1の全面にバリア層となる窒化チタン膜をたとえばCVD法により形成し、その後配線溝26および接続孔27を埋め込む銅膜をたとえばメッキ法により形成する。その後、CMP法を用いて配線溝26以外の領域の銅膜および窒化チタン膜を除去し、接続部材と一体に形成された配線28を形成する。」(明細書21ページ14?22行) カ図9、10を参照して、「次に、図9に示すように、絶縁膜25および配線28上に、ストッパ絶縁膜29、層間絶縁膜30、配線形成用のストッパ絶縁膜31、配線形成用の絶縁膜32を順次形成する。これらの絶縁膜29?32については、各々前記ストッパ絶縁膜22、層間絶縁膜23、配線形成用のストッパ絶縁膜24、配線形成用の絶縁膜25と同様である。また、ストッパ絶縁膜29および層間絶縁膜30に接続部材用の接続孔を、ストッパ絶縁膜31および絶縁膜32に配線溝を前記第3配線層の場合と同様に形成し、さらに、第3配線層の配線28と同様に第4配線層の配線33を形成する。配線33は前記の通り下層の配線28と接続する接続部材と一体に形成されるデュアルダマシン法で形成されるが、接続部材と配線とが別々に形成されるシングルダマシン法で形成してもよいことは第3配線層の場合と同じである。なお、絶縁膜29?32、接続孔、配線溝および配線33の形成方法については、各々第3配線層の対応する部材と同様であるため説明を省略する。但し、第3配線層よりも上層に形成されることから設計ルールが緩和でき、図10の断面図に示すように、第3配線層よりも配線幅等寸法が大きく形成されている。しかしながら本実施の形態が前記寸法が大きくなる点に限定されることはなく、第3配線層の配線28と同じ寸法(設計ルール)で形成されてもよいことは言うまでもない。」(明細書21ページ29行?22ページ17行) キ図10を参照して、「次に、図10に示すように、第4配線層の配線33および絶縁膜32上に絶縁膜34,35,36を順次形成する。絶縁膜34は、絶縁膜35に対してエッチング選択比を有する材料で構成され、たとえばシリコン窒化膜からなる。絶縁膜34は、後に説明するように絶縁膜35をエッチングする際のエッチングストッパとして機能する。絶縁膜34の膜厚は、エッチングストッパとしての機能を果たすに十分な膜厚が必要である一方、線間容量を低減する観点から薄いことが好ましい。絶縁膜34の膜厚は、たとえば50nmを例示できる。」(明細書22ページ18?25行) ク図13、14を参照して、「次に、図13に示すように、フォトレジスト膜40を形成する。フォトレジスト膜40は、第5配線層の配線が形成される領域に開口を有する。フォトレジスト膜40をマスクとして絶縁膜39をエッチングし、絶縁膜39をパターニングする。次に、図14に示すように、フォトレジスト膜40あるいは絶縁膜39をマスクとして絶縁膜38をエッチングする。これにより配線溝41を形成する。さらに連続してエッチングを行い、パターニングされた絶縁膜36をもマスクに用いて絶縁膜35をエッチングする。これにより、接続孔42の一部および導電部材形成用の孔43を形成する。このエッチングの際にはシリコン酸化膜がエッチングされ易くシリコン窒化膜がエッチングされ難い条件を選択する。このような条件を選択することにより、シリコン窒化膜からなる絶縁膜36が配線溝41の形成の際のエッチングストッパとして機能し、同時に接続孔42および孔43の形成の際のマスクとして機能する。」(明細書24ページ7?19行) ケ図11、16、17を参照して、「次に、図16に示すように、半導体基板1の全面に酸化タンタル膜44を形成する。酸化タンタル膜44はキャパシタCのキャパシタ絶縁膜として機能する。酸化タンタル膜44はシリコン窒化膜等と比較して比誘電率が20以上と高く、小さな専有面積でも大きなキャパシタ容量を得ることができる。なお、ここでは酸化タンタルを例示しているが、BST、PZT等のさらに高い誘電率を有する材料を用いてもよい。酸化タンタル膜44の膜厚は、リーク電流が発生しない膜厚であって、できるだけ薄いことが好ましい。たとえば50nmを例示できる。酸化タンタル膜44の形成にはたとえばCVD法を用いる。CVD法で形成するため、段差被覆性に優た膜が形成できる。また、CVD法により形成した被膜のアズデポ状態では非晶質であるのが一般的である。このため、酸化タンタル膜44を結晶化するための熱処理を行ってもよい。結晶化された酸化タンタル膜の比誘電率は約40とさらに高くなり、キャパシタ容量をさらに大きくできる。また、アズデポ状態あるいは結晶化した状態では酸化タンタルに酸素欠陥が存在することがあり、このような酸素欠陥はリーク電流の原因となり得る。このため酸化タンタル膜44の酸素欠陥を回復するための酸化性雰囲気における熱処理を行ってもよい。酸素欠陥が回復された酸化タンタル膜44では膜厚を薄くできるため、さらに大きなキャパシタ容量が確保できる。次に、図17に示すように、酸化タンタル膜44上にフォトレジスト膜45を形成する。フォトレジスト膜45は、キャパシタCが形成される領域を被覆するように形成する。この場合のフォトリソグラフィマスクは、前記図11で用いた導電部材形成用のマスクを用いることができる。図11の工程とは逆パターンで形成されるため、前記工程とはフォトレジストのポジ型あるいはネガ型を逆にして用いる。また、本工程では、フォトレジスト膜45のパターンをマスクパターンよりも若干広く形成する。このようにフォトレジスト膜45パターンを大きく形成することによりマスク合わせのずれを補償してキャパシタ絶縁膜を確実に形成できる。このようなフォトレジストパターンの拡張は露光条件の調整により行うことができる。次に、フォトレジスト膜45をマスクとして酸化タンタル膜44をエッチングし、キャパシタ絶縁膜Icを形成する。」(明細書24ページ25行?25ページ24行) コ図3、18、19を参照して、「次に、図18に示すように、フォトレジスト膜45を除去し、半導体基板1の全面に窒化チタン膜47を形成する。窒化チタン膜47は銅の拡散バリア膜として機能するものであり、先に説明したバリア層Mbとなるものである。銅の拡散を阻止する機能を有する限り、窒化チタンには限られず、タンタル、窒化タンタル等で構成されてもよい。窒化チタン膜45は、たとえばCVD法により形成される。CVD法によれば段差被覆性に優れた膜が形成でき、接続孔42あるいは孔43の底部コーナー部分においてもボイド等を形成することがなく、銅の拡散防止に優れたブロッキング膜を構成できる。次に、図19に示すように、半導体基板1の全面に銅膜48を形成する。銅膜48は、先に説明した主導電層Mmとなるものである。銅を用いることにより配線抵抗を低減し、半導体集積回路装置の応答速度を向上して性能向上を図れる。その後、銅膜48および窒化チタン膜47をCMP法により研磨して、絶縁膜39上の銅膜48および窒化チタン膜47を除去する。これにより、図3に示したような半導体集積回路装置がほぼ完成する。なお、さらにパッシベーション膜、ボンディングパッド部の形成、およびパッケージング等の工程を経て半導体集積回路装置が完成されるが、その後の工程は省略する。」(明細書25ページ25行?26ページ11行) サ図14、21?23を参照して、「(実施の形態2) 図21?図23は、本発明の他の実施の形態である半導体集積回路装置の製造方法を工程順に示した断面図である。本実施の形態の製造方法は、実施の形態1における図14までの工程と同様である。図14におけるフォトレジスト膜40を除去した後、図21に示すように、フォトレジスト膜50を形成する。フォトレジスト膜50は、実施の形態1の図17におけるフォトレジスト膜45と同様である。すなわち、キャパシタCが形成される領域の孔43を覆うように形成する。このフォトレジスト膜50の存在下でシリコン窒化膜がエッチングされる条件を選択してエッチング処理を施す。図22に示すように、キャパシタCが形成される領域の孔43の底部にはシリコン窒化膜である絶縁膜34が残存し、絶縁膜34がキャパシタCのキャパシタ絶縁膜Icとして機能する。一方、接続孔42の底部の絶縁膜34はエッチングされて第4配線層の配線表面が露出する。また、配線溝41底部の絶縁膜36(シリコン窒化膜)もエッチングして除去される。その後、実施の形態1と同様に窒化チタン膜および銅膜を形成し、この後CMP法により不要な窒化チタン膜および銅膜を除去して第5配線層の配線M5ｓ,M5ｓig,M5dを形成する。本実施の形態によれば、絶縁膜34をキャパシタ絶縁膜に用いることができ、製造工程を簡略化することができる。」(明細書27ページ10?29行) (2-2)上記(2-1)サによれば、先願明細書等には、実施の形態2として、「本実施の形態の製造方法は、実施の形態1における図14までの工程と同様である。」、「フォトレジスト膜50は、実施の形態1の図17におけるフォトレジスト膜45と同様である。」、「その後、実施の形態1と同様に窒化チタン膜および銅膜を形成し、この後CMP法により不要な窒化チタン膜および銅膜を除去して第5配線層の配線M5ｓ,M5ｓig,M5dを形成する。」と記載されているから、実施の形態2に関する記載のうち、実施の形態1と重複する部分については、実施の形態1に関する記載を援用することが示されている。(以下、実施の形態1と実施の形態2とで異なる部分は除いて、実施の形態1として記載された開示内容も含めて、実施の形態2の開示内容として認定する。) (2-3)上記(2-1)アによれば、先願明細書等には、半導体基板1の中央部に配置された内部領域1aには、たとえば半導体素子で構成された論理回路、メモリ回路等が配置されていること、内部領域1aの上層部には、最上層である第5配線層M5とその下層の第4配線層M4が形成されるとともに、第5配線層M5及び第4配線層M4からなる電源安定化用のキャパシタ(容量素子)Cが、半導体基板1(チップ)の少なくとも内部領域1aにおいてほぼ均一に分散して形成されていること、及び、内部領域1aの任意の領域で局所的に消費電力が大きくなり電源電圧の不安定化を誘発させる要因が発生しても、その近傍のキャパシタCが有効に作用し、電源電圧を速やかに安定化してACノイズの発生を効果的に抑制できることが、開示されている。そうすると、半導体基板1の内部領域1aには、半導体素子で構成された論理回路、メモリ回路等が配置されるとともに、その上層部においてキャパシタCが形成され、該キャパシタCは内部領域1a(すなわち半導体素子で構成された論理回路、メモリ回路等)に対して有効に作用するものであるから、先願明細書等には、半導体基板1の上層部に形成され、半導体素子に対して有効に作用するキャパシタCが開示されている。 (2-4)上記(2-1)カによれば、「配線溝を前記第3配線層の場合と同様に形成し、さらに、第3配線層の配線28と同様に第4配線層の配線33を形成する。配線33は前記の通り下層の配線28と接続する接続部材と一体に形成されるデュアルダマシン法で形成される」と記載されているから、先願明細書等には、デュアルダマシン法で下層の第3配線層の配線28と接続する接続部材と一体に形成された第4配線層の配線33が開示されている。ここで、図9を参照すると、「第4配線層の配線33」は3個あるが、上記(2-1)イによれば、「図3は、図2のIII-III線断面図である。」及び「第4配線層M4には、前記した電源配線として、第1電位Vｓｓが割り当てられた配線M4ｓ、および、第2電位Vddが割り当てられた配線M4dが形成され、信号が割り当てられた信号配線M4ｓigが形成されている」と記載されており、図2及び図3を参照しつつ図9を見れば、3個の「第4配線層の配線33」は、左から順に、「第2電位Vddが割り当てられた配線M4d」、「信号が割り当てられた信号配線M4ｓig」、「第1電位Vｓｓが割り当てられた配線M4ｓ」のことであるから、「第4配線層の配線M4d(33)」及び「第4配線層の配線M4ｓig(33)」は下層の「第3配線層の配線28と接続する接続部材」と一体に形成されていることになる。以上より、先願明細書等には、デュアルダマシン法で下層の第3配線層の配線28と接続する接続部材と一体に形成された第4配線層の配線M4d(33)と、デュアルダマシン法で形成された配線M4ｓig(33)及び第4配線層の配線M4ｓ(33)が開示されている。 (2-5)上記(2-1)キによれば、「図10に示すように、第4配線層の配線33および絶縁膜32上に絶縁膜34,35,36を順次形成する。」と記載されており、また、上記(2-1)サによれば、実施の形態2として、「図22に示すように、キャパシタCが形成される領域の孔43の底部にはシリコン窒化膜である絶縁膜34が残存し、絶縁膜34がキャパシタCのキャパシタ絶縁膜Icとして機能する。一方、接続孔42の底部の絶縁膜34はエッチングされて第4配線層の配線表面が露出する。」と記載されているが、図22、23を参照すれば、少なくとも「第4配線層の配線M4d(33)」上及び「絶縁膜32」上には「シリコン窒化膜である絶縁膜34」が最終的にも残存しているから、先願明細書等には、第4配線層の配線M4d(33)および絶縁膜32上に形成されたシリコン窒化膜である絶縁膜34が開示されている。ここで、「絶縁膜34」が形成される下地となる「第4配線層の配線33および絶縁膜32」についてみると、上記(2-1)カによれば、「絶縁膜29?32、接続孔、配線溝および配線33の形成方法については、各々第3配線層の対応する部材と同様である」と記載され、上記(2-1)オによれば、「第3配線層の配線28」に関して、「配線28はいわゆるデュアルダマシン法により形成される。・・・CMP法を用いて配線溝26以外の領域の銅膜および窒化チタン膜を除去し、接続部材と一体に形成された配線28を形成する。」と記載されているから、「第4配線層の配線33および絶縁膜32」は最終的に「CMP」による平坦化処理がなされており、「第4配線層の配線33および絶縁膜32」の表面が単一平面となっていることは明らかである。以上より、先願明細書等には、(第4配線層の配線M4d(33)および絶縁膜32の表面で構成された)単一平面上であり、第4配線層の配線M4d(33)および絶縁膜32上に形成されたシリコン窒化膜である絶縁膜34が開示されている。 (2-6)上記(2-1)イによれば、「配線M5ｓと配線M4dとが交差する部分、および配線M5dと配線M4ｓとが交差する部分には、前記したキャパシタCが形成される。キャパシタCは、配線M5ｓあるいは配線M5dと一体に形成された導電部材Meを一方の電極とし、配線M4dあるいは配線M4ｓを他方の電極とする。」と記載されており、図3と対応させると、先願明細書等には、配線M5ｓと配線M4dとが交差する部分にキャパシタCが形成されること、及び、キャパシタCは、配線M5ｓと一体に形成された導電部材Meを一方の電極とし、配線M4dを他方の電極とすることが、開示されている。また、上記(2-1)サによれば、実施の形態2として、「図22に示すように、キャパシタCが形成される領域の孔43の底部にはシリコン窒化膜である絶縁膜34が残存し、絶縁膜34がキャパシタCのキャパシタ絶縁膜Icとして機能する。」及び「本実施の形態によれば、絶縁膜34をキャパシタ絶縁膜に用いることができ、」と記載されており、図22、23を参照すると、「シリコン窒化膜である絶縁膜34」のうち、「キャパシタCが形成される領域の孔43の底部」に「残存」する部分が、「キャパシタCのキャパシタ絶縁膜Icとして機能する」から、先願明細書等には、シリコン窒化膜である絶縁膜34のうち、キャパシタCが形成される領域の孔43の底部に残存する部分をキャパシタ絶縁膜Icとすることが、開示されている。さらに、上記(2-1)サによれば、実施の形態2として、「その後、実施の形態1と同様に窒化チタン膜および銅膜を形成し、この後CMP法により不要な窒化チタン膜および銅膜を除去して第5配線層の配線M5ｓ,M5ｓig,M5dを形成する。」と記載されているが、上記(2-1)イ、コによれば、対応する実施の形態1として、「図18に示すように、フォトレジスト膜45を除去し、半導体基板1の全面に窒化チタン膜47を形成する。窒化チタン膜47は銅の拡散バリア膜として機能するものであり、先に説明したバリア層Mbとなるものである。」、「図19に示すように、半導体基板1の全面に銅膜48を形成する。銅膜48は、先に説明した主導電層Mmとなるものである。」、「銅膜48および窒化チタン膜47をCMP法により研磨して、絶縁膜39上の銅膜48および窒化チタン膜47を除去する。」、「第5配線層M5および第4配線層M4を構成する配線(配線M5ｓ,M5d,M4ｓ,M4d、信号配線M5ｓig,M4ｓig)は、配線形成用の絶縁膜の溝内に形成され、主導電層Mmとバリア層Mbとで構成される。主導電層Mmは銅(Cｕ)からなり、バリア層Mbはたとえば窒化チタン(TiN)とすることができる。バリア層Mbは主導電層からの銅の拡散を防止するために形成される。また、接続部材Pおよび導電部材Meは、前記配線の下部に形成された孔内に形成され、前記のとおり配線M5ｓ,M5dと一体に形成される。接続部材Pおよび導電部材Meも主導電層Mmおよびバリア層Mbからなり、主導電層Mmは銅、バリア層Mbは窒化チタンからなる。」と記載されており、また、「前記配線の下部に形成された孔」が「キャパシタCが形成される領域の孔43」であることは明らかであるから、図23と図3、18、19とを比較すれば、先願明細書等には、実施の形態2として、「導電部材Me」が、「キャパシタCが形成される領域の孔(配線の下部に形成された孔)43内に形成され」、「主導電層Mm(銅膜48)およびバリア層Mb(窒化チタン膜47)からな」り、「第5配線層の配線M5ｓ」「と一体に形成され」ることが開示されている。以上より、先願明細書等には、実施の形態2に関して、キャパシタCが形成される領域の孔(配線の下部に形成された孔)43内に形成され、主導電層Mmおよびバリア層Mbからなり、第5配線層の配線M5ｓと一体に形成された導電部材Me、及び、第5配線層の配線M5ｓと第4配線層の配線M4d(33)とが交差する部分に形成され、導電部材Meを一方の電極とし、第4配線層の配線M4d(33)を他方の電極とし、シリコン窒化膜である絶縁膜34のうちキャパシタCが形成される領域の孔43の底部に残存する部分をキャパシタ絶縁膜IcとするキャパシタCが、開示されている。 (2-7)上記(2-1)イによれば、「配線M5ｓと配線M4ｓとが交差する部分、および配線M5dと配線M4dとが交差する部分には接続部材Pが各々形成されており、この接続部材Pを介して上下層が互いに電気的に接続される。接続部材Pは、図3に示すように、配線M5ｓと一体に形成され、いわゆるデュアルダマシン法で形成された導電部材とすることができる。」、「接続部材Pおよび導電部材Meは、前記配線の下部に形成された孔内に形成され、前記のとおり配線M5ｓ,M5dと一体に形成される。接続部材Pおよび導電部材Meも主導電層Mmおよびバリア層Mbからなり、主導電層Mmは銅、バリア層Mbは窒化チタンからなる。」と記載されており、図3と対応させると、「接続部材P」は「配線M5ｓ」と「配線M4ｓ」とが交差する部分に形成されている。また、図2及び図3を参照すると、「第5配線層の配線M5ｓ」は、「キャパシタC」が形成されている領域から「第4配線層の配線M4ｓig」を越え、「接続部材P」にわたって設けられ、「接続部材P」を介して「配線M4ｓ」に電気的に接続されることが開示されている。したがって、先願明細書等には、第5配線層の配線M5ｓは、第4配線層に配置された配線M4ｓigを越え、配線M4ｓと交差する部分に形成され、第5配線層の配線M5ｓと一体に形成された接続部材Pにわたって設けられ、接続部材Pを介して配線M4ｓに電気的に接続されることが開示されている。 (2-8)上記(2-2)?(2-7)によれば、先願明細書等には、次の発明(以下「先願発明」という。)が記載されている。「半導体基板1の上層部に形成され、半導体素子に対して有効に作用するキャパシタCにおいて、デュアルダマシン法で下層の第3配線層の配線28と接続する接続部材と一体に形成された第4配線層の配線M4dと、デュアルダマシン法で形成された第4配線層の配線M4ｓig及び配線M4ｓと、単一平面上であり、第4配線層の配線M4dおよび絶縁膜32上に形成されたシリコン窒化膜である絶縁膜34と、キャパシタCが形成される領域の孔43内に形成され、主導電層Mmおよびバリア層Mbからなり、第5配線層の配線M5ｓと一体に形成された導電部材Meとを有し、第5配線層の配線M5ｓと第4配線層の配線M4dとが交差する部分に形成され、導電部材Meを一方の電極とし、第4配線層の配線M4dを他方の電極とし、シリコン窒化膜である絶縁膜34のうちキャパシタCが形成される領域の孔43の底部に残存する部分をキャパシタ絶縁膜IcとするキャパシタCであって、第5配線層の配線M5ｓは、第4配線層に配置された配線M4ｓigを越え、配線M4ｓと交差する部分に形成され、第5配線層の配線M5ｓと一体に形成された接続部材Pにわたって設けられ、接続部材Pを介して配線M4ｓに電気的に接続される半導体素子に対して有効に作用するキャパシタC。」 (3)補正発明と先願発明との対比 (3-1)先願発明の「半導体基板1」、「半導体素子」は、それぞれ補正発明の「半導体ウェハの基板」、「半導体デバイス」に相当する。また、先願発明の「デュアルダマシン法で下層の第3配線層の配線28と接続する接続部材と一体に形成された第4配線層の配線M4d」が、補正発明の「食刻相互接続構造(damascene)」の一形態であることは明らかである。よって、先願発明の「半導体基板1の上層部に形成され、半導体素子に対して有効に作用するキャパシタC」は、先願発明の「デュアルダマシン法で下層の第3配線層の配線28と接続する接続部材と一体に形成された第4配線層の配線M4d」が補正発明の「食刻相互接続構造」の一形態である点を勘案すると、補正発明の「半導体ウェハの基板上に形成された食刻相互接続構造(damascene)を有する半導体デバイスで使用されるキャパシタ」に相当する。 (3-2)先願発明の「デュアルダマシン法で下層の第3配線層の配線28と接続する接続部材と一体に形成された第4配線層の配線M4d」は、補正発明の「食刻相互接続構造(damascene)」の一形態であり、また、先願発明の「キャパシタC」の「他方の電極」として機能する「第4配線層の配線M4d」は、補正発明の「第1キャパシタ電極(164)」に相当する。よって、先願発明の「キャパシタC」の「他方の電極」として機能する「デュアルダマシン法で下層の第3配線層の配線28と接続する接続部材と一体に形成された第4配線層の配線M4d」は、補正発明の「食刻相互接続構造の一部を含む第1キャパシタ電極(164)」に相当する。 (3-3)先願発明の「シリコン窒化膜である絶縁膜34」は、補正発明の「絶縁層(166)」に対応する。よって、補正発明の「単一平面上及び前記食刻相互接続構造の上に位置し、パッシベーション層として機能する絶縁層(166)」と先願発明の「単一平面上であり、第4配線層の配線M4dおよび絶縁膜32上に形成されたシリコン窒化膜である絶縁膜34」とは、「単一平面上及び前記食刻相互接続構造の上に位置」する「絶縁層(166)」である点で共通する。 (3-4)先願発明の「キャパシタCが形成される領域の孔43内に形成され、主導電層Mmおよびバリア層Mbからなり、第5配線層の配線M5ｓと一体に形成された導電部材Me」において、先願発明の「シリコン窒化膜である絶縁膜34のうちキャパシタCが形成される領域の孔43の底部に残存する部分をキャパシタ絶縁膜Icとする」点及び図23に示された位置関係を参酌すれば、「主導電層Mmおよびバリア層Mbからな」る「導電部材Me」が「シリコン窒化膜である絶縁膜34」の少なくとも一部の上に直接形成されていることは明らかである。また、先願発明の「主導電層Mmおよびバリア層Mbからな」る「導電部材Me」が、導電層を含むものであることは明らかである。さらに、先願発明の「キャパシタC」の「一方の電極」として機能する「導電部材Me」は、補正発明の「第2キャパシタ電極(168)」に相当する。よって、先願発明の「キャパシタC」の「一方の電極」として機能し、「シリコン窒化膜である絶縁膜34」の少なくとも一部の上に直接形成され、「キャパシタCが形成される領域の孔43内に形成され、主導電層Mmおよびバリア層Mbからなり、第5配線層の配線M5ｓと一体に形成された導電部材Me」は、補正発明の「前記絶縁層の少なくとも一部の上に直接形成された導電層を含む第2キャパシタ電極(168)」に相当する。 (3-5)先願発明の「キャパシタCが形成される領域の孔43内に形成され、主導電層Mmおよびバリア層Mbからなり、第5配線層の配線M5ｓと一体に形成された導電部材Me」及び「第5配線層の配線M5ｓは、第4配線層に配置された配線M4ｓigを越え、配線M4ｓと交差する部分に形成され、第5配線層の配線M5ｓと一体に形成された接続部材Pにわたって設けられ、接続部材Pを介して配線M4ｓに電気的に接続される」において、「導電部材Me」と「接続部材P」は、いずれも「第5配線層の配線M5ｓと一体に形成され」ており、「導電部材Me」から「第5配線層の配線M5ｓ」を介して「第4配線層に配置された配線M4ｓig」を越えて「接続部材P」まで、一体となった導電層が連続した状態で構成されていることになるから、「導電部材Me」を構成する導電層は、「第4配線層に配置された配線M4ｓig」及び「接続部材P」にわたって延伸しているといえる。また、「第4配線層に配置された配線M4ｓig」が「他方の電極」である「第4配線層の配線M4d」と同じレベルにあるとともに、「相互接続構造」の一形態を構成していることは明らかである。さらに、先願発明の「配線M4ｓと交差する部分に形成され、第5配線層の配線M5ｓと一体に形成された接続部材P」において、「配線M4ｓ」は、「他方の電極」である「第4配線層の配線M4d」と同じレベルにあり、「接続部材P」は、「第5配線層の配線M5ｓ」と「配線M4ｓ」とが交差する部分(すなわち、「第4配線層の配線M4ｓ」上)でこれと接続されることにより、この部分でも「相互接続構造」の一形態を構成している。そうすると、先願発明において、「導電部材Me」を構成する導電層(「主導電層Mm」と「バリア層Mb」)は、「配線M4ｓig」及び「配線M4ｓ」にわたって延伸するものであり、また、当該「配線M4ｓig」及び「配線M4ｓ」は、「他方の電極」である「第4配線層の配線M4d」と同じレベルに配置され、しかも「配線M4ｓig」、及び「第5配線層の配線M5ｓ」と「配線M4ｓ」とが交差する部分において、各々「相互接続構造」の一形態を構成するものであるといえる。そして、「配線M4ｓig」、及び「第5配線層の配線M5ｓ」と「配線M4ｓ」とが交差する部分において構成している「相互接続構造」の一形態が、いずれも「キャパシタ」を形成するものでないことは明らかである。したがって、先願発明においても、補正発明の「前記導電層は、前記第1キャパシタ電極と同じレベルに位置付けられた相互接続構造にわたって延伸し、前記相互接続構造は、キャパシタの一部を形成しない」構成を備えているといえる。 (3-6)そうすると、補正発明と先願発明とは、「半導体ウェハの基板上に形成された食刻相互接続構造(damascene)を有する半導体デバイスで使用されるキャパシタにおいて、 (A)食刻相互接続構造の一部を含む第1キャパシタ電極(164)と、 (B)単一平面上及び前記食刻相互接続構造の上に位置する絶縁層(166)と、 (C)前記絶縁層の少なくとも一部の上に直接形成された導電層を含む第2キャパシタ電極(168)とを有し、前記導電層は、前記第1キャパシタ電極と同じレベルに位置付けられた相互接続構造にわたって延伸し、前記相互接続構造は、キャパシタの一部を形成しないことを特徴とする半導体デバイスで用いられるキャパシタ。」である点で一致し、次の点で一応相違する。 (相違点) 補正発明では、「絶縁層(166)」が「パッシベーション層として機能する」ものであるのに対し、先願発明では、「シリコン窒化膜である絶縁膜34」がパッシベーション層として機能するのかが不明な点。 (4)相違点についての判断 (4-1)先願発明では、「絶縁膜34」の材料として「シリコン窒化膜」が用いられているが、一般に「シリコン窒化膜」がパッシベーション膜としての機能を有することは、以下の周知例1?3にも記載されているように、本願の優先権主張の日前に周知の事項である。したがって、先願発明の「シリコン窒化膜である絶縁膜34」も、「シリコン窒化膜」を材料とするものである以上、少なからずパッシベーション膜として機能していると認められるから、補正発明と先願発明との一応の相違点は、実質的な相違点ではない。ア.周知例1:特開平9-298193号公報本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平9-298193号公報(以下「周知例1」という。)には、次の記載がある。「【0039】なお、本実施例では、パッシベーション膜としてシリコン酸化窒化膜を成膜する例を説明したが、それに限定されるものでなない。例えば、供給ガスの条件を変えて酸化膜または窒化膜をパッシベーション膜として成膜する場合にも、適用することができる。【0040】また、パッシベーション膜は、種々の膜の上に成膜することができ、ファイナルパッシベーション膜または層間絶縁膜として使用する場合は勿論のこと、半導体技術分野以外でも適用することができる。」イ.周知例2:特開平8-321543号公報本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平8-321543号公報(以下「周知例2」という。)には、図3とともに、次の記載がある。「【0003】・・・図3は前記特開平02ー109102号に記載されているBi-CMOS集積回路を示す断面図である。同図にはP型半導体基板1上のN型エピタキシャル層に集積化したNPNトランジスタ2とNチャンネル型MOSFET3が示されており、4はP+型分離領域、5はN+型埋め込み層、6はP型ベース領域、7はN+型エミッタ領域、8はP+型埋め込み層、9はP型ウェル領域、10はN+型ソース・ドレイン領域、11はゲート電極、12は第1層目の配線層、13はシリコン窒化膜、14はポリイミド絶縁膜、15は第2層目の配線層、16は最終パッシベーションとしてのポリイミド絶縁膜である。【0004】前記シリコン窒化膜13は、ポリイミド絶縁膜14、16のパッシベーション効果に加えて更に強固なパッシベーション効果を得る目的で設けたものである。シリコン窒化膜13を第1層目配線層12の上に配置することにより、これをポリイミド絶縁膜14の上に配置した場合のポリイミドが発生するガスによる膨れ不良と製造の困難さを防止し、第1層目配線層12の下に配置した場合のコンタクトホール形成時のエッチングの困難さを回避している。これにより、シリコン窒化膜13のパッシベーション効果を得ると共に、ポリイミド絶縁膜を層間絶縁膜に用いたことに依る表面平坦化の効果を同時に得ることができる・・・」ウ.周知例3:特開平8-31825号公報本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平8-31825号公報(以下「周知例3」という。)には、次の記載がある。「【0001】【産業上の利用分野】本願の発明は、最終表面保護膜や層間絶縁膜等としてSiN膜を有する半導体装置の製造方法に関するものである。【0002】【従来の技術】SiN膜は、膜質が緻密で耐湿性が優れているので、半導体装置のパッシベーション膜つまり最終表面保護膜や層間絶縁膜等として用いられている。また、SiN膜は、形成済のAl配線等に損傷を与えない様に、SiH_(4) +NH_(3) またはSiH_(4) +N_(2) を原料ガスとするプラズマCVD法によって形成される場合が最も多い。」 (4-2)なお、上記(2-1)ウによれば、「第5配線層M5上のファイナルパッシベーション膜上に設ける構造にしてもよい。」と記載されているから、先願明細書等には、「ファイナルパッシベーション膜」が「第5配線層M5上」に設けられることが開示されている。また、上記(2-1)コによれば、実施の形態1として、「図3に示したような半導体集積回路装置がほぼ完成する。なお、さらにパッシベーション膜、ボンディングパッド部の形成、およびパッケージング等の工程を経て半導体集積回路装置が完成されるが、その後の工程は省略する。」と記載されているが、この「パッシベーション膜」は、図3の「半導体集積回路装置」の形成後(すなわち、「第5配線層の配線M5ｓ」の形成後)に形成されるのであるから、やはり「ファイナルパッシベーション膜」を意味するものである。しかしながら、「ファイナルパッシベーション膜」のみがパッシベーション膜としての機能を有するものでないことが周知であることは、前示(4-1)のとおりであるから、先願明細書等のこれらの記載が、前示(4-1)の判断を左右するものではない。 (4-3)以上検討したとおり、補正発明と先願発明との一応の相違点は実質的なものではないから、補正発明は先願発明と実質的に同一である。 (5)独立特許要件についてのまとめ補正発明は、先願明細書等に記載された発明と実質的に同一であり、補正発明の発明者は先願発明の発明者と同一ではなく、また、本願の出願の時点において、その出願人が先願の出願人と同一でもないから、補正発明は、特許法第29条の2の規定により特許出願の際独立して特許を受けることができない。したがって、本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しないものである。 5.補正の却下の決定のむすび以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3.本願発明について平成23年1月4日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1に係る発明は、平成22年6月15日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定されるとおりのものであり、その請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。一方、原査定の拒絶の理由で引用された他の出願であって、本願の優先権主張の日前である平成11年4月30日に国際出願され、本願の優先権主張の日後である平成12年11月9日に国際公開(国際公開00/67324号)された特願2000-616074号特許出願(先願)の国際出願日における国際出願の明細書、請求の範囲又は図面(先願明細書等)には、上記第2.4.(2-1)に記載した事項及び同(2-8)に記載した発明(先願発明)が記載されているものと認められる。そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、先願発明と実質的に同一であるから、本願発明も当然に、先願発明と実質的に同一である。第4.むすび本願発明は、先願明細書等に記載された発明と実質的に同一であり、本願発明の発明者は先願発明の発明者と同一ではなく、また、本願の出願の時点において、その出願人が先願の出願人と同一でもないから、本願発明は、特許法第29条の2の規定により特許を受けることができない。したがって、本願は拒絶をすべきものである。よって、上記結論のとおり審決する。
審理終結日	2012-09-04
結審通知日	2012-09-06
審決日	2012-09-19
出願番号	特願2007-104568(P2007-104568)
審決分類	P 1 8・ 16- Z (H01L) P 1 8・ 575- Z (H01L)
最終処分	不成立
前審関与審査官	大嶋洋一
特許庁審判長	北島健次
特許庁審判官	西脇博志早川朋一
発明の名称	半導体デバイスで用いられるキャパシタとその製造方法
代理人	岡部讓
代理人	朝日伸光
代理人	岡部正夫

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