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審決分類 |
審判 査定不服 特17 条の2 、4 項補正目的 特許、登録しない。 G06F 審判 査定不服 2項進歩性 特許、登録しない。 G06F 審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 G06F |
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管理番号 | 1269920 |
審判番号 | 不服2011-15498 |
総通号数 | 160 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2013-04-26 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2011-07-19 |
確定日 | 2013-02-04 |
事件の表示 | 特願2001-185235「データ処理装置」拒絶査定不服審判事件〔平成14年 4月26日出願公開、特開2002-123388〕について、次のとおり審決する。 |
結論 | 本件審判の請求は、成り立たない。 |
理由 |
1.手続の経緯 本願は、平成13年6月19日(パリ条約による優先権主張2000年6月20日、フランス)の出願であって、平成22年4月30日付けで拒絶理由通知がなされ、同年8月9日付けで手続補正がなされたが、平成23年3月15日付けで拒絶査定がなされ、これに対し、同年7月19日に拒絶査定不服審判の請求がなされ、同時に手続補正がなされたものである。 2.平成23年7月19日付けの手続補正についての補正却下の決定 [補正却下の決定の結論] 平成23年7月19日付けの手続補正を却下する。 [理由] (1)補正内容 平成23年7月19日付けの手続補正(以下、「本件手続補正」という。)は、以下のように、当該補正前の平成22年8月9日付け手続補正書の特許請求の範囲を、補正後の特許請求の範囲とするものである。 <補正前の特許請求の範囲の記載> 「 【請求項1】 複数の処理回路と、 前記処理回路用に意図されたデータを一時的に記憶する記憶エレメントのグループと、 を備えているデータ処理装置であって、 前記記憶エレメントと、第1の前記処理回路との間に設けられ、複数の記憶エレメントから一つの記憶エレメントを選択して、前記選択された記憶エレメントの内容を前記第1の処理回路の入力に供給する第1のマルチプレクサと、 前記記憶エレメントと第2の前記処理回路との間に設けられ、記憶エレメントの複数の別々のグループから記憶エレメントグループを選択して、前記選択されたグループの一部を形成する総ての記憶エレメントの内容の結合を、前記第2の処理回路の入力に供給する第2のマルチプレクサと、 を備えていることを特徴とするデータ処理装置。 【請求項2】 複数の処理回路と、 前記処理回路用に意図されたデータを一時的に記憶する記憶エレメントのグループと、 前記記憶エレメントと、第1の前記処理回路との間に設けられた第1のマルチプレクサと、 前記記憶エレメントと第2の前記処理回路との間に設けられた第2のマルチプレクサと、 を備えているデータ処理装置によるデータ処理方法であって、 複数の記憶エレメントから一つの記憶エレメントを前記第1のマルチプレクサによって選択して、前記選択された記憶エレメントの内容を前記第1の処理回路の入力に供給するエレメント選択ステップと、 記憶エレメントの複数の別々のグループから記憶エレメントグループを前記第2のマルチプレクサによって選択して、前記選択されたグループの一部を形成する総ての記憶エレメントの内容の結合を前記第2の処理回路の入力に供給するグループ選択ステップと、 を備えていることを特徴とする方法。 【請求項3】 複数の処理回路と、 前記処理回路用に意図されたデータを一時的に記憶する記憶エレメントのグループと、 前記記憶エレメントと、第1の前記処理回路との間に設けられた第1のマルチプレクサと、 前記記憶エレメントと第2の前記処理回路との間に設けられた第2のマルチプレクサと、 を備えているデータ処理装置に実行させるためのコンピュータプログラムであって、 前記データ処理装置によって実行されると、複数の記憶エレメントから一つの記憶エレメントを前記第1のマルチプレクサによって選択するエレメント選択をもたらして、前記選択された記憶エレメントの内容を前記第1の処理回路の入力に供給する第1のタイプの命令と、 前記データ処理装置によって実行されると、記憶エレメントの複数の別々のグループから記憶エレメントグループを前記第2のマルチプレクサによって選択するグループ選択をもたらして、前記選択されたグループの一部を形成する総ての記憶エレメントの内容の結合を前記第2の処理回路の入力に供給する第2のタイプの命令と、 を備えていることを特徴とするコンピュータプログラム。」 <補正後の特許請求の範囲の記載> 「 【請求項1】 記憶メモリに関連づけられた制御回路と、 複数の処理回路と、を備え、 前記記憶メモリと前記処理回路間に結合されたデータ記憶・選択回路をさらに備えることを特徴とし、 前記データ記憶・選択回路は、 前記処理回路用に意図されたデータを一時的に記憶する記憶エレメントのグループと、 前記記憶エレメントと、第1の前記処理回路との間に設けられ、複数の記憶エレメントから一つの記憶エレメントを選択して、前記選択された記憶エレメントの内容を前記第1の処理回路の入力に供給する第1のマルチプレクサと、 前記記憶エレメントと第2の前記処理回路との間に設けられ、記憶エレメントの複数の別々のグループから記憶エレメントグループを選択して、前記選択されたグループの一部を形成する総ての記憶エレメントの内容の結合を、前記第2の処理回路の入力に供給する第2のマルチプレクサと、 を備え、 前記処理回路および前記データ記憶・選択回路は、プログラムメモリに格納された命令に応じて制御回路によって制御され、前記命令の実行は、前記処理回路および前記データ記憶・選択回路に対する制御ワードの生成を引き起こして、対応するサイズのデータを前記第1の処理回路へ供給し、前記処理回路によるデータの処理を制御し、前記処理の結果をパディングデータの挿入を伴わずに前記記憶エレメントに格納する ことを特徴とするデータ処理装置。 【請求項2】 記憶メモリに関連づけられた制御回路と、 複数の処理回路と、 前記記憶メモリと前記処理回路間に結合されたデータ記憶・選択回路と を備えているデータ処理装置によるデータ処理方法であって、 前記データ記憶・選択回路は、 前記処理回路用に意図されたデータを一時的に記憶する記憶エレメントのグループと、 前記記憶エレメントと、第1の前記処理回路との間に設けられた第1のマルチプレクサと、 前記記憶エレメントと第2の前記処理回路との間に設けられた第2のマルチプレクサと、 を含み、 前記方法は、 プログラムメモリに格納された命令に応じて制御回路によって、前記処理回路および前記データ記憶・選択回路を制御するステップと、 対応するサイズのデータを前記第1の処理回路へ供給し、前記処理回路によるデータの処理を制御し、前記処理の結果をパディングデータの挿入を伴わずに前記記憶エレメントに格納するステップと、 複数の記憶エレメントから一つの記憶エレメントを前記第1のマルチプレクサによって選択して、前記選択された記憶エレメントの内容を前記第1の処理回路の入力に供給するエレメント選択ステップと、 記憶エレメントの複数の別々のグループから記憶エレメントグループを前記第2のマルチプレクサによって選択して、前記選択されたグループの一部を形成する総ての記憶エレメントの内容の結合を前記第2の処理回路の入力に供給するグループ選択ステップと、 を備え、 前記第1の処理回路および前記第2の処理回路の処理の結果は、パディングデータの挿入を伴わずに、前記1つの記憶エレメントまたは前記記憶エレメントグループに直接格納されることができる ことを特徴とする方法。 【請求項3】 複数の処理回路と、 前記処理回路用に意図されたデータを一時的に記憶する記憶エレメントのグループと、 前記記憶エレメントと、第1の前記処理回路との間に設けられた第1のマルチプレクサと、 前記記憶エレメントと第2の前記処理回路との間に設けられた第2のマルチプレクサと、 を備えているデータ処理装置に実行させるためのコンピュータプログラムであって、 前記データ処理装置によって実行されると、複数の記憶エレメントから一つの記憶エレメントを前記第1のマルチプレクサによって選択するエレメント選択をもたらして、前記選択された記憶エレメントの内容を前記第1の処理回路の入力に供給する第1のタイプの命令と、 前記データ処理装置によって実行されると、記憶エレメントの複数の別々のグループから記憶エレメントグループを前記第2のマルチプレクサによって選択するグループ選択をもたらして、前記選択されたグループの一部を形成する総ての記憶エレメントの内容の結合を前記第2の処理回路の入力に供給する第2のタイプの命令と、 を備えていることを特徴とするコンピュータプログラム。」 (2)限定的減縮に適合したものであるか否かについて (2-1)本件手続補正による特許請求の範囲の請求項1に追加された、記憶メモリ、制御回路、データ記憶・選択回路、プログラムメモリ、命令、制御ワード、対応するサイズのデータ、パディングデータの各事項は、補正前の特許請求の範囲の請求項1に係る発明の課題解決手段、すなわち発明特定事項である処理回路、記憶エレメント、第1のマルチプレクサ、第2のマルチプレクサのいずれを概念的に下位にしたものともいえない。(なお、「データ処理装置」は、それ単独では課題解決手段とはいえないから、「データ処理装置」の下位概念化であるとして限定に相当すると認めることもできない。) (2-2)本件手続補正による特許請求の範囲の請求項1に追加された、処理回路およびデータ記憶・選択回路は、プログラムメモリに格納された命令に応じて制御回路によって制御され、前記命令の実行は、前記処理回路および前記データ記憶・選択回路に対する制御ワードの生成を引き起こして、対応するサイズのデータを第1の処理回路へ供給し、前記処理回路によるデータの処理を制御し、前記処理の結果をパディングデータの挿入を伴わずに記憶エレメントに格納することは、補正前の特許請求の範囲の請求項1に係る発明の課題解決手段、すなわち発明特定事項である処理回路、記憶エレメント、第1のマルチプレクサ、第2のマルチプレクサのいずれを概念的に下位にしたものともいえない。(なお、「データ処理装置」は、それ単独では課題解決手段とはいえないから、「データ処理装置」の下位概念化であるとして限定に相当すると認めることもできない。) (2-3)本件手続補正による特許請求の範囲の請求項2に追加された、記憶メモリ、制御回路、データ記憶・選択回路、プログラムメモリ、命令、制御するステップ、対応するサイズのデータ、パディングデータ、格納するステップの各事項は、補正前の特許請求の範囲の請求項2に係る発明の課題解決手段、すなわち発明特定事項である処理回路、記憶エレメント、第1のマルチプレクサ、第2のマルチプレクサ、エレメント選択ステップ、グループ選択ステップのいずれを概念的に下位にしたものともいえない。(なお、「データ処理装置によるデータ処理方法」は、それ単独では課題解決手段とはいえないから、「データ処理装置によるデータ処理方法」の下位概念化であるとして限定に相当すると認めることもできない。) (2-4)本件手続補正による特許請求の範囲の請求項2に追加された、第1の処理回路および第2の処理回路の処理の結果は、パディングデータの挿入を伴わずに、1つの記憶エレメントまたは記憶エレメントグループに直接格納されることができることは、補正前の特許請求の範囲の請求項2に係る発明の課題解決手段、すなわち発明特定事項である処理回路、記憶エレメント、第1のマルチプレクサ、第2のマルチプレクサ、エレメント選択ステップ、グループ選択ステップのいずれを概念的に下位にしたものともいえない。(なお、「データ処理装置によるデータ処理方法」は、それ単独では課題解決手段とはいえないから、「データ処理装置によるデータ処理方法」の下位概念化であるとして限定に相当すると認めることもできない。) (3)むすび 上記(2)で検討したように、請求項1,2に係る補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号の特許請求の範囲の減縮を目的とするものに該当しない。また、当該補正は、同項第1号の請求項の削除、同項第3号の誤記の訂正又は同項第4号の明りょうでない記載の釈明を目的としたものでもない。 したがって、本件手続補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定に違反するものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下されるべきものである。 3.本願発明について (1)本願発明 平成23年7月19日付けの手続補正は、上記のとおり却下されたので、本願の請求項1に係る発明は、平成22年8月9日付け手続補正書の特許請求の範囲の請求項1に記載されたとおりの次のものと認める。(以下、「本願発明」という。) 「複数の処理回路と、 前記処理回路用に意図されたデータを一時的に記憶する記憶エレメントのグループと、 を備えているデータ処理装置であって、 前記記憶エレメントと、第1の前記処理回路との間に設けられ、複数の記憶エレメントから一つの記憶エレメントを選択して、前記選択された記憶エレメントの内容を前記第1の処理回路の入力に供給する第1のマルチプレクサと、 前記記憶エレメントと第2の前記処理回路との間に設けられ、記憶エレメントの複数の別々のグループから記憶エレメントグループを選択して、前記選択されたグループの一部を形成する総ての記憶エレメントの内容の結合を、前記第2の処理回路の入力に供給する第2のマルチプレクサと、 を備えていることを特徴とするデータ処理装置。」 (2)引用例 これに対して、原査定の拒絶の理由に引用された特開昭63-56730号公報(以下、「引用例」という。)には、図面とともに次の事項が記載されている。(下線は当審にて付加。) A.「次に、本発明について図面を参照して説明する。 第1図は本発明の一実施例のブロック図である。データラッチ1はレジスタファイルのデータを保持するラッチであり、本実施例では32ビット×4ワ一ド分のラッチから構成されているが、これに限定されない。ここでデータラッチ1への書込みに関する回路は本発明と直接関係しないので省略する。 データ線101?104はデータラッチ1に保持されているワード0,ワード1,ワード2,ワード3のそれぞれを出力するデータ線であり、セレクタ2とセレクタ3とに接続される。セレクタ2は制御線105から受けるワードアドレスをデコーダ4でデコードした制御線106の制御信号によりいずれかのワードを選択し、データ線107よりワード単位の演算データを出力する。 セレクタ3はセレクタ2と同様制御線108から受けるワードアドレスをデコーダ5でデコードした制御線109の制御信号によりいずれかのワードを選択データ線110より出力し、セレクタ6及びセレクタ7に入力する。これはキャラクタ単位の演算データ読出しのために使用される。セレクタ6はデータ線110より受けたワードの4つの8ビットキャラクタを選択するセレクタであり、セレクタ7は同様にデータ線110より受けたワードの8つの4ビットキャラクタを選択するセレクタである。 セレクタ8はセレクタ6とセレクタ7とにより選択されたキャラクタを、それぞれデータ線111,データ線112を通して受け、これ等のいずれかを選択してキャラクタ単位の演算データとしてデータ線113より出力する。そのため本実施例ではキャラクタアドレスとして制御線114よりキャラクタタイプをあらわす信号とキャラクタのワード内ポジションをあらわす信号を受け、デコーダ9でデコードを行い、制御線115?117によりそれぞれセレクタ6,7,8を制御している。」(第2頁右上欄第4行?第2頁左下欄第20行) B.「次に、本発明の動作とその効果を説明するために本実施例を含む簡単な情報処理装置を例にとる。第2図はそのブロック図である。第2図において、レジスタ10ならびにレジスタ11は論理演算を行うALU12とシフト演算を行うシフタ13との演算対象データを保持するレジスタである。レジスタ14はALU12またはシフタ13のいずれかの演算結果を選択して格納するレジスタである。 またレジスタ10,11はそれぞれデータ線119による外部からのデータ,レジスタ14からのデータ,本実施例のレジスタファイル15からのワード単位のデータまたはキャラクタ単位のデータのいずれかを選択して格納する。レジスタファイル15の入力に設けられたセレクタ16は、外部からのデータまたはレジスタ14のデータを選択してレジスタファイル15に格納するだめのセレクタである。 この第2図で示される情報処理装置において、キャラクタ単位の演算を行う場合、まず演算対象となるオペランドデータが外部よりデータ線119を通して送られレジスタファイル15に格納される。つづいてレジスタファイル15より演算対象となる2つのオペランドキャラクタが順にデータ線113を通して読出され、レジスタ10とレジスタ11とに夫々格納され演算が行われる。 ここで、従来の情報処理装置の場合を考えると、レジスタファイルに格納されたオペランドデータから演算対象となる2つのオペランドキャラクタを取出す操作を、従来の技術で述べたような方法を用いて行った後でなければ演算を行うことができない。しかしながら、本発明による上記構成を用いることにより、オペランドキャラクタを外部からの指定アドレスにより簡単に読出すことができることになり、演算処理の高速化が計れることになる。」(第2頁右下欄第1行?第3頁左上欄第16行) ここで、上記Aに「制御線115?117によりそれぞれセレクタ6,7,8を制御している。」と記載されているが、引用例の第1図を参照すると、この記載は「制御線116?118によりそれぞれセレクタ6,7,8を制御している。」の誤記であると認められる。 よって、上記A,Bの記載及び関連する図面を参照すると、引用例には、次の発明(以下、「引用例記載の発明」という。)が記載されているものと認められる。 「レジスタファイルは、 データラッチ1はレジスタファイルのデータを保持するラッチであり、32ビット×4ワ一ド分のラッチから構成され、 データ線101?104はデータラッチ1に保持されているワード0,ワード1,ワード2,ワード3のそれぞれを出力するデータ線であり、セレクタ2とセレクタ3とに接続され、 セレクタ2は制御線105から受けるワードアドレスをデコーダ4でデコードした制御線106の制御信号によりいずれかのワードを選択し、データ線107よりワード単位の演算データを出力し、 セレクタ3はセレクタ2と同様制御線108から受けるワードアドレスをデコーダ5でデコードした制御線109の制御信号によりいずれかのワードを選択データ線110より出力し、セレクタ6及びセレクタ7に入力し、 セレクタ6はデータ線110より受けたワードの4つの8ビットキャラクタを選択するセレクタであり、セレクタ7は同様にデータ線110より受けたワードの8つの4ビットキャラクタを選択するセレクタであり、 セレクタ8はセレクタ6とセレクタ7とにより選択されたキャラクタを、それぞれデータ線111,データ線112を通して受け、これ等のいずれかを選択してキャラクタ単位の演算データとしてデータ線113より出力し、 キャラクタアドレスとして制御線114よりキャラクタタイプをあらわす信号とキャラクタのワード内ポジションをあらわす信号を受け、デコーダ9でデコードを行い、制御線116?118によりそれぞれセレクタ6,7,8を制御しているものであり、 レジスタ10ならびにレジスタ11は論理演算を行うALU12とシフト演算を行うシフタ13との演算対象データを保持するレジスタであり、 またレジスタ10,11はそれぞれデータ線119による外部からのデータ,レジスタ14からのデータ,レジスタファイル15からのワード単位のデータまたはキャラクタ単位のデータのいずれかを選択して格納する 情報処理装置。」 (3)対比 本願発明と引用例記載の発明とを対比すると、次のことがいえる。 (あ)引用例記載の発明における「ALU12」と「シフタ13」は、両方とも、本願発明における「処理回路」に相当する。 そして、引用例記載の発明における「ALU12」と「シフタ13」といった処理回路と、本願発明における「第1の処理回路」及び「第2の処理回路」とは、ともに、「処理回路」であるということができる。 (い)引用例記載の発明において、データラッチ1に保持されるレジスタファイルのデータは、ALU12やシフタ13にて演算されるデータであるから、データラッチ1はALU12やシフタ13用に意図されたデータを一時的に記憶するものであると認められる。 (う)引用例記載の発明において、ワード0?3の各ワードは、8ビットキャラクタあるいは4ビットキャラクタの集合体として構成され得るものであるから、データラッチ1のワード0?3に対応する各ラッチは、8ビットキャラクタあるいは4ビットキャラクタを保持する記憶エレメントのグループであると解される。 (え)引用例記載の発明における「情報処理装置」は、本願発明における「データ処理装置」に相当する。 (お)引用例記載の発明において、セレクタ3及びセレクタ6?8は、全体として、記憶エレメントと、ALU12やシフタ13といった処理回路との間に設けられ、実質的に複数の記憶エレメントから一つの記憶エレメントを選択しているものであって、前記選択された記憶エレメントの内容をALU12やシフタ13といった処理回路の入力に供給する第1のマルチプレクサであるということができる。 (か)引用例記載の発明において、セレクタ2は、記憶エレメントとALU12やシフタ13といった処理回路との間に設けられ、実質的に記憶エレメントの複数の別々のグループから記憶エレメントグループを選択しているものであって、前記選択されたグループの一部を形成する総ての記憶エレメントの内容の結合を、ALU12やシフタ13といった処理回路の入力に供給する第2のマルチプレクサであるということができる。 上記(あ)?(か)の事項を踏まえると、本願発明と引用例記載の発明とは、次の点で一致し、また、相違するものと認められる。 (一致点) 本願発明と引用例記載の発明とは、ともに、 「複数の処理回路と、 前記処理回路用に意図されたデータを一時的に記憶する記憶エレメントのグループと、 を備えているデータ処理装置であって、 前記記憶エレメントと、前記処理回路との間に設けられ、複数の記憶エレメントから一つの記憶エレメントを選択して、前記選択された記憶エレメントの内容を前記処理回路の入力に供給する第1のマルチプレクサと、 前記記憶エレメントと前記処理回路との間に設けられ、記憶エレメントの複数の別々のグループから記憶エレメントグループを選択して、前記選択されたグループの一部を形成する総ての記憶エレメントの内容の結合を、前記処理回路の入力に供給する第2のマルチプレクサと、 を備えているデータ処理装置。」 である点。 (相違点) 「処理回路」が、本願発明は、第1のマルチプレクサから供給される選択された記憶エレメントの内容を入力する「第1の処理回路」と、第2のマルチプレクサから供給される選択されたグループの一部を形成する総ての記憶エレメントの内容の結合を入力する「第2の処理回路」であるのに対し、引用例記載の発明は、そのようなものでない点。 (4)判断 そこで、上記相違点について検討する。 引用例記載の発明は、セレクタ8から供給されるキャラクタ単位のデータとセレクタ2から供給されるワード単位のデータとを、ALU12及びシフタ13といった2つの処理回路に同時に入力しているが、それぞれ別個の処理回路に入力する構成とすることは、情報処理装置の動作や機能等の変更に応じて当業者が適宜なし得たことにすぎない。つまり、引用例記載の発明において、セレクタ3及びセレクタ6?8(第1のマルチプレクサ)から供給される選択されたキャラクタ単位のデータ(記憶エレメントの内容)を入力する「第1の処理回路」と、セレクタ2(第2のマルチプレクサ)から供給される選択されたワード単位のデータ(グループの一部を形成する総ての記憶エレメントの内容の結合)を入力する「第2の処理回路」とを設ける構成とすることは、当業者が容易になし得たことである。 (本願発明の作用効果について) そして、本願発明の構成によってもたらされる効果も、引用例記載の発明から当業者が容易に予測することができる程度のものであって、格別のものとはいえない。 (5)むすび 以上のとおり、本願発明は、引用例記載の発明に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 したがって、本願は、他の請求項について論及するまでもなく、拒絶されるべきものである。 よって、結論のとおり審決する。 |
審理終結日 | 2012-09-13 |
結審通知日 | 2012-09-14 |
審決日 | 2012-09-25 |
出願番号 | 特願2001-185235(P2001-185235) |
審決分類 |
P
1
8・
121-
Z
(G06F)
P 1 8・ 57- Z (G06F) P 1 8・ 572- Z (G06F) |
最終処分 | 不成立 |
前審関与審査官 | 緑川 隆 |
特許庁審判長 |
大野 克人 |
特許庁審判官 |
甲斐 哲雄 清水 稔 |
発明の名称 | データ処理装置 |
代理人 | 川崎 康 |
代理人 | 関根 毅 |
代理人 | 赤岡 明 |
代理人 | 鈴木 順生 |
代理人 | 佐藤 泰和 |
代理人 | 勝沼 宏仁 |