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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G01R
審判 査定不服 5項独立特許用件 特許、登録しない。 G01R
管理番号 1270172
審判番号 不服2011-21295  
総通号数 160 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-04-26 
種別 拒絶査定不服の審決 
審判請求日 2011-10-03 
確定日 2013-02-14 
事件の表示 特願2011- 3815「試験装置および試験方法」拒絶査定不服審判事件〔平成23年 8月11日出願公開、特開2011-154023〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成23年1月12日を出願日(パリ条約による優先権主張:2010年1月25日、アメリカ合衆国)とする特許出願であって、平成23年5月9日付けで特許請求の範囲についての手続補正(以下、「補正1」という。)がなされ、平成23年7月22日付けで明細書及び特許請求の範囲についての手続補正(以下、「補正2」という。)がなされ、平成23年9月2日付けで補正2についての補正の却下の決定がなされ、同日付け(送達日:同年9月6日)で拒絶査定がなされたところ、これに対して、平成23年10月3日に拒絶査定不服審判が請求されるとともに、当該請求と同時に、明細書及び特許請求の範囲についての手続補正(以下「本件補正」という。)がなされたものである。
その後、当審より平成24年5月21日付けで審尋を行ったところ、請求人より平成24年7月3日付けで回答書が提出された。

ところで、請求人は、本件補正に係る平成23年10月3日付けの手続補正書において、特許請求の範囲における補正箇所を明示するために下線を付しており、その下線を付した補正箇所及び同日付けの審判請求書の請求の理由における補正の根拠に関する請求人の説明振りからみて、請求人は、本件補正前の特許請求の範囲が、補正2ではなく補正1により補正された特許請求の範囲であることを前提として、本件補正を行っていることが認められる。
すなわち、請求人は、本件補正に当たり、平成23年9月2日付けの補正の却下の決定を受け入れた上で本件補正を行っている。
その一方で、請求人は、上記請求の理由において、上記補正の却下の決定の理由において引用された引用文献6記載の発明の認定が誤りであると主張し、実質的に上記補正の却下の決定に対して不服を申し立てている。
つまり、請求人は、本件補正に当たり、形式的に上記補正の却下の決定を一旦受け入れた上で本件補正を行い、上記請求の理由において、改めて実質的に上記補正の却下の決定に対して不服を申し立てているものと認められる。
一方、当審は、以下の「第3 平成23年9月2日付けの補正の却下の決定の当否」においてその理由を示すように、上記補正の却下の決定は妥当であると考える。
以上のような事情に鑑み、以下、まず、本件補正について検討し、その後に、上記補正の却下の決定の当否について検討することとする。

第2 本件補正についての補正却下の決定
[補正却下の決定の結論]
本件補正を却下する。

[理由]
1 本件補正の内容
本件補正は、以下の(1)に示される本件補正前の特許請求の範囲の請求項1(補正1により補正された特許請求の範囲の請求項1)を、以下の(2)に示される本件補正後の特許請求の範囲の請求項1に補正することを含むものである。

(1)本件補正前の特許請求の範囲の請求項1(補正1により補正された特許請求の範囲の請求項1)
「【請求項1】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、
を備え、
前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および/または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し、
前記テストコントローラは、
前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部と、
前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、
前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、
を有し、
前記割り込みパケットに応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する試験装置。」

(2)本件補正後の特許請求の範囲の請求項1
「【請求項1】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、
を備え、
前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および/または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し、
前記テストコントローラは、
前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部と、
前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、
前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、
を有し、
前記メモリは、前記割込情報を格納する複数の記憶領域を有し、 前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、 前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報に応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する試験装置。」

なお、アンダーラインは、補正箇所を示すために請求人が付したものである。

2 本件補正についての当審の判断
(1)本件補正の目的
本件補正は、特許請求の範囲の請求項1に記載した発明を特定するために必要な事項である「メモリ」について、「前記メモリは、前記割込情報を格納する複数の記憶領域を有し」との限定を付し、同じく「メモリ書込部」について、「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え」との限定を付すとともに、本件補正前の「前記割り込みパケットに応じて・・・・・を選択して実行する」を本件補正後の「前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報に応じて・・・・・を選択して実行する」とすることにより、特許請求の範囲の請求項1に記載した発明を特定するために必要な事項である「試験装置」が「・・・・・を選択して実行する」ための条件を、「前記割り込みパケットに応じて」から「前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報に応じて」に限定するものである。
したがって、本件補正は、特許請求の範囲の減縮を目的とするものに該当する。

そこで、本件補正後の特許請求の範囲の請求項1に係る発明が特許出願の際独立して特許を受けることができるものであるか否か(平成23年法律第63号改正附則第2条第18項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第6項において準用する同法第126条第5項に規定する要件を満たすか)について以下検討する。

(2)本願補正発明
本件補正後の特許請求の範囲の請求項1に係る発明(以下、「本願補正発明」という。)は、本件補正により補正された明細書及び特許請求の範囲の記載からみて、その請求項1、すなわち、上記「1」の「(2)本件補正後の特許請求の範囲の請求項1」に記載された以下のとおりのものと認められる。

「【請求項1】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、
を備え、
前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および/または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し、
前記テストコントローラは、
前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部と、
前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、
前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、
を有し、
前記メモリは、前記割込情報を格納する複数の記憶領域を有し、
前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、
前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報に応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する試験装置。」

(3)引用発明
(3-1)引用刊行物1の記載事項
原査定の拒絶の理由に引用され、本願の優先日前に頒布された刊行物である国際公開第2006/109463号(以下「引用刊行物1」という。)には、図面とともに以下の事項が記載されている。

<記載事項1-1>
「[0019] 図1は、本実施形態に係る試験装置10の構成を示す。試験装置10は、試験信号を生成してDUT100(Device Under Test:被試験デバイス)に供給し、DUT100が試験信号に基づいて動作した結果出力する出力信号が期待値と一致するか否かに基づいてDUT100の良否を判断する。本実施形態に係る試験装置10は、オープンアーキテクチャにより実現され、DUT100に試験信号を供給する試験モジュール170等として、オープンアーキテクチャに基づく各種のモジュールを用いることができる。
[0020] 試験装置10は、システム制御装置110と、通信ネットワーク120と、サイト制御装置130a?cと、バススイッチ140と、同期モジュール150a?bと、同期接続モジュール160a?bと、試験モジュール170a?bと、ロードボード180とを備え、DUT100a?bに接続される。同期モジュール150a?b、同期接続モジュール160a?b、および試験モジュール170a?bは、本発明に係る試験モジュールの一例である。
[0021] システム制御装置110は、試験装置10がDUT100a?bの試験に用いる試験制御プログラム、試験プログラム及び試験データ等と、試験装置10の内部を診断するための診断プログラム等とを外部のネットワーク等を介して受信し、格納する。通信ネットワーク120は、システム制御装置110、サイト制御装置130a?c、及び試験エミュレート装置190を接続し、これらの間の通信を中継する。
[0022] サイト制御装置130a?cは、本発明に係る制御装置の一例であり、同期モジュール150、同期接続モジュール160、及び試験モジュール170を制御することによりDUT100の試験を制御する。ここで、複数のサイト制御装置130は、それぞれ一のDUT100の試験を制御する。例えば、図1においては、サイト制御装置130aはDUT100aの試験を制御し、サイト制御装置130bはDUT100bの試験を制御する。これに代えて、複数のサイト制御装置130は、それぞれ複数のDUT100の試験を制御してもよい。
[0023] より具体的には、サイト制御装置130は、通信ネットワーク120を介してシステム制御装置110から試験制御プログラムを取得し実行する。次に、サイト制御装置130は、試験制御プログラムに基づいて、当該DUT100の試験に用いる試験プログラム及び試験データをシステム制御装置110から取得し、バススイッチ140を介して当該DUT100の試験に用いる同期モジュール150及び1又は複数の試験モジュール170等のモジュールに格納する。次に、サイト制御装置130は、試験プログラム及び試験データに基づく試験の開始をバススイッチ140を介して同期モジュール150に指示する。そして、サイト制御装置130は、試験が終了したことを示す割込み等を例えば同期モジュール150から受信し、試験結果に基づいて次の試験を各モジュールに行わせる。以上において、サイト制御装置130は、同期モジュール150および複数の試験モジュール170のそれぞれについて、試験用ソフトウェアモジュール(以下「ソフトウェアモジュール」を「SWモジュール」と示す)を実行することにより、当該モジュールによる試験動作を制御する。」

<記載事項1-2>
「[0025] バススイッチ140は、複数のサイト制御装置130のそれぞれを、当該サイト制御装置130が制御する同期モジュール150及び1又は複数の試験モジュール170に接続し、これらの間の通信を中継する。」

<記載事項1-3>
「[0026] ここで、サイト制御装置130bが同期モジュール150b、同期接続モジュール160b、及び1又は複数の試験モジュール170bを用いてDUT100bを試験するための構成及び動作は、サイト制御装置130aが同期モジュール150a、同期接続モジュール160a、及び1又は複数の試験モジュール170aを用いてDUT100aを試験するための構成及び動作と略同様であるので、以下相違点を除きサイト制御装置130aがDUT100aを試験するための構成及び動作を中心に説明する。
[0027] 同期モジュール150aは、サイト制御装置130aの指示に基づいて、DUT100aの試験に用いる複数の試験モジュール170aが試験信号を生成すべき試験信号生成タイミングを生成する。また、同期モジュール150aは、同期接続モジュール160aを介して1又は複数の試験モジュール170aから試験結果を受信し、試験結果の良否に対応した試験プログラムのシーケンスを1又は複数の試験モジュール170aに実行させる。
[0028] 同期接続モジュール160aは、同期モジュール150aが生成した試験信号生成タイミングを、当該試験信号生成タイミングに対応して動作させるべき試験モジュール170aに通知し、1又は複数の試験モジュール170aのそれぞれを指定したタイミングで動作させる。また、同期接続モジュール160aは、1又は複数の試験モジュール170aから試験結果を受信し、同期モジュール150aに送信する。
[0029] 複数の試験モジュール170aは、DUT100aが有する複数の端子の一部ずつにそれぞれ接続され、サイト制御装置130aにより格納された試験プログラム及び試験データに基づいてDUT100aの試験を行う。DUT100aの試験において、試験モジュール170aは、試験プログラムにより定められたシーケンスに基づいて試験データから試験信号を生成し、当該試験モジュール170aに接続されたDUT100aの端子に試験信号を供給する。次に、試験モジュール170aは、DUT100aが試験信号に基づいて動作した結果出力する出力信号を取得し、期待値と比較する。そして、試験モジュール170aは、出力信号と期待値との比較結果を、試験結果として同期接続モジュール160aに送信する。ここで複数の試験モジュール170aは、試験プログラム及び試験データに基づいて、試験信号のサイクル周期を動的に変化させるため、異なるサイクル周期
に基づいて試験信号を生成する。
[0030] また、試験モジュール170aは、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置130aに対して割込みを発生する。この割込みは、バススイッチ140を介して当該試験モジュール170aに対応するサイト制御装置130aに通知され、サイト制御装置130aが有するプロセッサにより割込み処理が行われる。」

<記載事項1-4>
「[0034] 図2は、本実施形態に係るサイト制御装置130のハードウェア構成を示す。サイト制御装置130として動作するコンピュータ1900は、ホスト・コントローラ2082により相互に接続されるCPU2000、RAM2020、グラフィック・コントローラ2075、及び表示装置2080を有するCPU周辺部と、入出力コントローラ2084によりホスト・コントローラ2082に接続される通信インターフェイス2030、ハードディスクドライブ2040、及びCD-ROMドライブ2060を有する入出力部と、入出力コントローラ2084に接続されるROM2010、フレキシブルディスク・ドライブ2050、及び入出力チップ2070を有するレガシー入出力部とを備える。
[0035] ホスト・コントローラ2082は、RAM2020と、高い転送レートでRAM2020をアクセスするCPU2000及びグラフィック・コントローラ2075とを接続する。CPU2000は、ROM2010及びRAM2020に格納されたプログラムに基づいて動作し、各部の制御を行う。」

(3-2)引用発明1
上記記載事項1-1ないし1-4及び図面の記載から、以下の技術事項が読み取れる。

ア 上記記載事項1-1の「[0019]・・・試験装置10は、試験信号を生成してDUT100(Device Under Test:被試験デバイス)に供給し、DUT100が試験信号に基づいて動作した結果出力する出力信号が期待値と一致するか否かに基づいてDUT100の良否を判断する。」との記載から、「DUTを試験する試験装置」との技術事項が読み取れる。

イ 上記記載事項1-1の「[0022]・・・サイト制御装置130a?cは、本発明に係る制御装置の一例であり、同期モジュール150、同期接続モジュール160、及び試験モジュール170を制御することによりDUT100の試験を制御する。」、上記記載事項1-3の「[0026]・・・サイト制御装置130bが同期モジュール150b、同期接続モジュール160b、及び1又は複数の試験モジュール170bを用いてDUT100bを試験するための構成及び動作は、サイト制御装置130aが同期モジュール150a、同期接続モジュール160a、及び1又は複数の試験モジュール170aを用いてDUT100aを試験するための構成及び動作と略同様である」との記載及び図1の記載からみて、同期モジュール、同期接続モジュール及び試験モジュールは、サイト制御回路とDUTとの間にあって、サイト制御回路の制御の下にDUTの試験を実行するものであるといえる。

さらに、上記記載事項1-1の「[0020]・・・同期モジュール150a?b、同期接続モジュール160a?b、および試験モジュール170a?bは、本発明に係る試験モジュールの一例である。」、上記記載事項1-3の「[0027] 同期モジュール150aは、サイト制御装置130aの指示に基づいて、DUT100aの試験に用いる複数の試験モジュール170aが試験信号を生成すべき試験信号生成タイミングを生成する。また、同期モジュール150aは、同期接続モジュール160aを介して1又は複数の試験モジュール170aから試験結果を受信し、試験結果の良否に対応した試験プログラムのシーケンスを1又は複数の試験モジュール170aに実行させる。
[0028] 同期接続モジュール160aは、同期モジュール150aが生成した試験信号生成タイミングを、当該試験信号生成タイミングに対応して動作させるべき試験モジュール170aに通知し、1又は複数の試験モジュール170aのそれぞれを指定したタイミングで動作させる。また、同期接続モジュール160aは、1又は複数の試験モジュール170aから試験結果を受信し、同期モジュール150aに送信する。
[0029] 複数の試験モジュール170aは、DUT100aが有する複数の端子の一部ずつにそれぞれ接続され、サイト制御装置130aにより格納された試験プログラム及び試験データに基づいてDUT100aの試験を行う。DUT100aの試験において、試験モジュール170aは、試験プログラムにより定められたシーケンスに基づいて試験データから試験信号を生成し、当該試験モジュール170aに接続されたDUT100aの端子に試験信号を供給する。次に、試験モジュール170aは、DUT100aが試験信号に基づいて動作した結果出力する出力信号を取得し、期待値と比較する。そして、試験モジュール170aは、出力信号と期待値との比較結果を、試験結果として同期接続モジュール160aに送信する。ここで複数の試験モジュール170aは、試験プログラム及び試験データに基づいて、試験信号のサイクル周期を動的に変化させるため、異なるサイクル周期に基づいて試験信号を生成する。
[0030] また、試験モジュール170aは、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置130aに対して割込みを発生する。この割込みは、バススイッチ140を介して当該試験モジュール170aに対応するサイト制御装置130aに通知され、サイト制御装置130aが有するプロセッサにより割込み処理が行われる。」との記載も勘案すると、同期モジュール、同期接続モジュール及び試験モジュールは、これら三者が協働しつつ全体としてひとまとまりのモジュールとして、サイト制御回路の制御の下に、DUTに試験信号を供給し、その応答としてDUTが出力する出力信号を取得して、DUTを試験するものであるとみることができる。

したがって、「DUTに試験信号を供給し、その応答としてDUTが出力する出力信号を取得して、DUTを試験する、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュール」との技術事項が読み取れる。

ウ 上記記載事項1-1の「[0022]・・・サイト制御装置130a?cは、本発明に係る制御装置の一例であり、同期モジュール150、同期接続モジュール160、及び試験モジュール170を制御することによりDUT100の試験を制御する。」、上記記載事項1-3の「[0030]・・・サイト制御装置130aが有するプロセッサにより割込み処理が行われる。」、上記記載事項1-4の「 [0034] 図2は、本実施形態に係るサイト制御装置130のハードウェア構成を示す。サイト制御装置130として動作するコンピュータ1900は、・・・CPU2000、RAM2020、・・・、ハードディスクドライブ2040、・・・とを備える。」との記載、図1及び図2の記載から、「プロセッサ及びメモリを備え、同期モジュール、同期接続モジュール及び試験モジュールを制御するサイト制御装置」との技術事項が読み取れる。
さらに、上記「イ」において指摘したように、同期モジュール、同期接続モジュール及び試験モジュールが、全体としてひとまとまりのモジュールであるとみることができるという点も併せて勘案すると、「プロセッサ及びメモリを備え、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールを制御するサイト制御装置」との技術事項が読み取れる。

エ 上記記載事項1-2の「[0025] バススイッチ140は、複数のサイト制御装置130のそれぞれを、当該サイト制御装置130が制御する同期モジュール150及び1又は複数の試験モジュール170に接続し、これらの間の通信を中継する。」との記載及び図1の記載、また、上記「イ」において指摘したように、同期モジュール、同期接続モジュール及び試験モジュールが、全体としてひとまとまりのモジュールであるとみることができるという点からみて、「サイト制御回路と、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールとの間の通信を中継するバススイッチ」との技術事項が読み取れる。

オ 上記記載事項1-1及び図1の記載から、試験装置が、同期モジュール、同期接続モジュール及び試験モジュール、サイト制御回路、バススイッチを備えることが読み取れる。

カ 上記記載事項1-1の「[0023]・・・サイト制御装置130は、試験が終了したことを示す割込み等を例えば同期モジュール150から受信し、試験結果に基づいて次の試験を各モジュールに行わせる。」、上記記載事項1-3の「[0030]・・・試験モジュール170aは、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置130aに対して割込みを発生する。この割込みは、バススイッチ140を介して当該試験モジュール170aに対応するサイト制御装置130aに通知され、サイト制御装置130aが有するプロセッサにより割込み処理が行われる。」との記載、また、上記「イ」において指摘したように、同期モジュール、同期接続モジュール及び試験モジュールが、全体としてひとまとまりのモジュールであるとみることができるという点からみて、「同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールは、試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置に対して割込みを送信し」との技術事項が読み取れる。

キ 上記「カ」において指摘した上記技術事項について、サイト制御装置を主語にして書き換えると、「サイト制御回路は、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールから、試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、割込みを受信し」となる。
したがって、サイト制御回路が上記割込みを受信する受信部を備えることは明らかであり、また、上記記載事項1-2及び図1の記載からみて、上記割込みの受信は、バススイッチを介してなされることになる。
したがって、「サイト制御回路は、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールから、試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、割込みをバススイッチを介して受信する受信部を備える」との技術事項が読み取れる。

ク 上記「キ」において指摘した割込みに関して、上記記載事項1-1、1-3には、それぞれ、「[0023]・・・サイト制御装置130は、試験が終了したことを示す割込み等を例えば同期モジュール150から受信し、試験結果に基づいて次の試験を各モジュールに行わせる。」、「[0030]・・・試験モジュール170aは、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置130aに対して割込みを発生する。この割込みは、バススイッチ140を介して当該試験モジュール170aに対応するサイト制御装置130aに通知され、サイト制御装置130aが有するプロセッサにより割込み処理が行われる。」と記載されている。
これらの記載からみて、上記「キ」において指摘したサイト制御回路の受信部により受信された割込みが、同じくサイト制御回路内のプロセッサに通知されることは明らかである。
また、これらの記載に、「試験が終了したことを示す割込み等」、「試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置130aに対して割込みを発生する」とあるように、割込みにおいて、割込みを発生する要因が複数ある場合には、プロセッサは、割込みの内容を参照し、その内容に応じて、適宜の割込み処理を選択して行うことが通例であるから、プロセッサが、通知された割込みの内容を参照していることも明らかである。
そうすると、このように、プロセッサに割込みを通知して、当該割込みの内容を参照させる割込通知部をサイト制御回路が有していることは明らかである。

よって、「サイト制御回路は、プロセッサに割込みを通知して、当該割込みの内容を参照させる割込通知部を有する」との技術事項が読み取れる。

ケ 上記「ク」において指摘したように、割込みに関する上記記載事項1-1、1-3に、「試験が終了したことを示す割込み等」、「試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、サイト制御装置130aに対して割込みを発生する」と記載されているように、割込みにおいて、割込みを発生する要因が複数ある場合には、プロセッサは、割込みの内容を参照し、その内容に応じて、適宜の割込み処理を選択して行うことが通例である。
したがって、「割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う」との技術事項が読み取れる。

コ 以上の点を踏まえると、引用刊行物1には、次の発明(以下、「引用発明1」という。)が記載されていると認められる。

「DUTを試験する試験装置であって、
前記DUTに試験信号を供給し、その応答として前記DUTが出力する出力信号を取得して、前記DUTを試験する、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールと、
プロセッサ及びメモリを備え、前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールを制御するサイト制御装置と、
前記サイト制御回路と、前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールとの間の通信を中継するバススイッチと、
を備え、
前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールは、試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、前記サイト制御装置に対して割込みを送信し、
前記サイト制御回路は、
前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールから、前記割込みを前記バススイッチを介して受信する受信部と、
前記プロセッサに割込みを通知して、当該割込みの内容を参照させる割込通知部と、
を有し、
前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う試験装置。」

(3-3)引用刊行物2の記載事項
原査定の拒絶の理由に引用され、本願の優先日前に頒布された刊行物である国際公開第2009/144842号(以下「引用刊行物2」という。)には、図面とともに以下の事項が記載されている。

<記載事項2-1>
「[0013]
図1は、本実施形態に係る試験装置10の構成を示す。試験装置10は、半導体装置等の被試験デバイスを試験する。試験装置10は、制御装置12と、複数の試験モジュール14と、複数の中継装置16とを備える。制御装置12は、制御プログラムを実行して制御装置12の動作を制御することにより、被試験デバイスの試験を制御する。
[0014]
各試験モジュール14は、被試験デバイスとの間で信号を授受する。各試験モジュール14は、試験信号を被試験デバイス供給し、試験信号に応じて被試験デバイスが出力した
出力信号を受け取る。そして、各試験モジュール14は、受け取った出力信号の値と期待値とを比較する。各試験モジュール14は、例えばテストヘッド内に収納されたボードであってよい。
[0015]
複数の中継装置16は、制御装置12および複数の試験モジュール14の間を接続する。各中継装置16は、上位側に1個のポートを有し、下位側に少なくとも1つのポートを有する。各中継装置16は、上位側のポートに、制御装置12または他の中継装置16の下位側のポートが接続される。各中継装置16は、下位側のポートに、試験モジュール14または他の中継装置16の上位側のポートが接続される。中継装置16は、例えばテストヘッド内に収納されたスイッチボードであってよい。
[0016]
また、制御装置12と中継装置16との間、中継装置16と試験モジュール14との間、および、中継装置16と中継装置16との間は、伝送路20により接続される。伝送路20は、シリアルデータを伝送するケーブルであってよい。
[0017]
このような試験装置10は、最上位に制御装置12が配置され、末端に試験モジュール14が配置されたスター型(またはツリー型)のネットワーク構成となる。また、試験装置10は、制御装置12に直接接続された試験モジュール14を含む構成であってもよい。また、試験装置10では、制御装置12、中継装置16および複数の試験モジュール14の接続形態の変更、並びに、試験モジュール14および中継装置16の追加および削減を自在にすることができる。」

<記載事項2-2>
「[0018]
図2は、制御装置12、試験モジュール14および中継装置16の機能ブロックを示す。制御装置12は、CPU28と、通信部30とを有する。CPU28は、プログラムを実行して各試験モジュール14へのアクセス要求を発行する。通信部30は、CPU28から与えられたアクセス要求を試験モジュール14へ送信する。また、通信部30は、試験モジュール14からのアクセス要求に応じた応答結果を受信して、受信した応答結果をCPU28へ返信する。
[0019]
通信部30は、記憶部32と、送信部34と、少なくとも1つの制御ポート部36と、受信部38と、割当部40とを含む。記憶部32は、当該制御装置12から複数の試験モジュール14のそれぞれへの経路を表わす経路情報を、試験モジュール14のそれぞれの論理番号と対応付けて記憶する。
[0020]
送信部34は、パケットをいずれかの制御ポート部36を介して試験モジュール14へと送信する。送信部34は、送信するパケットに、アクセス要求の内容を表わすコマンドを含めるとともに、当該パケットを与えるべき試験モジュール14への経路を表わす経路情報を宛先として含める。また、送信部34は、初期化処理において、経路情報リードコマンド(詳細を後述する。)を含むパケットをそれぞれの試験モジュール14へと送信する。
[0021]
各制御ポート部36は、試験モジュール14または中継装置16と接続される。各制御ポート部36は、接続された試験モジュール14または中継装置16とデータのやり取りをする。
[0022]
受信部38は、それぞれの試験モジュール14から当該制御装置12へ送信されたパケットである戻りパケットを制御ポート部36を介して受信する。また、受信部38は、初期化処理において、経路情報リードコマンドに応じて複数の試験モジュール14のそれぞれから返信された複数の戻りパケットに基づき、当該試験装置10が有する複数の試験モジュール14を特定する。さらに、受信部38は、これら複数の戻りパケットに基づき、
当該制御装置12からそれぞれの試験モジュール14への経路を表わす経路情報を特定する。」

(3-4)引用発明2
ア 上記記載事項2-1の記載、特に、「試験装置10は、最上位に制御装置12が配置され、末端に試験モジュール14が配置されたスター型(またはツリー型)のネットワーク構成となる。」との記載及び図1の記載から、
「被試験デバイスを試験する試験装置であって、
被試験デバイスとの間で信号を授受して、前記被試験デバイスを試験する試験モジュールと、
前記被試験デバイスの試験を制御する制御装置とを備え、
最上位に制御装置が配置され、末端に試験モジュールが配置されたスター型(またはツリー型)のネットワーク構成となるように構成された試験装置。」との技術事項が読み取れる。

イ 上記記載事項2-2の記載及び図2の記載から、「制御装置と試験モジュールは、中継装置と伝送路を介して接続され、パケットを送受信する」との技術事項が読み取れる。

ウ 以上の点を踏まえると、引用刊行物2には、次の発明(以下、「引用発明2」という。)が記載されていると認められる。

「被試験デバイスを試験する試験装置であって、
被試験デバイスとの間で信号を授受して、前記被試験デバイスを試験する試験モジュールと、
前記被試験デバイスの試験を制御する制御装置とを備え、
制御装置と試験モジュールは、中継装置と伝送路を介して接続され、パケットを送受信し、
最上位に制御装置が配置され、末端に試験モジュールが配置されたスター型(またはツリー型)のネットワーク構成となるように構成された試験装置。」

(3-5)引用刊行物3の記載事項
平成23年9月2日付けの補正の却下の決定の理由において引用文献6として引用され、本願の優先日前に頒布された刊行物である特開平9-244906号公報(以下「引用刊行物3」という。)には、図面とともに以下の事項が記載されている。

<記載事項3-1>
「【0052】・・・・・図1?図3の処理システムでは、割込みは、特定割込み型を伝達するために専用信号回線の従来技術を用いるよりも、メッセージ・パケットとして送信される。割込み情報を含んでいるメッセージ・パケットが受信されるときには、その情報は、CPU12Aの内部で生成された割込みと共に、プロセッサ20による作用に対して処理しかつポスティングするために割込み論理回路86に運ばれる。内部で生成された割込みは、割込みの原因を示している、(割込み論理回路86の内部の)レジスタ71にビットをセットする。次に、プロセッサ20は、割込みにより読取りかつ作用することができる。割込み論理回路は、以下により完全に説明する。・・・・・入力メッセージ・パケットに含まれるメモリ・アクセスに対する要求は、AVT論理回路90によって妥当性が検査される。」

<記載事項3-2>
「【0076】・・・・・そして、CPU12Aの外部の装置または素子によって生成された割込みは、プロセッサ20を中断すべくメッセージ・パケットを介して送信され、受信したときにメモリ28にも書き込まれる。これら全ては、割込み論理回路及びAVT論理回路86,90によって処理される。」

<記載事項3-3>
「【0098】・・・・・システム10の素子(例えば、装置17とCPU12;図1、図2及び図3)間のメッセージ・パケットの通信は、ことのほか、アクティビティを要求するか、またはアクティビティを報告するか、或いは誤りの発生を知らせるべく割込みを分配する、新規な方法にも採り入れられる。それゆえに、割込みメッセージ・パケット送付は、他の素子間通信と同じ方法でTNetネットワーク・システムを用い、かつ3つのステージ進行を含む:(1)ソース素子からの割込みメッセージ・パケットの生成及びタスク指名(ディスパッチ);(2)その宛先へのTNetネットワークを通る割込みメッセージ・パケットの伝播;(3)宛先での作用に対する解釈及び“ポスティング”。あらゆるシステム素子は、割込みメッセージ・パケットの受信者でありうる。宛先がCPUであるならば、割込みメッセージ・パケットは、実質的に、メッセージ・パケット・ヘッダのDestination IDフィールド(図5(b))がCPUを識別し、かつAddressフィールドがどのように割込みメッセージ・パケットが処理されるべきかの命令を含んでいるAVTエントリ(Interrupt Descriptor)を選択するような標準“書込み”要求である。
【0099】割込みアクティビティの始動するための許可は、また、AVT論理回路88によって確認されなければならない。それゆえに、受信したメッセージ・パケットは、割込みを説明する割込みデータを含む。その割込みデータは、割込みが受信されかつ“ポスト”され、そしてプロセッサ20によってサービスする準備ができていることを示すべくプロセッサ20に供給する信号で、メモリ28の特定のキュー(割込みキュー)に書込まれるべきである。割込みキューは、特定のメモリ位置にあるので、プロセッサは、必要なときに割込みデータを得ることができる。割込みに対するAVT割込みエントリは、二つの型の一つでありうる:マルチエントリ・キュー型割込み、または単一エントリ・キュー型割込み。AVT割込みエントリの両方の型に対するフォーマットは、基本的に同じであり、そのフォーマットは、図20に示されている。マルチエントリ・キュー型割込みに対するAVT割込みエントリは、割込みを送付すべく最初に構成されたか、またはルータ14或いは受信CPU(例えば、不良CRC)によって検出された例外により途中で割込みになったかのいずれかである受信したメッセージ・パケットに対して用いられる。これらのエントリは、上述したのとほぼ同じ方法でメッセージ・パケットを確認すべくAVT論理回路90によって用いられ、かつ割込みメッセージ・パケットのヘッダ、及び付随しているデータが記憶されるメモリ28の円形キューを識別すべく割込み論理回路86(図9及び図21)によって用いられる。更に、割込み論理回路86は、信号受信及び/又はマルチエントリ割込みの生成に対して割込みまたは“原因”レジスタ280(図21:以下により完全に説明される)にビットをセットする。
【0100】単一エントリ・キュー型割込みに対するAVT割込みエントリは、AVT割込みエントリが記憶に対してメッセージ・パケット情報を指向する割込みデータ構造が、メモリ28における(変更可能であるが)固定された位置であるということを除き、実質的に同じような方法で動作する。両方のAVT割込みエントリ型(マルチエントリ及び単一エントリ割込み)は、図20に示した4倍長語(128ビット)フォーマットを有する。AVT割込みエントリの64ビット・セグメント(“Queue Base Addr(キュー・ベース加算器)”)は、割込みデータが書込まれる割込みキューのメモリ28の位置へのポインタとして用いられる。割込みキューは、割込みをサービスするときに、割込みデータが割込み論理回路86によりFIFOキューのテール(tail)で受信されかつ挿入され、かつプロセッサ20によりキューのヘッド(head)から抽出されるようにFIFOの形で構成される。また、AVT割込みエントリは、ソースID情報を含んでいる20ビット・セグメント(“SourceID”)も含み、割込み処理による注意をシークしている外部装置を識別する。AVT割込みエントリのソースID情報が、コンパレータ190(図16)によって実行される比較によって決定されるように、入力メッセージ・パケット(Source;図5(b))のヘッダに含まれたものとマッチしないならば、割込みキューへのアクセスは、否定され、かつAVT誤り割込みが生成される。
【0101】AVT割込みエントリの12ビット“Permissions”セグメントは、標準AVTエントリに関して上述したのと同じ許可情報を含む。しかしながら、一般に、割込みを送付するメッセージ・パケットは、書込み要求として構成され、それがメモリ28に運ぶ割込みデータを書込むべくシークする。それゆえに、適切なAVT割込みエントリは、割込みデータをメモリ28に書込ませるべくセットされたWrite Access(書込みアクセス)ビット(W)を有する。Permissionsフィールドの割込みビット(I)は、セットされたときに、割込みメッセージ・パケットを確認しかつ処理するためのものとしてAVT割込みエントリを識別する。そして、AVT割込みエントリの4つの、1バイト・セグメント(“c”,“q”,“l”,及び“z”)は、(1)プロセッサ20にセットされた割込みレベルを決定するために用いられる割込みの“class(クラス)”(以下により完全に説明される);(2)、その内容が(Queue Base Address(キュー・ベース・アドレス)フィールドによって識別された)特定のキューのどこに割込みデータが書込まれるべきであるかということを示す、レジスタを、分かるように、選択するために用いられるキュー数;(3)そこに記憶することができる倍長語の数による各キュー位置で利用可能な記憶装置のサイズまたは量;及び(4)キューのどこにデータが書込まれるかを識別するために用いられるキュー・テール・カウンタにおけるビットの数、をそれぞれ識別する。Queue Base Addr、とc,q,l,及びzセグメントは、メモリ28の位置をポイントすべく割込み論理回路86によって用いられる。割込み論理回路86は、それぞれが割込みデータを挿入することができる4つのキューの一つをポイントする4つの“テール”・カウンタを含む。4つのカウンタの特定の一つは、AVT割込みエントリのqセグメントの内容によって選択される。そこから割込みエントリが引き出される点である、キューの他端は、4つの“ヘッド”・カウンタの一つによって識別される。ヘッド及びテール・カウンタの(ビット数による)サイズは、以下に示す表2に指定されたように、9により負にバイアスされた、zサブ・フィールドによって指定される。」

<記載事項3-4>
「【0106】この特徴(機能)により、メモリ28に書込まれるべき割込みタスク指名を含んでいる、入力メッセージ・パケットは、妥当性検査のためにAVT論理回路90(図16)にまず渡される。また、AVT論理回路90は、メッセージ・パケットが正規のI/O書込み要求、割込み、あるいは禁止されているメモリ28への誤アクセスであるか否かを決定する。AVT論理回路90のAVTベース・レジスタ174の内容は、標準メッセージ・パケットに対して上述したのと同じような方法で主メモリにおけるAVT割込みエントリに対するポインタを生成するためにAVT入力レジスタ170に含まれる頁数フィールド170c(図16)を伴って用いられる(例えば、データを読取るかまたは書込むためにメモリ28へのアクセスをシークすること)。形成されたアドレスによってそのように識別されたAVTエントリは、メモリ28からアクセスされかつインターフェイス装置24(図9)の割込み論理回路86による使用のためにAVTエントリ・レジスタ180にセットされ、図21に詳細に示される。一度その割込み情報を運んでいるメッセージ・パケットがAVT論理回路90によってクリアされたならば、割込み情報を処理する役割を果たすのは、割込み論理回路86である。割込み論理回路86は、4つのキュー・テール・レジスタ256の内容を受信し、かつそれらの間で選択する、マルチプレクサ(MUX)252を含んで、図21に示されている。同様に、MUX254は、4つのキュー・ヘッド・レジスタ262の内容を受信し、かつそれらの間で選択する。各MUX252,254の選択入力は、AVTエントリ・レジスタ180に保持された(割込みメッセージ・パケットに対応している)検索AVTエントリの“q”セグメントの内容を受信すべく結合される。使用すべくキュー・レジスタ256,262の各グループからの一つを選択するために用いられるのは、q値である。
【0107】数は、ここでは、以下に説明する理由により4つに制限されるが、割込みデータの記憶を処理するためにメモリにセット・アップされたあらゆる数のキューが存在しうる。各そのようなキューのメモリ28内の位置は、アクセスされたAVTエントリのキュー・ベース・アドレス値によって指定され、かつエントリ・レジスタ180(図16の“phys pg#”; 図21の“ベース”)に保持される。4つのキュー・テール・レジスタ256の内容は、それぞれが特定のキューの中にオフセットを形成してキュー・ベース・アドレス値によって指定される。選択したキュー・テール・レジスタ256の内容は、加算器258によりキュー・ベース・アドレスと組合わされ、そこで割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成する。さらに多くのまたは少ないキューを維持(保守)することができるということは、当業者には、明らかなことであるが、4つのキュー・ヘッド及びテール・レジスタ262,256は、4つのキューを処理することだけに割込み論理回路86を制限する。レジスタ256は、特定のキューの“テール”の位置を指定し、次の受信割込みデータが配置されるキュー・エントリを指し示す。4つのキュー・ヘッド・レジスタ262は、特定のキューの他端を指定する。
【0108】キュー・ベース・アドレスと選択されたテール・キュー・レジスタ256の内容との組合せから生起されたアドレスは、4倍長語(16バイト)境界上に位置合わせすべく形成されるのが好ましい。これは、キュー・エントリ・アドレスの下位4ビットを0に強要することによって達成される。キュー・エントリ・アドレスの形成は、図22に図式的に示され、選択されたテール・レジスタ256の15ビット内容の高位7ビットが、AVTエントリ・レジスタ180に含まれるキュー・ベース・アドレス・フィールドのビット位置12-31に付加されることを示している;この合計の結果は、キュー・エントリ・アドレスの高位20ビット(ビット位置12-31)を形成する。選択されたテール・レジスタ256の下位8ビット内容は、キュー・エントリ・アドレスの下位ビット位置4-11として直接用いられる。上述したように、キュー・エントリ・アドレスの下位4ビット(ビット位置0-3)は、所望の位置合わせに対して全てゼロに強要される。纏めると、割込みを含んでいるメッセージ・パケットは、それらが、実質的に、受信CPU12のメモリ28にデータを書込むための要求であるので、他のメッセージ・パケットと同じ方法で最初処理され、その要求は、AVT論理回路90によって確認されなければならない。それゆえに、メッセージ・パケットからの情報は、AVT入力レジスタ170及びAVTエントリを位置決めしかつメモリ28からアクセスするために用いられる部分(フィールド170c及び170d)にセットされる。AVTエントリは、メッセージ・パケットが割込み処理に対する適当な情報を含むならば、AVTエントリ・レジスタ180にセットされる割込みAVTエントリでありかつ割込みを確認(オーセンチケート)するために用いられ、そして、割込み論理回路86を用いて、AVTエントリに含まれるベース・アドレス情報によって指定された4つの円形キューの一つに割込みデータを記憶する。プロセッサ20は、通知され、かつ割込みが処理されるか否か、及びどのように処理されるということは、それら次第である。
【0109】キューに割込みメッセージ・パケット・データを記憶して、アドレス指定は、次のメッセージ・パケットの割込みデータの受信を見越して更新されなければならない。割込みデータが選択キューに書込まれた後、AVT表エントリ・レジスタ180に含まれる“1”フィールドの内容は、組合せ(combiner)回路270により選択テール・キュー・レジスタ256と組合わされ、その出力は、次の割込みメッセージ・パケットの割込みデータが記憶されるところで新しいオフセットをキューに変える(turn into) べく“mod z”回路273によって処理される。その新しいオフセット値は、選択テール・キュー・レジスタ256に戻される。同時に、組合せ回路270の出力は、比較回路272に供給される。割込み問合わせは、zのモジュール・サイズを有するファッションで環状であるべく構成される。mod z回路は、環状性を維持する出力を生成する。テール・キュー・ポインタがキューにおけるネスト・エントリ・ポイントを識別し、かつヘッド・ポインタがキューにどのくらいのルームが残っているのか、対応テール・ポインタに関して、識別するので、これら二つの値が等しいならば、キューは、充満(いっぱい)である。それゆえに、(選択されたヘッド・キュー・レジスタ262によって供給された)ヘッド・ポインタを最後のエントリの結果として生成されたテール・ポインタと比較することによってこの決定を行うのは、比較回路272である。キューに対してヘッド及びテール・ポントがいま等しいならば、比較回路272は、それ自身が割込み信号である、“Queue Full(キュー充満)”警告信号を発行する。Queue Full警告信号は、事項(matter)が適格に処理されないならば、キューがいっぱいであったならば、追加割込みメッセージが廃棄されるので、遅く受信した割込みデータが失われうるという、警告としてプロセッサ装置20に運ばれる“固有(intrinsic) ”の割込みになる。
【0110】入力メッセージ・パケット割込みは、割込みレジスタ280の多数のビット位置の一つをまずセットすることによって割込みをプロセッサ20にポストさせる。マルチ-エントリ・キュー型割込みは、プロセッサ20にポストするために割込みレジスタ280aにセットされる;単一エントリ・キュー割込みは、割込みレジスタ280bを用いる。どのビットがセットされたかは、AVT入力レジスタ180に保持されたAVTエントリのクラス・フィールド(c)に依存する。」

(3-6)引用発明3
上記記載事項3-1ないし3-4及び図面の記載から、以下の技術事項が読み取れる。

ア 上記記載事項3-1の「【0052】・・・図1?図3の処理システムでは、割込みは、特定割込み型を伝達するために専用信号回線の従来技術を用いるよりも、メッセージ・パケットとして送信される。割込み情報を含んでいるメッセージ・パケットが受信されるときには、その情報は、CPU12Aの内部で生成された割込みと共に、プロセッサ20による作用に対して処理しかつポスティングするために割込み論理回路86に運ばれる。内部で生成された割込みは、割込みの原因を示している、(割込み論理回路86の内部の)レジスタ71にビットをセットする。次に、プロセッサ20は、割込みにより読取りかつ作用することができる。」との記載から、「処理システムにおいて、割込みは、メッセージ・パケットとして送信され、割込み情報を含んでいるメッセージ・パケットが受信されるときに、その割込み情報は、割込み論理回路に運ばれる」ことが読み取れる。
そして、上記記載事項3-2の「【0076】・・・そして、CPU12Aの外部の装置または素子によって生成された割込みは、プロセッサ20を中断すべくメッセージ・パケットを介して送信され、受信したときにメモリ28にも書き込まれる。これら全ては、割込み論理回路及びAVT論理回路86,90によって処理される。」との記載も勘案すると、「処理システムにおいて、割込みは、メッセージ・パケットとして送信され、割込み情報を含んでいるメッセージ・パケットが受信されるときに、その割込み情報は、割込み論理回路に運ばれ、メモリに書き込まれ、これらの処理は割込み論理回路及びAVT論理回路によって行われる」ことが読み取れる。
ここで、「AVT論理回路」、「割込み論理回路」の処理については、上記記載事項3-1の「【0052】・・・入力メッセージ・パケットに含まれるメモリ・アクセスに対する要求は、AVT論理回路90によって妥当性が検査される。」、上記記載事項3-3の「【0099】割込みアクティビティの始動するための許可は、また、AVT論理回路88によって確認されなければならない。」、上記記載事項3-4の「【0106】この特徴(機能)により、メモリ28に書込まれるべき割込みタスク指名を含んでいる、入力メッセージ・パケットは、妥当性検査のためにAVT論理回路90(図16)にまず渡される。・・・一度その割込み情報を運んでいるメッセージ・パケットがAVT論理回路90によってクリアされたならば、割込み情報を処理する役割を果たすのは、割込み論理回路86である。」との記載からみて、AVT論理回路は、入力メッセージ・パケットに含まれるメモリ・アクセスに対する要求の妥当性を検査する論理回路であり、AVT論理回路によりその妥当性が確認されたならば、後の割込み情報の処理、すなわち、メモリへの書き込みは割込み論理回路によって行われることが読み取れる。

以上のことから、「処理システムにおいて、割込みは、メッセージ・パケットとして送信され、割込み情報を含んでいるメッセージ・パケットが受信されるときに、その割込み情報は、割込み論理回路に運ばれ、前記割込み論理回路によってメモリに書き込まれる」との技術事項が読み取れる。

イ 上記記載事項3-3の「【0099】・・・受信したメッセージ・パケットは、割込みを説明する割込みデータを含む。その割込みデータは、割込みが受信されかつ“ポスト”され、そしてプロセッサ20によってサービスする準備ができていることを示すべくプロセッサ20に供給する信号で、メモリ28の特定のキュー(割込みキュー)に書込まれるべきである。」との記載から、「割込みを説明する割込みデータを、メモリの特定のメモリ位置にある割込みキューに書き込む」ことが読み取れる。
ここで、上記「割込みを説明する割込みデータ」が、上記「ア」の「割込み情報」を担うデータであることは明らかである。
また、キューが複数の記憶領域からなることは技術常識であるから、上記「割込みキュー」は複数の記憶領域を有する。
このことは、上記記載事項3-3の「【0100】・・・割込みキューは、割込みをサービスするときに、割込みデータが割込み論理回路86によりFIFOキューのテール(tail)で受信されかつ挿入され、かつプロセッサ20によりキューのヘッド(head)から抽出されるようにFIFOの形で構成される。」、上記記載事項3-4の「【0109】キューに割込みメッセージ・パケット・データを記憶して、アドレス指定は、次のメッセージ・パケットの割込みデータの受信を見越して更新されなければならない。」との記載からも明らかである。

以上のことから、「メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有する」との技術事項が読み取れる。

ウ 上記記載事項3-3の「【0100】・・・割込みキューは、割込みをサービスするときに、割込みデータが割込み論理回路86によりFIFOキューのテール(tail)で受信されかつ挿入され、かつプロセッサ20によりキューのヘッド(head)から抽出されるようにFIFOの形で構成される。・・・割込み論理回路86は、それぞれが割込みデータを挿入することができる4つのキューの一つをポイントする4つの“テール”・カウンタを含む。」、上記記載事項3-4の「【0107】・・・4つのキュー・テール・レジスタ256の内容は、それぞれが特定のキューの中にオフセットを形成してキュー・ベース・アドレス値によって指定される。選択したキュー・テール・レジスタ256の内容は、加算器258によりキュー・ベース・アドレスと組合わされ、そこで割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成する。・・・レジスタ256は、特定のキューの“テール”の位置を指定し、次の受信割込みデータが配置されるキュー・エントリを指し示す。」、「【0108】・・・割込み論理回路86を用いて、AVTエントリに含まれるベース・アドレス情報によって指定された4つの円形キューの一つに割込みデータを記憶する。プロセッサ20は、通知され、かつ割込みが処理されるか否か、及びどのように処理されるということは、それら次第である。」との記載、図21及び図22の記載からみて、「割込み論理回路は、特定のキューの“テール”の位置を指定し次の受信割込みデータが配置されるキュー・エントリを指し示すキュー・テール・レジスタを有し、キュー・テール・レジスタの内容は、加算器によりキュー・ベース・アドレスと組合わされ、割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成する」との技術事項が読み取れる。

エ 上記記載事項3-4には、「【0109】キューに割込みメッセージ・パケット・データを記憶して、アドレス指定は、次のメッセージ・パケットの割込みデータの受信を見越して更新されなければならない。割込みデータが選択キューに書込まれた後、AVT表エントリ・レジスタ180に含まれる“1”フィールドの内容は、組合せ(combiner)回路270により選択テール・キュー・レジスタ256と組合わされ、その出力は、次の割込みメッセージ・パケットの割込みデータが記憶されるところで新しいオフセットをキューに変える(turn into) べく“mod z”回路273によって処理される。その新しいオフセット値は、選択テール・キュー・レジスタ256に戻される。」と記載されている。(以下、「記載A」という。)

上記記載Aの「AVT表エントリ・レジスタ180に含まれる“1”フィールドの内容は、組合せ(combiner)回路270により選択テール・キュー・レジスタ256と組合わされ、その出力は、次の割込みメッセージ・パケットの割込みデータが記憶されるところで新しいオフセットをキューに変える(turn into) べく“mod z”回路273によって処理される。その新しいオフセット値は、選択テール・キュー・レジスタ256に戻される。」との記載の意味について検討する。

そこで、上記記載事項3-3の「【0101】・・・AVT割込みエントリの4つの、1バイト・セグメント(“c”,“q”,“l”,及び“z”)は、(1)・・・;(2)・・・;(3)そこに記憶することができる倍長語の数による各キュー位置で利用可能な記憶装置のサイズまたは量;及び(4)キューのどこにデータが書込まれるかを識別するために用いられるキュー・テール・カウンタにおけるビットの数、をそれぞれ識別する。Queue Base Addr、とc,q,l,及びzセグメントは、メモリ28の位置をポイントすべく割込み論理回路86によって用いられる。割込み論理回路86は、それぞれが割込みデータを挿入することができる4つのキューの一つをポイントする4つの“テール”・カウンタを含む。4つのカウンタの特定の一つは、AVT割込みエントリのqセグメントの内容によって選択される。そこから割込みエントリが引き出される点である、キューの他端は、4つの“ヘッド”・カウンタの一つによって識別される。ヘッド及びテール・カウンタの(ビット数による)サイズは、以下に示す表2に指定されたように、9により負にバイアスされた、zサブ・フィールドによって指定される。」との記載及び上記記載事項3-4の「【0107】・・・4つのキュー・テール・レジスタ256の内容は、それぞれが特定のキューの中にオフセットを形成してキュー・ベース・アドレス値によって指定される。選択したキュー・テール・レジスタ256の内容は、加算器258によりキュー・ベース・アドレスと組合わされ、そこで割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成する。・・・レジスタ256は、特定のキューの“テール”の位置を指定し、次の受信割込みデータが配置されるキュー・エントリを指し示す。」との記載を参酌すると、上記「AVT表エントリ・レジスタ180に含まれる“1”フィールドの内容」とは、「そこに記憶することができる倍長語の数による各キュー位置で利用可能な記憶装置のサイズまたは量」であり、テール・キュー・レジスタ256の上記「オフセット」とは、キュー・テール・レジスタ256の内容であって、特定のキューの“テール”の位置を指定し、キュー・ベース・アドレスと組合わされて、割込みデータが書込まれるエントリ・ポイントを形成するものであり、上記「z」とは、テール・カウンタの(ビット数による)サイズである。

これらのことと図21の記載を勘案しつつ、上記「AVT表エントリ・レジスタ180に含まれる“1”フィールドの内容は、組合せ(combiner)回路270により選択テール・キュー・レジスタ256と組合わされ、その出力は、次の割込みメッセージ・パケットの割込みデータが記憶されるところで新しいオフセットをキューに変える(turn into) べく“mod z”回路273によって処理される。その新しいオフセット値は、選択テール・キュー・レジスタ256に戻される。」との記載について検討すると、上記「AVT表エントリ・レジスタ180に含まれる“1”フィールドの内容は、組合せ(combiner)回路270により選択テール・キュー・レジスタ256と組合わされ」とは、各キュー位置で利用可能な記憶装置のサイズを選択テール・キュー・レジスタ256の内容(“テール”の位置を指定するオフセット値)と加算すること、すなわち、今回データを書き込んで利用した記憶装置のサイズだけ選択テール・キュー・レジスタ256の内容(“テール”の位置を指定するオフセット値)を増加させることを意味し、上記「その出力は、次の割込みメッセージ・パケットの割込みデータが記憶されるところで新しいオフセットをキューに変える(turn into) べく“mod z”回路273によって処理される。」とは、上記増加させた選択テール・キュー・レジスタ256の内容(“テール”の位置を指定するオフセット値)に対して、テール・カウンタの(ビット数による)サイズであるzを法とするmod zの演算を行って、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めることを意味し、上記「その新しいオフセット値は、選択テール・キュー・レジスタ256に戻される」とは、上記新しいオフセット値を選択テール・キュー・レジスタ256に戻してその内容を更新するということを意味していることは明らかである。

以上のことから、上記記載Aの上記「AVT表エントリ・レジスタ180に含まれる“1”フィールドの内容は、組合せ(combiner)回路270により選択テール・キュー・レジスタ256と組合わされ、その出力は、次の割込みメッセージ・パケットの割込みデータが記憶されるところで新しいオフセットをキューに変える(turn into) べく“mod z”回路273によって処理される。その新しいオフセット値は、選択テール・キュー・レジスタ256に戻される。」との記載から、「次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する」ことが読み取れる。

したがって、上記記載Aから、「割込み論理回路は、キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する」との技術事項が読み取れる。

オ 以上の点を踏まえると、引用刊行物3には、次の発明(以下、「引用発明3」という。)が記載されていると認められる。

「処理システムにおいて、割込みは、メッセージ・パケットとして送信され、割込み情報を含んでいるメッセージ・パケットが受信されるときに、その割込み情報は、割込み論理回路に運ばれ、前記割込み論理回路によってメモリに書き込まれ、
前記メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有し、
割込み論理回路は、特定のキューの“テール”の位置を指定し次の受信割込みデータが配置されるキュー・エントリを指し示すキュー・テール・レジスタを有し、キュー・テール・レジスタの内容は、加算器によりキュー・ベース・アドレスと組合わされ、割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成し、キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する
ことを特徴とする処理システム。」

(4)対比
本願補正発明と引用発明1とを対比する。
(4-1)
引用発明1の「DUT」は、本願補正発明の「被試験デバイス」に相当し、以下、同様に、「試験信号」は「信号」に、「同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュール」は「テストモジュール」に、「サイト制御装置」は「テストコントローラ」にそれぞれ相当する。

(4-2)
引用発明1の「前記DUTに試験信号を供給し、その応答として前記DUTが出力する出力信号を取得して、前記DUTを試験する、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュール」は、本願補正発明の「前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュール」に相当する。

(4-3)
引用発明1の「プロセッサ及びメモリを備え、前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールを制御するサイト制御装置」は、本願補正発明の「プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラ」に相当する。

(4-4)
引用発明1の「前記サイト制御回路と、前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールとの間の通信を中継するバススイッチ」と、
本願補正発明の「前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワーク」とを対比する。
一般に、バススイッチは、バスライン等の信号の伝送ラインに接続されて、通信路を構成するものである。
したがって、両者は、ともに、「前記テストモジュールおよび前記テストコントローラの間の通信データを転送する通信路」の点で共通する。

(4-5)
引用発明1の「前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールは、試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、前記サイト制御装置に対して割込みを送信し」と、
本願補正発明の「前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および/または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し」とは、ともに、
「前記テストモジュールは、試験実行において、試験が終了した場合等に、前記テストコントローラに対して割り込みを要求する割り込みを要求する割込データを送信し」の点で共通する。

(4-6)
引用発明1の「前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールから、前記割込みを前記バススイッチを介して受信する受信部」と、
本願補正発明の「前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部」とは、ともに、
「前記テストモジュールから前記割込データを前記通信路を介して受け取る受信部」の点で共通する。

(4-7)
引用発明1の「前記プロセッサに割込みを通知して、当該割込みの内容を参照させる割込通知部」と、本願補正発明の「前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部」とは、ともに、
「前記プロセッサに割り込みを通知して、前記割込情報を参照させる割込通知部」の点で共通する。

(4-8)
引用発明1の「前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う」と、
本願補正発明の「当該割込情報に応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する」とを対比する。
まず、引用発明1の上記「試験結果に基づいて次の試験を各モジュールに行わせる」について検討すると、DUTの試験において、複数の試験項目を順次実行することや試験パラメータを適宜変更して次の試験を実行することは普通に行われていることであるから、上記「次の試験」の例として想定されるものに、別の試験項目の実行、あるいは、試験パラメータを変更して次の試験を行うことが含まれることは当業者にとって明らかである。
また、引用発明1は、「試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、前記サイト制御装置に対して割込みを送信し」「前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う」から、種々の割込みの内容に応じて、種々の割込み処理の中から適宜の割込み処理を選択して実行するものであるといえる。
したがって、両者は、ともに、
「当該割込情報に応じて、別の試験項目の実行、または試験パラメータの変更等を選択して実行する」点で共通する。

(4-9)
以上のとおりであるから、本願補正発明と引用発明1の両者は、

「被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
前記テストモジュールおよび前記テストコントローラの間の通信データを転送する通信路と、
を備え、
前記テストモジュールは、試験実行において、試験が終了した場合等に、前記テストコントローラに対して割り込みを要求する割込データを送信し、
前記テストコントローラは、
前記テストモジュールから前記割込データを前記通信路を介して受け取る受信部と、
前記プロセッサに割り込みを通知して、前記割込情報を参照させる割込通知部と、
を有し、
当該割込情報に応じて、別の試験項目の実行、または試験パラメータの変更等を選択して実行する試験装置。」

の点で一致し、以下の点で相違する。

[相違点1]
通信路、当該通信路が転送するデータの単位について、本願補正発明では、ネットワーク、通信パケットであり、これに伴い、割込みについても割込パケットを送信するのに対し、引用発明1では、バススイッチであり、転送するデータの単位が不明であり、これに伴い、割込みについても転送するデータの単位が不明である点。

[相違点2]
テストコントローラに対して割り込みを要求する場合が、本願補正発明では、フェイルが生じた場合、試験が開始された場合、および/または試験が終了した場合であるのに対し、引用発明1では、試験が終了した場合については特定があるものの、フェイルが生じた場合、試験が開始された場合については特定がなく、また、割込み処理についても、本願補正発明が、試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行するのに対し、引用発明1では、別の試験項目の実行、または試験パラメータの変更を選択する点については特定されているといえるものの、試験を一時停止、中断を選択して実行する点については特定がない点。

[相違点3]
受信した割込データの記憶、読み出しに関して、本願補正発明では、テストコントローラが、割込パケットに含まれる割込情報をメモリに書き込むメモリ書込部を有し、プロセッサに、前記メモリに書き込んだ前記割込情報を参照させ、前記メモリは、前記割込情報を格納する複数の記憶領域を有し、前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得するのに対し、引用発明1では、受信した割込データの記憶、読み出しに関して具体的な特定がない点。

(5)当審の判断
上記相違点1ないし3について検討する。
(5-1)相違点1について
上記「(3-4)」の「ウ」に記載したように、引用刊行物2には、次の引用発明2が記載されている。

「被試験デバイスを試験する試験装置であって、
被試験デバイスとの間で信号を授受して、前記被試験デバイスを試験する試験モジュールと、
前記被試験デバイスの試験を制御する制御装置とを備え、
制御装置と試験モジュールは、中継装置と伝送路を介して接続され、パケットを送受信し、
最上位に制御装置が配置され、末端に試験モジュールが配置されたスター型(またはツリー型)のネットワーク構成となるように構成された試験装置。」

すなわち、引用発明2は、ネットワークを介して、制御装置と試験モジュールとがパケットを送受信するように構成された試験装置に係る発明であり、その機能からみて、引用発明2の制御装置、試験モジュールは、それぞれ、引用発明1のサイト制御回路、試験モジュールとほぼ同様の機能を有するものであるから、引用発明1と引用発明2とは、ともに、制御装置と試験モジュールとを通信路により接続して構成した試験装置に係る技術分野に属するものである。
そして、引用発明1において、引用発明2のごとく、通信路であるバススイッチをネットワークに変更し、伝送するデータの単位をパケットとすることを妨げる特段の阻害要因も見当たらない。

してみると、引用発明1に引用発明2を適用して、バススイッチをネットワークとし、伝送するデータの単位をパケットとするとともに、これに伴い、割込みについても割込みパケットを送信するようにすること、すなわち、相違点1に係る本願補正発明のごとく構成することは、当業者が必要に応じて適宜なし得ることである。

(5-2)相違点2について
被試験デバイスを試験する試験装置において、試験効率の向上のため、試験中にフェイルが生じた場合、試験を一時停止または中断することは、以下に示すように周知技術である。(以下、「周知技術1」という。当該周知技術1を開示する文献については、後で示す。)
また、被試験デバイスを試験する試験装置において、試験効率の向上のため、試験の開始に伴い、次の試験で用いるデータを設定することも、以下に示すように周知技術である。(以下、「周知技術2」という。当該周知技術2を開示する文献については、後で示す。)

引用発明1と周知技術1、2とは、被試験デバイスを試験する試験装置において、試験の実行において、特定の事象が発生したことに伴い、適宜の処理を行うための技術に関するものである点で共通しており、しかも、引用発明1は、上記特定の事象として、「試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等」のようにこれら三事象に限らず他の事象が発生した場合も含むことを示唆するものであり、割込み処理についても、「前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の割込み処理を行う」のように種々の割込み処理を含むことを示唆するものである。

してみると、引用発明1において、試験効率の向上という基本的な課題を解決すべく、上記周知技術1、2を適用して、試験中にフェイルが生じた場合、試験が開始された場合においても、それぞれ割込み要求を発生し、割込みの内容に応じて、試験を一時停止、中断または次の試験で用いるデータの設定を選択して実行するようにすること、すなわち、上記相違点2に係る本願補正発明のごとく構成するようにすることは、当業者が容易に想到し得ることである。

(上記周知技術1に関して、
特開2001-311766号公報の特に、
「【0042】マッチフェイルが生じた場合のシーケンス制御部40による制御シーケンスの処理方法としては、試験を終了させるフェイルストップ処理と、試験を停止した後に再開アドレスから試験を再開するフェイルホールド処理と、試験を停止したまま同一の入力信号パターン12を半導体デバイス200に繰り返し印加するフェイルバースト処理とがある。そして、フェイルモードレジスタ32には、マッチフェイル時にフェイルストップ処理、フェイルホールド処理及びフェイルバースト処理のいずれの処理方法を選択するかが設定される。」、
「【0044】フェイルホールド処理においては、フェイルストップ処理と同様、アドレス信号45の出力を停止し、クロック制御信号48を出力するが、停止した試験を再開するときには再開アドレスレジスタ47に設定された再開アドレスから制御シーケンスを再開する。従って、試験時間を短縮でき、また、半導体デバイス200へ重複して入力信号パターン12を印加させず、フラッシュメモリ204を内蔵したシステムLSIを破壊しない。」との記載参照、

また、原査定において引用された国際公開第2009/122700号の特に、
「[0038] ここで、パターン生成部170は、比較部176における比較において期待値パターンと出力パターンとが一致しない場合に生成されるフェイル情報を信号として群制御部160に通知できる。統合制御部110は、群制御部160からの制御信号としてのフェイル情報を受けて、他の群制御部160が制御する他のパターン生成部170を停止させるよう他の群制御部160を制御できる。
[0039] このように制御することにより、試験を継続しなくてもよいDUT200について、早い段階で試験を中断して、試験効率を向上できる。」との記載参照。

上記周知技術2に関して、
特開平10-227839号公報の特に、
「【0021】次に、実施の形態1の動作を図2のタイミングチャートに基づいて説明する。まず、CPU1が試験開始を指示しIC試験装置がテスト波形信号を被測定IC100へ出力し、被測定IC100の出力信号を比較・判定している間、CPU1はデータ一時記憶回路17へ次の試験に必要な設定データを伝送・記憶させる。これにより、従来IC試験装置が1のファンクションテストを実行中に空き状態であったCPU処理の時間帯に、データの再設定処理が行われ、CPU1の有効利用が図られる。
【0022】IC試験装置による被測定IC100の出力信号の比較判定が終了すると、IC試験装置制御回路7は試験終了をCPU1に割り込み信号として知らせる。CPU1は前記試験終了信号を受け取ると試験終了処理を行うと共に、データ一時記憶回路17からデータ記憶回路13へ記憶したデータを転送させる。これはデータ記憶回路13の読み込み制御により実現される。その後、CPU1による試験終了処理が終ると、次のIC試験が開始されると同時に次の試験におけるデータ再設定処理がデータ一時記憶回路17に対して行われる。
【0023】以上のように実施の形態1は、IC試験装置によるテスト中にCPU1とデータ記憶回路11の間のデータ一時記憶回路17に次の試験に必要なデータを設定するようにしたので、IC試験装置のCPU処理を効率よく行うことができ、テスト時間を短縮することができる。」との記載参照、

また、特開2009-25143号公報の特に、
「【0028】
CPU11は、第1のテストプログラムとの協働により、複数回行われるDUT21のファンクションテストのうち、所定回数目のファンクションテスト実行中に、所定回数目の次回のファンクションテストに必要な試験データをバッファメモリ16に記憶させる。そして、所定回数目のファンクションテストが終了した場合に、所定回数目の次回のファンクションテストに必要な試験データを、バッファメモリ16からBS18、ALPG19、ドライバ/コンパレータ20へDMAコントローラ17に転送させ、且つ、BS18、ALPG19、ドライバ/コンパレータ20に試験を実行させる。
例えば、DUT21のファンクションテストを2回行うとする。この場合、CPU11は、1回目のファンクションテスト実行中に2回目のファンクションテストに必要な試験
データをバッファメモリ16に記憶させる。そして、1回目のファンクションテストが終了した場合に、2回目のファンクションテストに必要な試験データを、バッファメモリ16からBS18、ALPG19、ドライバ/コンパレータ20へDMAコントローラ17に転送させ、且つ、BS18、ALPG19、ドライバ/コンパレータ20に試験を実行させる。
ここで、DUT21のファンクションテストとは、試験ユニット13の各部に設定される試験データを用いて被試験用のICであるDUT21の試験を行うことをいう。試験データとは、ALPG19に対して設定されるテストパターン、BS18に対して設定される電源電圧、ドライバ/コンパレータ20に対して設定される出力電圧や判定電圧等のことをいう。」、
「【0038】
ステップS13の実行後、ファンクションテスト1がスタートされる(ステップS14)。ファンクションテスト1とは、ステップS11?S13において設定された試験データを用いてDUT21を試験することをいう。ここで、ファンクションテスト1において設定された試験データは、バッファメモリ16に記憶されることなく試験ユニット13の各部(BS18、ALPG19、ドライバ/コンパレータ20)に設定される。
【0039】
ステップS14の実行後、電源電圧2がバッファメモリ16に記憶される(書き込まれる)(ステップS15)。本ステップでは、電源電圧2は、電源電圧1と異なる値としてバッファメモリ16に書き込まれる。そして、パターン2がバッファメモリ16に書き込まれる(ステップS16)。本ステップでは、パターン2は、パターン1と異なるパターンとしてバッファメモリ16に書き込まれる。そして、DRVレベル2がバッファメモリ16に書き込まれる(ステップS17)。本ステップでは、DRVレベル2は、DRVレベル1と異なる値としてバッファメモリ16に書き込まれる。電源電圧2、パターン2、及びDRVレベル2は、上述した試験データに該当する。」との記載参照。)

(5-3)相違点3について
上記「(3-6)」の「オ」に記載したように、引用刊行物3には、次の引用発明3が記載されている。

「処理システムにおいて、割込みは、メッセージ・パケットとして送信され、割込み情報を含んでいるメッセージ・パケットが受信されるときに、その割込み情報は、割込み論理回路に運ばれ、前記割込み論理回路によってメモリに書き込まれ、
前記メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有し、
割込み論理回路は、特定のキューの“テール”の位置を指定し次の受信割込みデータが配置されるキュー・エントリを指し示すキュー・テール・レジスタを有し、キュー・テール・レジスタの内容は、加算器によりキュー・ベース・アドレスと組合わされ、割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成し、キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する
ことを特徴とする処理システム。」

処理システム一般において、割込みを受信して記憶し、プロセッサに割込みを通知し、当該プロセッサがその割込みの内容を読み取り、それに応じた処理を行うことは、ごく普通の処理にすぎず、引用発明3の処理システムにおける割込みの記憶に係る技術も、その内容から見て、特定の処理システムにのみ適用される技術ではなく、割り込み処理を行う処理システム一般に適用可能な技術である。
そして、当該技術を、割込み処理を行う引用発明1の試験装置に適用することを妨げる特段の阻害要因も見当たらない。

してみると、引用発明1に引用発明3を適用して、引用発明1において、
割込み情報を含んでいるメッセージ・パケットを受信したときに、その割込み情報をメモリに書き込む割込み論理回路と、
プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込み情報を参照させる割込通知部とを
サイト制御回路に設け、
前記メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有し、
前記割込み論理回路は、特定のキューの“テール”の位置を指定し次の受信割込みデータが配置されるキュー・エントリを指し示すキュー・テール・レジスタを有し、
キュー・テール・レジスタの内容は、加算器によりキュー・ベース・アドレスと組合わされ、割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成し、キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する、
ようにすることは当業者が容易に想到し得ることである。

そして、その際に、アドレス指定を更新するタイミングとしては、「キューに割込みメッセージ・パケット・データを記憶した後」に、このような更新が行われることからみて、キューに割込みメッセージ・パケット・データを記憶した後に、プロセッサに割り込みを通知するとともに、アドレス指定を更新する、すなわち、プロセッサへの割り込みの通知に応じて、アドレス指定を更新すればよいことは、当業者にとって明らかである。
そして、それに伴い、通知を受けたプロセッサがメモリに書き込まれた割込情報を参照する場合には、そのアドレスは更新前のアドレスでなければならないことも明らかである。

ここで、上記「割込み情報を含んでいるメッセージ・パケットを受信したときに、その割込み情報をメモリに書き込む割込み論理回路」が、
本願補正発明の「前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部」に相当し、以下同様に、
上記「プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込み情報を参照させる割込通知部」が、
本願補正発明の「前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部」に、
上記「前記メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有し」が、
本願補正発明の「前記メモリは、前記割込情報を格納する複数の記憶領域を有し」に、
上記「前記割込み論理回路は、特定のキューの“テール”の位置を指定し次の受信割込みデータが配置されるキュー・エントリを指し示すキュー・テール・レジスタを有し、
キュー・テール・レジスタの内容は、加算器によりキュー・ベース・アドレスと組合わされ、割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成し」が、
本願補正発明の「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み」に、
上記「キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する」が、
本願補正発明の「前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え」に、
上記「アドレス指定を更新するタイミングとしては、・・・プロセッサへの割り込みの通知に応じて」が、
本願補正発明の「前記割込通知部による前記プロセッサへの割り込みの通知に応じて」に、
上記「通知を受けたプロセッサがメモリに書き込まれた割込情報を参照する場合には、そのアドレスは更新前のアドレスでなければならない」が、
本願補正発明の「前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して」に、
それぞれ相当することは明らかである。

したがって、引用発明1に引用発明3を適用して、引用発明1において、上記相違点3に係る本願補正発明のごとく構成することは、当業者が容易に想到し得ることである。

そして、本願補正発明が奏する効果は、引用発明1ないし3、周知技術1、2から予測し得る範囲内のものであって格別のものではない。

よって、本願補正発明は、引用発明1ないし3、周知技術1、2に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。

以上のとおりであるから、本件補正は、平成23年法律第63号改正附則第2条第18項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第6項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

なお、請求人は、平成24年7月3日付けの回答書において、特許請求の範囲の補正案を提示しており、その補正の要点は、テストモジュールが複数である点、割込情報にはテストモジュールの番号が含まれている点である。
これらの点について検討すると、テストモジュールが複数である点は、引用刊行物1に記載されている。(例えば、図1の記載参照。)
また、複数の装置から割込みが発生する場合に、割込情報に各装置を識別する情報を含ませる点も、引用刊行物3に記載されている。(例えば、段落【0100】の「AVT割込みエントリは、ソースID情報を含んでいる20ビット・セグメント(“SourceID”)も含み、割込み処理による注意をシークしている外部装置を識別する。AVT割込みエントリのソースID情報が、コンパレータ190(図16)によって実行される比較によって決定されるように、入力メッセージ・パケット(Source;図5(b))のヘッダに含まれたものとマッチしないならば、割込みキューへのアクセスは、否定され、かつAVT誤り割込みが生成される。」との記載参照。)
してみると、上記補正案に示された特許請求の範囲の請求項1に係る発明も、本願補正発明と同様に、引用発明1ないし3、周知技術1、2に基づいて当業者が容易に発明をすることができたものである。

第3 平成23年9月2日付けの補正の却下の決定の当否
上記補正の却下の決定は、平成23年6月8日付けの拒絶理由通知(特許法第17条の2第1項第3号に規定する最後に受けた拒絶理由通知。以下、「最後の拒絶理由通知」という。)に対して、当該拒絶理由通知に係る特許法第50条の規定により指定された期間内になされた平成23年7月22日付けの明細書及び特許請求の範囲についての手続補正(補正2)を決定をもって却下したものである。
上記「第1 手続の経緯」において述べたように、請求人は、平成23年10月3日付けの審判請求書の請求の理由において、上記補正の却下の決定の理由において引用された引用文献6記載の発明の認定が誤りであると主張し、実質的に上記補正の却下の決定に対して不服を申し立てている。
そこで、上記補正の却下の決定の当否について検討する。

1 補正の却下の決定の理由の概要
補正の却下の決定の理由の概要は、次のとおりである。

平成23年7月22日付け手続補正(補正2)によりした請求項1についての補正は、特許請求の範囲の減縮を目的としている。
補正後の請求項1に係る発明について検討すると、引用文献6には、プロセッサが必要なときに割込みデータを得ることができるようにするために、受信したメッセージ・パケットに含まれる、割込みを説明する割込みデータが、プロセッサによってサービスする準備ができていることを示すべくプロセッサに供給する信号によって、メモリの(特定のメモリ位置である)特定のキュー(割込みキュー)に書込まれるという技術が開示されているから、引用文献1に記載された発明におけるテストコントローラ(CPU200とRAM2020とを含むサイト制御装置130)に対して上記引用文献6に開示された技術を適用することは、当業者にとって容易である。
してみれば、補正後の請求項1に係る発明は、下記の引用文献1?6に記載された発明に基いて、当業者が容易に発明をすることができたものである。
したがって、当該補正後の請求項1に係る発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。
よって、平成23年7月22日付け手続補正(補正2)は、平成23年法律第63号改正附則第2条第18項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第6項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

引用文献
1.国際公開第2006/109463号
2.国際公開第2009/144842号
3.特開2005-267294号公報
4.国際公開第2009/122700号
5.特開2001-349930号公報
6.特開平9-244906号公報

2 補正2の内容
補正2は、以下の(1)に示される補正2前の特許請求の範囲の請求項1(補正1により補正された特許請求の範囲の請求項1)を、以下の(2)に示される補正2後の特許請求の範囲の請求項1に補正することを含むものである。

(1)補正2前の特許請求の範囲の請求項1(補正1により補正された特許請求の範囲の請求項1)

「【請求項1】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、
を備え、
前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および/または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し、
前記テストコントローラは、
前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部と、
前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、
前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、
を有し、
前記割り込みパケットに応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する試験装置。」

(2)補正2後の特許請求の範囲の請求項1

「【請求項1】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、
を備え、
前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および/または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し、
前記テストコントローラは、
前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部と、
前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、
前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、
を有し、
前記メモリは、前記割込情報を格納する複数の記憶領域を有し、 前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、 前記割り込みパケットに応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する試験装置。」

なお、アンダーラインは、補正箇所を示すために請求人が付したものである。

3 当審の判断
(1)補正2の目的
補正2は、特許請求の範囲の請求項1に記載した発明を特定するために必要な事項である「メモリ」について、「前記メモリは、前記割込情報を格納する複数の記憶領域を有し」との限定を付し、同じく「メモリ書込部」について、「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え」との限定を付すものである。
したがって、補正2は、特許請求の範囲の減縮を目的とするものに該当する。

そこで、補正2後の特許請求の範囲の請求項1に係る発明が特許出願の際独立して特許を受けることができるものであるか否か(平成23年法律第63号改正附則第2条第18項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第6項において準用する同法第126条第5項に規定する要件を満たすか)について以下検討する。

(2)本願補正発明2
補正2後の特許請求の範囲の請求項1に係る発明(以下、「本願補正発明2」という。)は、補正2により補正された明細書及び特許請求の範囲の記載からみて、その請求項1、すなわち、上記「2」の「(2)補正2後の特許請求の範囲の請求項1」に記載されたとおりのものと認められる。

(3)引用刊行物の記載事項・引用発明
上記補正の却下の決定の理由に引用された、引用文献1、2、6は、それぞれ、上記「第2」の「2」の「(3)」に記載した引用刊行物1、2、3に相当し、その記載事項及び引用発明1ないし3は、それぞれ、上記「第2」の「2」の「(3)」に記載したとおりのものである。

(4)判断
本願補正発明2と、上記「第2」の「2」で検討した本願補正発明とを対比してみると、本願補正発明2は、本願補正発明において、本願補正発明を特定するために必要な事項である「試験装置」が「試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する」ための条件を、「前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報に応じて」から「前記割り込みパケットに応じて」へと変更することにより、上記条件を拡張したものに相当する。
そうすると、本願補正発明2を特定するために必要な事項をすべて含み、さらに、「試験装置」が「試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する」ための条件を限定したものに相当する本願補正発明が、前記「第2」の「2」の「(5)」に記載したとおり、引用発明1ないし3、周知技術1、2に基づいて当業者が容易に発明をすることができたものであるから、本願補正発明2も、同様の理由により、引用発明1ないし3、周知技術1、2に基づいて当業者が容易に発明をすることができたものである。
したがって、本願補正発明2は、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。

(5)請求人の主張について
請求人の平成23年10月3日付けの審判請求書の請求の理由における主張について検討する。
請求人の主張の概要は、引用文献6(引用刊行物3)は、メモリ28(図4参照)に複数の記憶領域を設ける構成について、記載も示唆もしておらず、また、対象記憶領域を複数の記憶領域のうち他の記憶領域に切り替える構成についても、記載も示唆もしていないから、補正の却下の決定において、「引用文献1に記載された発明におけるテストコントローラ(CPU200とRAM2020とを含むサイト制御装置130)に対して引用文献6に開示された技術を適用することは、当業者にとって容易である」と認定したことは誤りであるというものである。
そこで、上記主張について以下検討する。

引用文献6(引用刊行物3)の記載事項及び引用発明は、上記「第2」の「2」の「(3)」の「(3-5)」、「(3-6)」に記載したとおりのものであり、引用文献6(引用刊行物3)には、次の引用発明3が記載されている。

「処理システムにおいて、割込みは、メッセージ・パケットとして送信され、割込み情報を含んでいるメッセージ・パケットが受信されるときに、その割込み情報は、割込み論理回路に運ばれ、前記割込み論理回路によってメモリに書き込まれ、
前記メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有し、
割込み論理回路は、特定のキューの“テール”の位置を指定し次の受信割込みデータが配置されるキュー・エントリを指し示すキュー・テール・レジスタを有し、キュー・テール・レジスタの内容は、加算器によりキュー・ベース・アドレスと組合わされ、割込みデータが書込まれる指定されたキューの中にエントリ・ポイントを形成し、キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する
ことを特徴とする処理システム。」

上記引用発明3において、「前記メモリは、割込み情報を書き込むための複数の記憶領域からなる割込みキューを有し」、「キューに割込みメッセージ・パケット・データを記憶した後、次のメッセージ・パケットの割込みデータの受信を見越してアドレス指定を更新するために、次の割込みメッセージ・パケットの割込みデータが記憶される位置を示す新しいオフセット値を求めてテール・キュー・レジスタの内容を更新する」と特定されているように、引用発明3は、メモリに複数の記憶領域を設けるとの構成を備えるとともに、対象記憶領域を複数の記憶領域のうち他の記憶領域に切り替えるとの構成も備えるものである。
したがって、引用文献6(引用刊行物3)は、メモリ28(図4参照)に複数の記憶領域を設ける構成について、記載も示唆もしておらず、また、対象記憶領域を複数の記憶領域のうち他の記憶領域に切り替える構成についても、記載も示唆もしていないとの請求人の上記主張を採用することはできない。
また、引用文献1(引用刊行物1)に記載された発明(引用発明1)に対して引用文献6(引用刊行物3)に記載された発明(引用発明3)を適用することが当業者にとって容易であるということは、上記「第2」の「2」の「(5)」の「(5-3)相違点3について」において説示したとおりであるから、補正の却下の決定において、「引用文献1に記載された発明におけるテストコントローラ(CPU200とRAM2020とを含むサイト制御装置130)に対して引用文献6に開示された技術を適用することは、当業者にとって容易である」と認定したことは誤りであるとの請求人の上記主張も採用することはできない。

(6)小括
以上のとおりであるから、本願補正発明2は、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものであり、補正2は、平成23年法律第63号改正附則第2条第18項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第6項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
そして、上記補正の却下の決定の理由は、当審が説示した理由と同趣旨のものである。
したがって、上記補正の却下の決定は妥当である。

第4 本願発明
上記「第3」において説示したように、平成23年9月2日付けの補正の却下の決定は妥当であり、また、上記「第2」において記載したとおり、本件補正は却下されたので、本願の請求項1ないし7に係る発明は、補正1により補正された特許請求の範囲の請求項1ないし7に記載された事項により特定されるとおりのものと認められるところ、本願の請求項1に係る発明(以下、「本願発明」という。)は、上記「第3」の「2」の「(1)補正2前の特許請求の範囲の請求項1(補正1により補正された特許請求の範囲の請求項1)」に記載された次のとおりのものである。

「【請求項1】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
前記テストモジュールおよび前記テストコントローラの間の通信パケットを転送するネットワークと、
を備え、
前記テストモジュールは、試験実行において、フェイルが生じた場合、試験が開始された場合、および/または試験が終了した場合に、前記テストコントローラに対して割り込みを要求する割込パケットを送信し、
前記テストコントローラは、
前記テストモジュールから前記割込パケットを前記ネットワークを介して受け取る受信部と、
前記割込パケットに含まれる割込情報を前記メモリに書き込むメモリ書込部と、
前記プロセッサに割り込みを通知して、前記メモリに書き込んだ前記割込情報を参照させる割込通知部と、
を有し、
前記割り込みパケットに応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する試験装置。」

第5 引用例の記載事項・引用発明
原査定の拒絶の理由に引用された引用文献1(引用刊行物1)、引用文献2(引用刊行物2)の記載事項及び引用発明1、2は、上記「第2」の「2」の「(2)」に記載したとおりのものである。

1 引用発明1
引用発明1を再掲すると、次のとおりである。

「DUTを試験する試験装置であって、
前記DUTに試験信号を供給し、その応答として前記DUTが出力する出力信号を取得して、前記DUTを試験する、同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールと、
プロセッサ及びメモリを備え、前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールを制御するサイト制御装置と、
前記サイト制御回路と、前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールとの間の通信を中継するバススイッチと、
を備え、
前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールは、試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、前記サイト制御装置に対して割込みを送信し、
前記サイト制御回路は、
前記同期モジュール、同期接続モジュール及び試験モジュールよりなるモジュールから、前記割込みを前記バススイッチを介して受信する受信部と、
前記プロセッサに割込みを通知して、当該割込みの内容を参照させる割込通知部と、
を有し、
前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う試験装置。」

2 引用発明2
引用発明2を再掲すると、次のとおりである。

「被試験デバイスを試験する試験装置であって、
被試験デバイスとの間で信号を授受して、前記被試験デバイスを試験する試験モジュールと、
前記被試験デバイスの試験を制御する制御装置とを備え、
制御装置と試験モジュールは、中継装置と伝送路を介して接続され、パケットを送受信し、
最上位に制御装置が配置され、末端に試験モジュールが配置されたスター型(またはツリー型)のネットワーク構成となるように構成された試験装置。」

3 引用発明4
そして、原査定の拒絶の理由に引用文献3として引用され、本願の優先日前に頒布された刊行物である特開2005-267294号公報(以下、「引用刊行物4」という。)には、図面とともに以下の事項が記載されている。

<記載事項4-1>
「【0002】
一般に、ネットワークに接続された情報処理装置、画像形成装置等は、ネットワークを介して送信されてくるパケットデータ(フレームデータであってもよいが、以下では、パケットデータとして説明する)を受信すると、パケットデータの受信毎にCPUへの割り込みを行って、受信したパケットデータの処理を行っている。
【0003】
図8は従来技術によるパケットデータ受信とその処理の動作について説明する図である。図8において、101はネットワーク、102はCPU、103はASIC、104はメモリ、81はインタフェース、82はコントローラである。
【0004】
情報処理装置、画像形成装置等のネットワーク接続部には、図8に示すように、ネットワーク101を接続するインタフェース81、コントローラ82を有するASIC103が備えられている。そして、ASIC103に接続されているメモリ104には、ネットワークを介して受信されるパケットデータを格納する領域が用意されており、また、そのパケットデータの制御を行うために、従来からよく知られている複数のディスクリプタがリング状に接続されてCPU102により予め設定されている。
【0005】
図8において、いま、ネットワーク101から1つのパケットデータが受信されると、ASIC103は、受信したパケットデータをメモリ104内に格納すると共に、空きのディスクリプタの1つに、そのパケットデータを説明するための情報を格納する。ディスクリプタは、次のディスクリプタの場所を示すネクストディスクリプタポインター(ND)、受信したパケットデータを格納したスタートアドレス、そのディスクリプタが有効か無効かを示すVALID、受信したパケットデータの処理の状態を示すSTATUSを有して構成されている。
【0006】
また、ASIC103は、受信したパケットデータをメモリ104に格納し、パケットデータに対応したディスクリプタに必要なデータを設定すると、CPU102に対して割り込みを発生させる。CPU102は、この割り込みに対する割り込み処理を実行すると共に、メモリ104内に格納されたパケットデータに対する処理を実行する。
【0007】
前述したように、従来技術によるネットワークからのパケットデータの受信は、1つのパケットデータを受信すると、そのパケットを処理するために1つの割り込みが発生(ネットワークの速度に対するシステムの処理速度が十分間に合う場合)して、受信したパケットの処理が実行される。」

ア 上記記載事項4-1の「【0005】・・・ネットワーク101から1つのパケットデータが受信されると、ASIC103は、受信したパケットデータをメモリ104内に格納すると共に、空きのディスクリプタの1つに、そのパケットデータを説明するための情報を格納する。」、「【0006】ASIC103は、受信したパケットデータをメモリ104に格納し、パケットデータに対応したディスクリプタに必要なデータを設定すると、CPU102に対して割り込みを発生させる。CPU102は、この割り込みに対する割り込み処理を実行すると共に、メモリ104内に格納されたパケットデータに対する処理を実行する」との記載からみて、「ネットワークからパケットデータを受信すると、ASICは受信したパケットデータをメモリ内に格納し、CPUに対して割り込みを発生させ、CPUは、、この割り込みに対する割り込み処理を実行する」との技術事項が読み取れる。

イ 上記記載事項4-1全体の記載から、上記「ア」の処理は、情報処理装置において実行されることが読み取れる。

ウ 以上の点を踏まえると、引用刊行物4には、次の発明(以下、「引用発明4」という。)が記載されていると認められる。

「情報処理装置において、ネットワークからパケットデータを受信すると、ASICは受信したパケットデータをメモリ内に格納し、CPUに対して割り込みを発生させ、CPUは、、この割り込みに対する割り込み処理を実行することを特徴とする情報処理装置。」

第6 対比
本願発明と引用発明1とを対比する。
ところで、本願発明は、上記「第2」の「2」で検討した本願補正発明と比べると、本願補正発明の「前記メモリは、前記割込情報を格納する複数の記憶領域を有し、前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、」との特定事項及び「の前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報」との特定事項を省いたものである。
そうすると、上記「第2」の「2」の「(4)対比」における(4-1)ないし(4-7)については、本願発明と引用発明1との対比においても、同様のことが成り立つといえる。

次に、本願発明の「前記割り込みパケットに応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する」と引用発明1の「前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う」とを対比する。
まず、引用発明1の上記「試験結果に基づいて次の試験を各モジュールに行わせる」について検討すると、DUTの試験において、複数の試験項目を順次実行することや試験パラメータを適宜変更して次の試験を実行することは普通に行われていることであるから、上記「次の試験」の例として想定されるものに、別の試験項目の実行、あるいは、試験パラメータを変更して次の試験を行うことが含まれることは当業者にとって明らかである。
また、引用発明1は、「試験が終了した場合、試験プログラムの処理が完了した場合、または試験プログラムの実行中に異常が生じた場合等において、前記サイト制御装置に対して割込みを送信し」「前記割込みの内容に応じて、試験結果に基づいて次の試験を各モジュールに行わせる等の適宜の割込み処理を選択して行う」から、種々の割込みの内容に応じて、種々の割込み処理の中から適宜の割込み処理を選択して実行するものであるといえる。
したがって、両者は、ともに、
「前記割り込みに応じて、別の試験項目の実行、または試験パラメータの変更等を選択して実行する」点で共通する。

以上のとおりであるから、本願発明と引用発明1の両者は、

「被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間で信号を伝送して前記被試験デバイスを試験するテストモジュールと、
プロセッサおよびメモリを有し、前記テストモジュールを制御するテストコントローラと、
前記テストモジュールおよび前記テストコントローラの間の通信データを転送する通信路と、
を備え、
前記テストモジュールは、試験実行において、試験が終了した場合等に、前記テストコントローラに対して割り込みを要求する割込データを送信し、
前記テストコントローラは、
前記テストモジュールから前記割込データを前記通信路を介して受け取る受信部と、
前記プロセッサに割り込みを通知して、前記割込情報を参照させる割込通知部と、
を有し、
前記割り込みに応じて、別の試験項目の実行、または試験パラメータの変更等を選択して実行する試験装置。」

の点で一致し、以下の点で相違する。

[相違点4]
通信路、当該通信路が転送するデータの単位について、本願発明では、ネットワーク、通信パケットであり、これに伴い、割込みについても、割込パケットを送信し、割り込みパケットに応じて割込み処理を選択して実行するのに対し、引用発明1では、バススイッチであり、転送するデータの単位が不明であり、これに伴い、割込みについても、転送するデータの単位が不明であり、割り込みパケットではなく割込みの内容に応じて割込み処理を選択して実行する点。

[相違点5]
テストコントローラに対して割り込みを要求する場合が、本願発明では、フェイルが生じた場合、試験が開始された場合、および/または試験が終了した場合であるのに対し、引用発明1では、試験が終了した場合については特定があるものの、フェイルが生じた場合、試験が開始された場合については特定がなく、また、割込み処理についても、本願発明が、試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行するのに対し、引用発明1では、別の試験項目の実行、または試験パラメータの変更を選択する点については特定されているといえるものの、試験を一時停止、中断を選択して実行する点については特定がない点。

[相違点6]
受信した割込データの記憶、読み出しに関して、本願発明では、テストコントローラが、割込パケットに含まれる割込情報をメモリに書き込むメモリ書込部を有し、プロセッサに、前記メモリに書き込んだ前記割込情報を参照させるのに対し、引用発明1では、引用発明1では、受信した割込データの記憶、読み出しに関して具体的な特定がない点。

第7 当審の判断
上記相違点4ないし6について検討する。
1 相違点4について
上記「第5」の「2 引用発明2」において再掲したように、引用刊行物2には、次の引用発明2が記載されている。

「被試験デバイスを試験する試験装置であって、
被試験デバイスとの間で信号を授受して、前記被試験デバイスを試験する試験モジュールと、
前記被試験デバイスの試験を制御する制御装置とを備え、
制御装置と試験モジュールは、中継装置と伝送路を介して接続され、パケットを送受信し、
最上位に制御装置が配置され、末端に試験モジュールが配置されたスター型(またはツリー型)のネットワーク構成となるように構成された試験装置。」

すなわち、引用発明2は、ネットワークを介して、制御装置と試験モジュールとがパケットを送受信するように構成された試験装置に係る発明であり、その機能からみて、引用発明2の制御装置、試験モジュールは、それぞれ、引用発明1のサイト制御回路、試験モジュールとほぼ同様の機能を有するものであるから、引用発明1と引用発明2とは、ともに、制御装置と試験モジュールとを通信路により接続して構成した試験装置に係る技術分野に属するものである。
そして、引用発明1において、引用発明2のごとく、通信路であるバススイッチをネットワークに変更し、伝送するデータの単位をパケットとすることを妨げる特段の阻害要因も見当たらない。
してみると、引用発明1に引用発明2を適用して、バススイッチをネットワークとし、伝送するデータの単位をパケットとするとともに、これに伴い、割込みについても、割込みパケットを送信するようにすることは、当業者が必要に応じて適宜なし得ることである。
また、割込み処理の実行についても、割込みの内容は割込みパケットに含まれているのであるから、割込みパケットに応じて割込み処理を選択して実行するようにすればよいことは明らかである。
したがって、引用発明1に引用発明2を適用して、相違点4に係る本願発明のごとく構成することは、当業者が必要に応じて適宜なし得ることである。

2 相違点5について
相違点5は、上記「第2」の「2」の「(4)対比」において示した相違点3と同一である。
したがって、相違点5についての当審の判断は、上記「第2」の「2」の「(5)当臻の判断」の「(5-2)相違点2について」における判断と同一である。
よって、引用発明1に上記周知技術1、2を適用して、相違点5に係る本願発明のごとく構成することは、当業者が容易に想到し得ることである。

3 相違点6について
上記「第5」の「3 引用発明4」において記載したように、引用刊行物4には、次の引用発明4が記載されている。

「情報処理装置において、ネットワークからパケットデータを受信すると、ASICは受信したパケットデータをメモリ内に格納し、CPUに対して割り込みを発生させ、CPUは、この割り込みに対する割り込み処理を実行することを特徴とする情報処理装置。」

情報処理装置一般において、割込みを受信して記憶し、プロセッサに割込みを通知し、当該プロセッサがその割込みの内容を読み取り、それに応じた処理を行うことは、ごく普通の処理にすぎず、引用発明4の情報処理装置における割込みの記憶に係る技術も、その内容から見て、特定の情報処理装置にのみ適用される技術ではなく、割り込み処理を行う情報処理装置一般に適用可能な技術である。
そして、当該技術を、割込み処理を行う引用発明1の試験装置に適用することを妨げる特段の阻害要因も見当たらない。

してみると、引用発明1に引用発明4を適用して、引用発明1において、割込みを受信し、プロセッサに割込みを通知して、当該割込みの内容を参照させるに当たり、割込みの情報を含むパケットデータを受信すると、受信した当該パケットデータをメモリ内に格納するASIC等のメモリ書き込み部をサイト制御回路に設け、プロセッサに割込みを通知して、前記メモリに格納された当該パケットデータを参照させるようにすることは当業者が容易に想到し得ることである。
その際、プロセッサが参照するのは、割込みの内容であるから、上記メモリに格納するのは、パケットデータのうち、少なくともパケットデータに含まれる割込みの情報であればよいことは明らかである。
よって、引用発明1に引用発明4を適用して、上記相違点6に係る本願発明のごとく構成することは、当業者が容易になし得ることである。

そして、本願発明が奏する効果は、引用発明1、2、4、周知技術1、2から予測し得る範囲内のものであって格別のものではない。

よって、本願発明は、引用発明1、2、4、周知技術1、2に基づいて当業者が容易に発明をすることができたものである。

4 請求人の主張について
請求人は、平成23年10月3日付けの審判請求書の請求の理由において、概ね、次のような主張をしている。

(1)いずれの引用文献にも、本願補正発明の下記の構成が記載されていない。
「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、
前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して当該割込情報に応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する試験装置」

(2)本願補正発明によれば、「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え」るので、試験装置は、割込情報を適切なグループに振り分けて異なる対象記憶領域に書き込み、割込情報の書き込みとプロセッサによる参照との競合を防ぐことができる、という作用・効果を奏する。

請求人の上記主張について検討する。
主張(1)について
上記主張(1)における本願補正発明の構成のうち「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え、前記割り込みパケットの前記割込情報を切り替え前の対象記憶領域から取得して」との構成については、上記「第2」の「2」の「(5)」の「(5-3)相違点3」において説示したとおり、引用発明1においてこのような構成とすることは、引用発明1に引用発明3を適用することにより、当業者が容易に想到し得ることである。
また、上記主張(1)における本願補正発明の構成のうち「当該割込情報に応じて試験を一時停止、中断、別の試験項目の実行、または試験パラメータの変更を選択して実行する」との構成については、上記「第2」の「2」の「(5)」の「(5-2)相違点2」において説示したとおり、引用発明1においてこのような構成とすることは、引用発明1に上記周知技術1、2を適用することにより、当業者が容易に想到し得ることである。
したがって、請求人の上記主張(1)を採用することはできない。

主張(2)について
上記主張(2)における「割込情報を適切なグループに振り分けて異なる対象記憶領域に書き込み、割込情報の書き込みとプロセッサによる参照との競合を防ぐことができる」との作用・効果は、特許請求の範囲の記載に基づくものではない。
すなわち、本件補正後の特許請求の範囲の請求項1には、請求人が主張する「前記メモリ書込部は、前記複数の記憶領域のうち、前記メモリ書込部が前記割込情報を書き込むべき対象記憶領域を指定する指定レジスタを含み、前記割込通知部による前記プロセッサへの割り込みの通知に応じて、前記指定レジスタを更新して前記対象記憶領域を前記複数の記憶領域のうち他の記憶領域に切り替え」との特定事項は記載されているものの、この特定事項は、割込情報を適切なグループに振り分けることや割込情報の書き込みとプロセッサによる参照との競合を防ぐことに関して何ら特定するものではない。
したがって、請求人の上記主張(2)は、特許請求の範囲の記載に基づくものではなく、採用することはできない。

第8 むすび
以上のとおりであるから、本願発明は、特許法第29条第2項の規定により特許を受けることができないものである。
そして、本願発明(請求項1に係る発明)が特許を受けることができないものであるから、その余の請求項2ないし7に係る発明について検討するまでもなく、本願は、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-12-04 
結審通知日 2012-12-11 
審決日 2012-12-28 
出願番号 特願2011-3815(P2011-3815)
審決分類 P 1 8・ 575- Z (G01R)
P 1 8・ 121- Z (G01R)
最終処分 不成立  
前審関与審査官 吉田 久  
特許庁審判長 下中 義之
特許庁審判官 中塚 直樹
森 雅之
発明の名称 試験装置および試験方法  
代理人 龍華国際特許業務法人  
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